JP3334905B2 - 遅延回路 - Google Patents
遅延回路Info
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- input signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00136—Avoiding asymmetry of delay for leading or trailing edge; Avoiding variations of delay due to threshold
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、大略、遅延線に関する
ものであって、更に詳細には、遅延線に導入される信号
における上昇端及び下降端に対して同一の時間遅延を与
えるシステムに関するものである。本発明は、特に、デ
ジタル信号を受取る集積化遅延線と共に使用すべく適合
されている。
ものであって、更に詳細には、遅延線に導入される信号
における上昇端及び下降端に対して同一の時間遅延を与
えるシステムに関するものである。本発明は、特に、デ
ジタル信号を受取る集積化遅延線と共に使用すべく適合
されている。
【０００２】
【従来の技術】デジタル回路においては、上昇特性を有
する信号に対する遅延線における伝搬遅延は、通常、下
降特性を有する信号に対する伝搬遅延とは異なってい
る。このことは、回路内の活性構成要素における差異か
ら発生するものであり、且つ、更には、下降特性を有す
る信号の伝搬と異なった経路における上昇特性を有する
信号の伝搬から発生するものである。しかしながら、理
想的な遅延線においては、伝搬されるデータに拘らず及
び遅延線により与えられる遅延に拘らず、信号の下降端
における遅延と信号の上昇端における遅延とが同一であ
ることが望ましい。この様な遅延線は、「遅延対称」を
与えるものと考えることが可能である。
する信号に対する遅延線における伝搬遅延は、通常、下
降特性を有する信号に対する伝搬遅延とは異なってい
る。このことは、回路内の活性構成要素における差異か
ら発生するものであり、且つ、更には、下降特性を有す
る信号の伝搬と異なった経路における上昇特性を有する
信号の伝搬から発生するものである。しかしながら、理
想的な遅延線においては、伝搬されるデータに拘らず及
び遅延線により与えられる遅延に拘らず、信号の下降端
における遅延と信号の上昇端における遅延とが同一であ
ることが望ましい。この様な遅延線は、「遅延対称」を
与えるものと考えることが可能である。
【０００３】遅延線において「遅延対称」を与える従来
の試みは非適応型のものであった。換言すると、注意深
い電気回路の設計により、又は集積回路チップ上の注意
深い電気回路のレイアウトにより、又は集積回路上の回
路のレーザートリミングなどのような一回的な調節によ
り、ある程度の遅延対称が得られていた。しかしなが
ら、この遅延回路は、例えば、特定の温度においての特
定の電圧の公称的な処理などのようなある独特の条件に
おいてのみこれらの方法により達成されていた。前述し
たパラグラフにおいて特定した設計アプローチの一例は
カスケード対構成の同一の反転遅延線であり、その各々
が非対称的遅延を有するものである。対構成とした遅延
線において正味の対称遅延を得るために、出力負荷を遅
延線の出力及び入力特性とマッチさせるべく試みがなさ
れている。これらの試みにおいて、各遅延線が他の遅延
線と実質的に同一の入力供給特性及び出力負荷を受取る
ことを確保するために注意が払われねばならないもので
あった。簡単に説明すると、遅延線は、通常、遅延を制
御するために調節不可能な電圧を受取っており、従っ
て、該遅延線を具備する回路は、非対称性を補償するた
めの調節可能な手段を与えるものではなかった。このパ
ラグラフに記載した回路は、５０％のデューティサイク
ルを有する出力信号を発生するためのリングオシレータ
において特に使用されていたものである。
の試みは非適応型のものであった。換言すると、注意深
い電気回路の設計により、又は集積回路チップ上の注意
深い電気回路のレイアウトにより、又は集積回路上の回
路のレーザートリミングなどのような一回的な調節によ
り、ある程度の遅延対称が得られていた。しかしなが
ら、この遅延回路は、例えば、特定の温度においての特
定の電圧の公称的な処理などのようなある独特の条件に
おいてのみこれらの方法により達成されていた。前述し
たパラグラフにおいて特定した設計アプローチの一例は
カスケード対構成の同一の反転遅延線であり、その各々
が非対称的遅延を有するものである。対構成とした遅延
線において正味の対称遅延を得るために、出力負荷を遅
延線の出力及び入力特性とマッチさせるべく試みがなさ
れている。これらの試みにおいて、各遅延線が他の遅延
線と実質的に同一の入力供給特性及び出力負荷を受取る
ことを確保するために注意が払われねばならないもので
あった。簡単に説明すると、遅延線は、通常、遅延を制
御するために調節不可能な電圧を受取っており、従っ
て、該遅延線を具備する回路は、非対称性を補償するた
めの調節可能な手段を与えるものではなかった。このパ
ラグラフに記載した回路は、５０％のデューティサイク
ルを有する出力信号を発生するためのリングオシレータ
において特に使用されていたものである。
【０００４】従来技術における別の例においては、Ｎ型
及びＰ型のＣＭＯＳインバータがインバータの動作を拘
束するためにインバータと直列して電流源を挿入するこ
とにより遅延要素へ変換されていた。該電流源は、典型
的には、電流ミラー技術により、インバータ内に遅延対
称性を与えるための試みでマッチされた値を与えるべく
セットされていた。しかしながら、その結果は、集積回
路チップ上の回路のレイアウト及び電流源におけるゲー
トのスレッシュホールドに強く依存するものである。こ
れらのゲートスレッシュホールドは、電流源の特性のた
めに幾分不定となり、その際に遅延対称性を与える回路
の能力を制限することとなる。
及びＰ型のＣＭＯＳインバータがインバータの動作を拘
束するためにインバータと直列して電流源を挿入するこ
とにより遅延要素へ変換されていた。該電流源は、典型
的には、電流ミラー技術により、インバータ内に遅延対
称性を与えるための試みでマッチされた値を与えるべく
セットされていた。しかしながら、その結果は、集積回
路チップ上の回路のレイアウト及び電流源におけるゲー
トのスレッシュホールドに強く依存するものである。こ
れらのゲートスレッシュホールドは、電流源の特性のた
めに幾分不定となり、その際に遅延対称性を与える回路
の能力を制限することとなる。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、遅延対称性を与えるシステム即ち装置を提
供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、遅延対称性を与えるシステム即ち装置を提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の１実施形態にお
いては、３個の遅延線が共通の特性を有することが可能
である。第一遅延線が、入力信号の上昇端を遅延させ、
且つ該第一遅延線と同一の経路内の第一インバータがこ
の信号を反転して下降端を与える。第二インバータが該
入力信号の上昇端を反転して下降端を発生し、該下降端
は第二インバータを有する第二経路内の第二遅延線へ導
入される。
いては、３個の遅延線が共通の特性を有することが可能
である。第一遅延線が、入力信号の上昇端を遅延させ、
且つ該第一遅延線と同一の経路内の第一インバータがこ
の信号を反転して下降端を与える。第二インバータが該
入力信号の上昇端を反転して下降端を発生し、該下降端
は第二インバータを有する第二経路内の第二遅延線へ導
入される。
【０００７】これら二つの経路からの信号はコンパレー
タ即ち比較器へ導入され、該比較器はこれら二つの経路
内での該信号に対する下降端の相対的な発生回数に依存
する論理レベルを有する制御信号を発生する。例えば、
下降端が最初に第一経路において発生する場合には該制
御信号が第一論理レベルを有し、且つ該制御信号は、該
下降端が最初に第二経路において発生する場合には、第
二論理レベルを有するものとすることが可能である。
タ即ち比較器へ導入され、該比較器はこれら二つの経路
内での該信号に対する下降端の相対的な発生回数に依存
する論理レベルを有する制御信号を発生する。例えば、
下降端が最初に第一経路において発生する場合には該制
御信号が第一論理レベルを有し、且つ該制御信号は、該
下降端が最初に第二経路において発生する場合には、第
二論理レベルを有するものとすることが可能である。
【０００８】チャージポンプ即ち電荷ポンプからの電圧
が、該制御信号の論理レベルに従って調節される。この
電圧は、第一及び第二遅延線へ導入され、それらの遅延
を調節して、これらのラインからの信号の下降端におけ
る時間差を最小とさせる。この電圧は、更に、第三遅延
線へ導入されて、第一及び第二遅延線における遅延にお
ける差に従ってその遅延を調節する。この様に、第三遅
延線は、それに導入されるデータ信号における上昇端及
び下降端に対し同一の時間を与える。
が、該制御信号の論理レベルに従って調節される。この
電圧は、第一及び第二遅延線へ導入され、それらの遅延
を調節して、これらのラインからの信号の下降端におけ
る時間差を最小とさせる。この電圧は、更に、第三遅延
線へ導入されて、第一及び第二遅延線における遅延にお
ける差に従ってその遅延を調節する。この様に、第三遅
延線は、それに導入されるデータ信号における上昇端及
び下降端に対し同一の時間を与える。
【０００９】
【実施例】図１に示した実施例においては、３個の遅延
線１０，１２，１４が設けられており、好適には、全て
が共通の特性を有している。遅延線１０，１２，１４の
各々は、出力線１６から遅延線へ導入される電圧の特性
に依存して変化する特性を遅延に与えるべく適応されて
いる。
線１０，１２，１４が設けられており、好適には、全て
が共通の特性を有している。遅延線１０，１２，１４の
各々は、出力線１６から遅延線へ導入される電圧の特性
に依存して変化する特性を遅延に与えるべく適応されて
いる。
【００１０】入力信号が、入力線１８から遅延線１０へ
導入される。遅延線１０からの出力はインバータ２０へ
通過し、該インバータ２０の出力端は比較器２２へ接続
されている。入力線１８上の入力信号は、更に、インバ
ータ２４へ導入され、インバータ２４は、好適には、イ
ンバータ２０と共通の特性を有している。インバータ２
４からの出力は遅延線１２へ導入され、且つ該遅延線１
２からの出力は比較器２２へ導入される。比較器２２か
らの出力はローパスフィルタとして動作する特性を有す
るチャージポンプ２６へ導入される。出力線１６上の制
御電圧は、チャージポンプ２６の動作から得られる。
導入される。遅延線１０からの出力はインバータ２０へ
通過し、該インバータ２０の出力端は比較器２２へ接続
されている。入力線１８上の入力信号は、更に、インバ
ータ２４へ導入され、インバータ２４は、好適には、イ
ンバータ２０と共通の特性を有している。インバータ２
４からの出力は遅延線１２へ導入され、且つ該遅延線１
２からの出力は比較器２２へ導入される。比較器２２か
らの出力はローパスフィルタとして動作する特性を有す
るチャージポンプ２６へ導入される。出力線１６上の制
御電圧は、チャージポンプ２６の動作から得られる。
【００１１】入力線１８へ導入される入力信号は図２に
３０で示してある。この信号は、時間ｔＤＲだけ遅延線
１０により遅延されて、図２における３２において示し
た信号を発生する。この遅延された信号３２は、図２に
おいて３４で示した如く、インバータ２０により反転さ
れる。理解される如く、インバータ２０は、遅延された
信号３２において付加的な遅延ｔｉＦを与え、信号３４
を発生する。この信号３４は比較器２２の一方の入力端
子へ導入される。理解される如く、信号３４は、下降端
を有しており、一方入力信号３０は上昇端を有してい
る。
３０で示してある。この信号は、時間ｔＤＲだけ遅延線
１０により遅延されて、図２における３２において示し
た信号を発生する。この遅延された信号３２は、図２に
おいて３４で示した如く、インバータ２０により反転さ
れる。理解される如く、インバータ２０は、遅延された
信号３２において付加的な遅延ｔｉＦを与え、信号３４
を発生する。この信号３４は比較器２２の一方の入力端
子へ導入される。理解される如く、信号３４は、下降端
を有しており、一方入力信号３０は上昇端を有してい
る。
【００１２】入力線１８上の上昇端を有する入力信号３
０は、更に、インバータ２４へ導入され、インバータ２
４はこの信号を反転して下降端を有する信号３６を発生
する。理解される如く、信号３６の下降端は、信号３０
の上昇端に関して時間ｔｉＦだけ遅延される。インバー
タ２４により与えられるこの遅延は、インバータ２０に
より与えられる遅延に対応している。なぜならば、イン
バータ２０及び２４は共通の特性を有しているからであ
る。この反転された信号３６は、時間ｔＤＦだけ遅延線
１２により遅延される。この遅延された信号は図２にお
いて３８で示してあり、且つ比較器２２の第二入力端子
へ導入される。
０は、更に、インバータ２４へ導入され、インバータ２
４はこの信号を反転して下降端を有する信号３６を発生
する。理解される如く、信号３６の下降端は、信号３０
の上昇端に関して時間ｔｉＦだけ遅延される。インバー
タ２４により与えられるこの遅延は、インバータ２０に
より与えられる遅延に対応している。なぜならば、イン
バータ２０及び２４は共通の特性を有しているからであ
る。この反転された信号３６は、時間ｔＤＦだけ遅延線
１２により遅延される。この遅延された信号は図２にお
いて３８で示してあり、且つ比較器２２の第二入力端子
へ導入される。
【００１３】理解される如く、遅延線１０及びインバー
タ２０は一つの経路を与えている。この経路内の入力信
号３０の全体的な遅延はｔＤＲ＋ｔｉＦである。同様
に、インバータ２４及び遅延線１２は第二の経路を与え
ている。この経路における入力信号３０の全体的な遅延
はｔＤＦ＋ｔｉＦである。遅延ｔｉＦが該インバータに
より与えられるので、これら二つの経路の各々は他の経
路におけるものと同一であり、これら二つの経路におい
て入力信号３０に与えられる遅延における差はｔＤＲ＋
ｔｉＦ−（ｔＤＦ＋ｔｉＦ）＝ｔＤＲ−ｔＤＦ
（１）であり、尚、ｔＤＲ−ｔＤＦ＝これら二つの異な
った経路において入力信号３０に加えられる遅延におけ
る差である。
タ２０は一つの経路を与えている。この経路内の入力信
号３０の全体的な遅延はｔＤＲ＋ｔｉＦである。同様
に、インバータ２４及び遅延線１２は第二の経路を与え
ている。この経路における入力信号３０の全体的な遅延
はｔＤＦ＋ｔｉＦである。遅延ｔｉＦが該インバータに
より与えられるので、これら二つの経路の各々は他の経
路におけるものと同一であり、これら二つの経路におい
て入力信号３０に与えられる遅延における差はｔＤＲ＋
ｔｉＦ−（ｔＤＦ＋ｔｉＦ）＝ｔＤＲ−ｔＤＦ
（１）であり、尚、ｔＤＲ−ｔＤＦ＝これら二つの異な
った経路において入力信号３０に加えられる遅延におけ
る差である。
【００１４】比較器２２は、信号３８の下降端の前に信
号３４の下降端が発生する場合に、第一論理レベル（二
進「１」を表わす）を有する二進信号を供給するように
構成されている。同様に、比較器２２は、信号３８の下
降端が信号３４の下降端の前に発生する場合に、第二論
理レベル（二進「０」を表わす）を有する信号を供給す
る。
号３４の下降端が発生する場合に、第一論理レベル（二
進「１」を表わす）を有する二進信号を供給するように
構成されている。同様に、比較器２２は、信号３８の下
降端が信号３４の下降端の前に発生する場合に、第二論
理レベル（二進「０」を表わす）を有する信号を供給す
る。
【００１５】比較器２２からの二進信号は、該二進信号
が二進「１」を表わす論理レベルを有する場合に、図２
における４０において表わされる。この信号は、該信号
が過渡的な状態ではなく定常状態で発生される後に、特
定の時間において（図２において４２で示してある）チ
ャージポンプ２６によりサンプルされる。そのサンプル
された信号はチャージポンプ２６へ導入される。チャー
ジポンプ２６は、部分的には、ローパスフィルタとして
作用し、比較器２２からの出力信号を低周波数でチャー
ジポンプ２６へ導入する。
が二進「１」を表わす論理レベルを有する場合に、図２
における４０において表わされる。この信号は、該信号
が過渡的な状態ではなく定常状態で発生される後に、特
定の時間において（図２において４２で示してある）チ
ャージポンプ２６によりサンプルされる。そのサンプル
された信号はチャージポンプ２６へ導入される。チャー
ジポンプ２６は、部分的には、ローパスフィルタとして
作用し、比較器２２からの出力信号を低周波数でチャー
ジポンプ２６へ導入する。
【００１６】比較器２２からの出力信号が二進「１」を
表わす論理レベルを有する場合には、チャージポンプ２
６からの出力線１６上の出力電圧ＶＣＳの大きさが一方
向に変化される（例えば、大きさが増加する）。チャー
ジポンプ２６からの出力線１６上の出力電圧ＶＣＳの大
きさは、比較器２２からの出力信号が二進「０」を表わ
す論理レベル（図２において４４で示してある）を有す
る場合には、反対の方向（例えば、大きさが減少する）
に変化する。出力線１６上の電圧ＶＣＳは遅延線１０及
び１２へ導入されて、これらの遅延線における相対的な
遅延を調節し、従って第一遅延経路における時間遅延ｔ
ＤＲ及び第二遅延経路における時間遅延ｔＤＦとの間の
時間差が最小とされる。
表わす論理レベルを有する場合には、チャージポンプ２
６からの出力線１６上の出力電圧ＶＣＳの大きさが一方
向に変化される（例えば、大きさが増加する）。チャー
ジポンプ２６からの出力線１６上の出力電圧ＶＣＳの大
きさは、比較器２２からの出力信号が二進「０」を表わ
す論理レベル（図２において４４で示してある）を有す
る場合には、反対の方向（例えば、大きさが減少する）
に変化する。出力線１６上の電圧ＶＣＳは遅延線１０及
び１２へ導入されて、これらの遅延線における相対的な
遅延を調節し、従って第一遅延経路における時間遅延ｔ
ＤＲ及び第二遅延経路における時間遅延ｔＤＦとの間の
時間差が最小とされる。
【００１７】この様に、遅延線１０及び１２の各々にお
ける上昇端及び下降端は遅延対称性を持って与えられ
る。出力線１６上の電圧ＶＣＳは、更に、遅延線１０及
び１２と共通の特性を有する遅延線１４へ導入される。
理解される如く、遅延線１０，１２，１４は、特に、そ
れらが集積回路チップ上に配設される場合に、共通の特
性を与えることが可能である。遅延線１４は、入力線５
０からその入力端子において好適にはデジタルのデータ
を受取る。遅延線１４は制御電圧ＶＣＳを受取るので、
それは、遅延線１０及び１２に関して上述したのと同一
の態様で、対称的な上昇端及び下降端を有する信号を供
給する。この様に、遅延線１４は、入力線５０上のデー
タを制御した態様で遅延し、対称的な上昇端及び下降端
を有する出力データを供給する。
ける上昇端及び下降端は遅延対称性を持って与えられ
る。出力線１６上の電圧ＶＣＳは、更に、遅延線１０及
び１２と共通の特性を有する遅延線１４へ導入される。
理解される如く、遅延線１０，１２，１４は、特に、そ
れらが集積回路チップ上に配設される場合に、共通の特
性を与えることが可能である。遅延線１４は、入力線５
０からその入力端子において好適にはデジタルのデータ
を受取る。遅延線１４は制御電圧ＶＣＳを受取るので、
それは、遅延線１０及び１２に関して上述したのと同一
の態様で、対称的な上昇端及び下降端を有する信号を供
給する。この様に、遅延線１４は、入力線５０上のデー
タを制御した態様で遅延し、対称的な上昇端及び下降端
を有する出力データを供給する。
【００１８】図３は、図１に示したシステムにおける比
較器２２の一実施例を構成する回路を示している。図３
に示した実施例は、好適には共通の特性を有する一対の
段６０及び６２を有している。これらの段の各々は、Ｃ
ＭＯＳ「ＯＲ」ゲートと、反転増幅器とを有しており、
「ＮＣＲ」論理ゲートを与えている。段６０は、図１に
おけるインバータ２０の出力端へ接続した第一入力端子
を有しており、且つインバータ６２の出力端へ接続した
第二入力端子を有している。段６２の第一入力端子は、
遅延線１２からの出力を受取り、且つ段６２の第二入力
端子は段６０からの出力を受取る。段６０の出力はチャ
ージポンプ２６へ導入される。
較器２２の一実施例を構成する回路を示している。図３
に示した実施例は、好適には共通の特性を有する一対の
段６０及び６２を有している。これらの段の各々は、Ｃ
ＭＯＳ「ＯＲ」ゲートと、反転増幅器とを有しており、
「ＮＣＲ」論理ゲートを与えている。段６０は、図１に
おけるインバータ２０の出力端へ接続した第一入力端子
を有しており、且つインバータ６２の出力端へ接続した
第二入力端子を有している。段６２の第一入力端子は、
遅延線１２からの出力を受取り、且つ段６２の第二入力
端子は段６０からの出力を受取る。段６０の出力はチャ
ージポンプ２６へ導入される。
【００１９】インバータ２０が図２に３４で示した如く
下降端を有する出力を供給し且つインバータ６２の出力
が低状態である場合には、段６２における「ＯＲ」ゲー
トが信号を通過させ、その信号は該段における反転増幅
器により反転されて高振幅の電圧を発生する。この電圧
はサンプルされ且つそのサンプルされた電圧はチャージ
ポンプ２６へ導入されて、チャージポンプからの電圧Ｖ
ＣＳの大きさにおいて一方向における変化を与える。
下降端を有する出力を供給し且つインバータ６２の出力
が低状態である場合には、段６２における「ＯＲ」ゲー
トが信号を通過させ、その信号は該段における反転増幅
器により反転されて高振幅の電圧を発生する。この電圧
はサンプルされ且つそのサンプルされた電圧はチャージ
ポンプ２６へ導入されて、チャージポンプからの電圧Ｖ
ＣＳの大きさにおいて一方向における変化を与える。
【００２０】段６０からの出力端上の高振幅の電圧が段
６２における「ＯＲ」ゲートへの入力端のうちの一つへ
導入される。これは、段６２における「ＯＲ」ゲートを
して信号を通過させる。この信号は、段６２における増
幅器により反転され、低振幅の電圧が該段により発生さ
れる。同時に、段６０がその出力端子上に高振幅の電圧
を発生する。
６２における「ＯＲ」ゲートへの入力端のうちの一つへ
導入される。これは、段６２における「ＯＲ」ゲートを
して信号を通過させる。この信号は、段６２における増
幅器により反転され、低振幅の電圧が該段により発生さ
れる。同時に、段６０がその出力端子上に高振幅の電圧
を発生する。
【００２１】インバータ２０からの信号の下降端の前に
遅延線１２における信号の下降端が発生する場合が時折
発生する。この様な場合に、高電圧が段６２の出力端上
に発生され、且つ低電圧が段６０の出力端上に発生され
る。段６０の出力端上の低電圧がサンプルされ、且つこ
のサンプルされた電圧はチャージポンプ２６へ導入され
て、前に説明したのと反対の方向において、チャージポ
ンプからの電圧ＶＣＳの大きさに変化を発生する。
遅延線１２における信号の下降端が発生する場合が時折
発生する。この様な場合に、高電圧が段６２の出力端上
に発生され、且つ低電圧が段６０の出力端上に発生され
る。段６０の出力端上の低電圧がサンプルされ、且つこ
のサンプルされた電圧はチャージポンプ２６へ導入され
て、前に説明したのと反対の方向において、チャージポ
ンプからの電圧ＶＣＳの大きさに変化を発生する。
【００２２】上述した装置はある重要な効果を有してい
る。それは、入力信号に関する遅延線の効果を直接的に
測定し且つこれらの時間効果を制御して対称的な上昇及
び下降特性を有する信号を供給するサーボシステムを提
供している。それは、アナログではなくデジタルを基礎
としてこの制御を与えている。更に、該サーボ制御は、
二つの並列的な経路により与えられており、その各経路
は他方のものと同一の入力インピーダンス及び出力負荷
を有している。しかしながら、この様な拘束条件は遅延
線１４に対しては与えられておらず、遅延線１４は処理
されるべきデジタルデータに応答する。その結果、遅延
線１４は該遅延線と関連する任意の構成要素又は段と最
適な状態とさせることが可能である。
る。それは、入力信号に関する遅延線の効果を直接的に
測定し且つこれらの時間効果を制御して対称的な上昇及
び下降特性を有する信号を供給するサーボシステムを提
供している。それは、アナログではなくデジタルを基礎
としてこの制御を与えている。更に、該サーボ制御は、
二つの並列的な経路により与えられており、その各経路
は他方のものと同一の入力インピーダンス及び出力負荷
を有している。しかしながら、この様な拘束条件は遅延
線１４に対しては与えられておらず、遅延線１４は処理
されるべきデジタルデータに応答する。その結果、遅延
線１４は該遅延線と関連する任意の構成要素又は段と最
適な状態とさせることが可能である。
【００２３】本発明のシステム即ち装置からその他の効
果が得られている。例えば、遅延線１０及び１２は、反
転又は非反転の何れかに拘束されるものではない。更
に、本システムは、上昇端遅延を与える経路と任意の遅
延線における下降端遅延との間に何らの形態的又はレイ
アウト上のマッチングを必要とするものではない。本発
明においては、遅延線１４における信号においての上昇
端と下降端との間の対称性が、遅延線１０を具備する経
路内の遅延ｔＤＲと遅延線１２を具備する経路内の遅延
ｔＤＦとを調節することに得られており、従ってこれら
の遅延は等しいものである。
果が得られている。例えば、遅延線１０及び１２は、反
転又は非反転の何れかに拘束されるものではない。更
に、本システムは、上昇端遅延を与える経路と任意の遅
延線における下降端遅延との間に何らの形態的又はレイ
アウト上のマッチングを必要とするものではない。本発
明においては、遅延線１４における信号においての上昇
端と下降端との間の対称性が、遅延線１０を具備する経
路内の遅延ｔＤＲと遅延線１２を具備する経路内の遅延
ｔＤＦとを調節することに得られており、従ってこれら
の遅延は等しいものである。
【００２４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づく装置を示した回路
図。
図。
【図２】 図１に示した回路における端子においての電
圧特性を示した概略図。
圧特性を示した概略図。
【図３】 図１に示した実施例内に設けられる段の一つ
の付加的な詳細を示した回路図。
の付加的な詳細を示した回路図。
１０，１２，１４ 遅延線 １６ 出力線 １８ 入力線 ２０ インバータ ２２ 比較器 ２４ インバータ ２６ チャージポンプ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−43917（ＪＰ，Ａ) 特開 昭60−68714（ＪＰ，Ａ) 特開 昭60−102017（ＪＰ，Ａ) 特開 昭63−69315（ＪＰ，Ａ) 実開 昭64−42625（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13
Claims (18)
- 【請求項１】 遅延回路において、 入力信号を遅延させ且つ前記遅延させた入力信号を反転
させて第一結果信号を供給する第一手段、 前記入力信号を反転させ且つ前記反転させた入力信号を
遅延させて第二結果信号を供給する第二手段、 前記第一結果信号及び前記第二結果信号に応答してそれ
らの信号間の遅延における差異の表示を供給する第三手
段、 前記第三手段からの前記表示に応答して前記第一及び第
二結果信号の間の遅延における差異を最小とさせる方向
に前記第一及び第二手段によって与えられる遅延を調節
する第四手段、 を有していることを特徴とする遅延回路。 - 【請求項２】 請求項１において、前記第一手段が第一
遅延手段を具備しており、且つ前記第二手段が前記第一
遅延手段と実質的に同一の特性を持っている第二遅延手
段を具備していることを特徴とする遅延回路。 - 【請求項３】 請求項２において、更に、前記第一及び
第二手段における遅延において前記第四手段によってな
された調節に従って前記第四手段によって調節可能な遅
延を供給する第五手段を有していることを特徴とする遅
延回路。 - 【請求項４】 請求項３において、前記第五手段が前記
第一及び第二遅延手段の特性と実質的に対応する遅延特
性を持っている第三遅延手段を具備していることを特徴
とする遅延回路。 - 【請求項５】 請求項１において、前記第三手段が比較
器を具備していることを特徴とする遅延回路。 - 【請求項６】 請求項１において、前記第一及び第二反
転手段が実質的に同一の特性を持っていることを特徴と
する遅延回路。 - 【請求項７】 請求項５において、前記比較器は第一及
び第二ＮＯＲゲートを具備しており、前記第一ＮＯＲゲ
ートの第一入力端子は前記第一結果信号を受取り且つ前
記第一ＮＯＲゲートの第二入力端子は前記第二ＮＯＲゲ
ートの出力を受取り、前記第二ＮＯＲゲートの第一入力
端子は前記第二結果信号を受取り且つ前記第二ＮＯＲゲ
ートの第二入力端子は前記第一ＮＯＲゲートの出力を受
け取り、且つ前記第一ＮＯＲゲートの出力は前記第一結
果信号と前記第二結果信号との間の遅延を表すことを特
徴とする遅延回路。 - 【請求項８】 請求項１において、前記第四手段はロー
パスフィルタを具備していることを特徴とする遅延回
路。 - 【請求項９】 請求項８において、前記ローパスフィル
タが電荷ポンプ回路を具備していることを特徴とする遅
延回路。 - 【請求項１０】 上昇エッジと下降エッジとの間に対称
的遅延を与えるために上昇エッジと下降エッジとを持っ
ている入力データと共に使用する遅延回路において、 第一遅延線、 第一及び第二論理レベルを持っている入力信号を供給す
る第一手段、 前記第一遅延線を包含しており、前記第一遅延線への前
記入力信号に前記第一遅延線による遅延を導入し、次い
で前記入力信号が第一論理レベルを持っている場合に第
二論理レベルを持っている第一信号を供給する第二手
段、 第二遅延線、 前記第二遅延線を包含しており、前記入力信号が第一論
理レベルを持っている場合に第二論理レベルを持ってい
る第二信号を供給するために前記入力信号を前記第二手
段へ導入し、次いで前記第二遅延線によって前記第二論
理レベルを持っている前記第二信号の遅延を与える第三
手段、 前記第二及び第三手段によっての第二論理レベルを持っ
ている第一及び第二の遅延された信号の夫々の発生に応
答して、前記第二及び第三手段による第二論理レベルを
持っている前記第一及び第二の遅延された信号の発生の
相対的な時間を表す制御信号を発生する第四手段、 前記第四手段から前記制御信号に応答して、第二論理レ
ベルを持っている前記第一及び第二の遅延された信号の
前記第二及び第三手段による発生の相対的な時間の間の
差異を最小とさせるために前記第一及び第二遅延線にお
ける遅延において前記第二及び第三手段による夫々の調
節を与える第五手段、 を有していることを特徴とする遅延回路。 - 【請求項１１】 請求項１０において、 前記第三手段による第二論理レベルを持っている前記第
二の遅延された信号の発生の前に前記第二手段が第二論
理レベルを持っている前記第一の遅延された信号を発生
する場合に前記第四手段は第一論理レベルを持っている
前記制御信号を発生し、且つ前記第二手段による第二論
理レベルを持っている前記第一の遅延された信号の発生
の前に前記第三手段が第二論理レベルを持っている前記
第二の遅延された信号を発生する場合に前記第四手段は
第二論理レベルを持っている前記制御信号を発生し、且
つ前記第五手段は前記第四手段からの前記制御信号の第
一及び第二論理レベルに従って前記第一及び第二遅延線
における遅延においての前記第二手段及び前記第三手段
による夫々の調節を前記入力信号に対して与える、こと
を特徴とする遅延回路。 - 【請求項１２】 請求項１０において、 前記第一及び第二遅延線が共通の特性を持っており、且
つ前記第五手段が前記制御信号を前記第二手段及び前記
第三手段へ導入して前記制御信号の特性に従って前記第
一及び第二遅延線における遅延において夫々の調節を与
える、 ことを特徴とする遅延回路。 - 【請求項１３】 請求項１２において、 前記第一手段は前記入力信号を前記第二及び第三手段へ
導入し、且つ前記第二手段は前記入力信号を前記第一遅
延線において遅延させ次いで該遅延の後に前記入力信号
を反転させ、且つ前記第三手段は前記入力信号を反転さ
せ次いで該反転の後に前記第二遅延線において前記反転
させた入力信号を遅延させる、 ことを特徴とする遅延回路。 - 【請求項１４】 上昇エッジと下降エッジとの間に対称
的遅延を与えるために上昇エッジと下降エッジとを持っ
ている入力データと共に使用する遅延回路において、 第一可変遅延線、 第二可変遅延線、 第一論理レベルを持っている入力信号を供給するために
上昇エッジを具備しており且つ第二論理レベルを持って
いる入力信号を供給するために下降エッジを具備してい
る入力信号を供給する第一手段、 前記第一可変遅延線を包含しており、前記入力信号が第
一論理レベルを持っている時から、前記第一可変遅延線
における遅延に依存する時間期間の後に，第二論理レベ
ルを持っている第一信号を供給するために、最初に前記
入力信号を反転させ次いでその反転させた入力信号を遅
延させる第二手段、 前記第二可変遅延線を包含しており、前記入力信号が第
一論理レベルを持っている時から、前記第二可変遅延線
における遅延に依存する時間期間の後に、第二論理レベ
ルを持っている第二信号を供給するために、最初に前記
入力信号を遅延させ次いでその遅延させた入力信号を反
転させる第三手段、 前記第二及び第三手段における前記第一及び第二信号に
おいての第二論理レベルの発生における夫々の時間に応
答して、前記入力信号が第一論理レベルを持っている後
の実質的に同じ時間において発生すべく前記第二手段及
び第三手段における前記入力信号においての第二論理レ
ベルを得るための応答において夫々の調節を与える第四
手段、 を有していることを特徴とする遅延回路。 - 【請求項１５】 請求項１４において、 前記第一及び第二可変遅延線が共通の特性を具備してお
り、且つ前記第一及び第二信号において第二論理レベル
が実質的に同時に発生するように前記第四手段が前記第
一及び第二可変遅延線における遅延の調節を行うために
前記第二及び第三手段へ調節可能な電圧を導入し、且つ
前記第四手段が前記第二手段及び前記第三手段における
前記第一及び第二信号における第二論理レベルの発生に
おける相対的な時間に応答して前記調節可能な電圧を発
生する、 ことを特徴とする遅延回路。 - 【請求項１６】 請求項１５において、 前記第一及び第二可変遅延線と共通の特性を具備してい
る第三可変遅延線、前記第三可変遅延線における遅延を
調節する第五手段、 前記第一及び第二可変遅延線における遅延における調節
に従って前記第三可変遅延線における遅延の調節を行う
ために前記第四手段から前記第五手段へ前記調節可能な
電圧を導入する第六手段、 を有していることを特徴とする遅延回路。 - 【請求項１７】 請求項１６において、 前記第二手段が第一インバータを包含しており、且つ前
記第三手段が第二インバータを包含している、 ことを特徴とする遅延回路。 - 【請求項１８】 請求項１７において、 前記第一インバータは前記入力信号を反転させ且つその
反転させた入力信号を前記第一可変遅延線へ導入させ、
且つ前記第二可変遅延線は前記入力信号を遅延させ且つ
その遅延させた入力信号を前記第二インバータへ導入さ
せる、 ことを特徴とする遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71700491A | 1991-06-18 | 1991-06-18 | |
| US717004 | 1991-06-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135454A JPH07135454A (ja) | 1995-05-23 |
| JP3334905B2 true JP3334905B2 (ja) | 2002-10-15 |
Family
ID=24880333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15813492A Expired - Lifetime JP3334905B2 (ja) | 1991-06-18 | 1992-06-17 | 遅延回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5338990A (ja) |
| EP (1) | EP0522323B1 (ja) |
| JP (1) | JP3334905B2 (ja) |
| CA (1) | CA2071264C (ja) |
| DE (1) | DE69214025T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471159A (en) * | 1992-09-18 | 1995-11-28 | Tektronix, Inc. | Setup or hold violation triggering |
| FR2711287B1 (fr) * | 1993-10-11 | 1996-01-05 | Sgs Thomson Microelectronics | Circuit d'indication de relation de phase entre plusieurs signaux de même fréquence et son application à un circuit d'ajustage des déphasages entre ces signaux. |
| US5719514A (en) * | 1995-03-31 | 1998-02-17 | Ando Electric Co., Ltd. | Delay circuit compensating for variations in delay time |
| US5825350A (en) * | 1996-03-13 | 1998-10-20 | Gyration, Inc. | Electronic pointing apparatus and method |
| US5926050A (en) * | 1996-07-29 | 1999-07-20 | Townsend And Townsend And Crew Llp | Separate set/reset paths for time critical signals |
| US5880612A (en) * | 1996-10-17 | 1999-03-09 | Samsung Electronics Co., Ltd. | Signal de-skewing using programmable dual delay-locked loop |
| US5939916A (en) * | 1997-12-23 | 1999-08-17 | Northern Telecom Limited | Phase shifter suitable for clock recovery systems |
| US7634039B2 (en) * | 2005-02-04 | 2009-12-15 | True Circuits, Inc. | Delay-locked loop with dynamically biased charge pump |
| JP5143370B2 (ja) * | 2006-03-23 | 2013-02-13 | 富士通セミコンダクター株式会社 | 遅延制御回路 |
| US7706996B2 (en) * | 2006-04-21 | 2010-04-27 | Altera Corporation | Write-side calibration for data interface |
| KR20210082774A (ko) * | 2019-12-26 | 2021-07-06 | 에스케이하이닉스 주식회사 | 데이터와 데이터 스트로브의 타이밍을 조절하는 반도체 장치 및 반도체 시스템 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
| JP2635789B2 (ja) * | 1989-01-17 | 1997-07-30 | 株式会社東芝 | 信号遅延回路及び該回路を用いたクロック信号発生回路 |
| US4985639A (en) * | 1989-07-07 | 1991-01-15 | Hewlett-Packard Company | Logic edge timing generation |
| EP0476585B1 (en) * | 1990-09-18 | 1998-08-26 | Fujitsu Limited | Electronic device using a reference delay generator |
-
1992
- 1992-06-15 CA CA002071264A patent/CA2071264C/en not_active Expired - Lifetime
- 1992-06-16 EP EP92110173A patent/EP0522323B1/en not_active Expired - Lifetime
- 1992-06-16 DE DE69214025T patent/DE69214025T2/de not_active Expired - Lifetime
- 1992-06-17 JP JP15813492A patent/JP3334905B2/ja not_active Expired - Lifetime
-
1993
- 1993-02-19 US US08/019,784 patent/US5338990A/en not_active Expired - Fee Related
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|---|---|
| CA2071264C (en) | 1999-11-30 |
| CA2071264A1 (en) | 1992-12-19 |
| DE69214025T2 (de) | 1997-02-06 |
| JPH07135454A (ja) | 1995-05-23 |
| EP0522323B1 (en) | 1996-09-25 |
| DE69214025D1 (de) | 1996-10-31 |
| US5338990A (en) | 1994-08-16 |
| EP0522323A1 (en) | 1993-01-13 |
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