WO2009062494A1 - Sigma-delta-wandler zur digitalisierung eines analogen signals - Google Patents

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Peter MÜHLENBROCK
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Conti Temic Microelectronic Gmbh
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    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
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    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one

Definitions

  • the invention relates to a sigma-delta converter for digitizing an analog signal, comprising at least one integrator, a 1-bit digital-analog converter and a comparator, wherein the analog signal and a first output signal of the I-bit digital-analog A third output signal of the comparator can be fed to a flip-flop loaded with a sampling frequency and clocked by the I-bit digital-analogue comparator to the integrator, wherein a second output signal of the integrator is directly or indirectly comparable in the comparator with a reference voltage Converter is supplied as a clocked signal, wherein the third output signal forms a digital representation of the analog signal in the form of a binary data stream.
  • Sigma-delta converters also called delta-sigma converters
  • Sigma-delta converters are used to convert analog input signals into digital output signals or vice versa, and occasionally also analog-to-analog or digital-to-digital conversion.
  • the principle of delta-sigma conversion is based on an initially rough measurement of the analog signal.
  • the resulting measurement error is integrated in an integrator and continuously compensated by a negative feedback.
  • an I-bit digital-to-analog converter is arranged, which assigns the maximum possible to a "1" bit and the smallest possible input value to a "0" bit - whether this is voltages (analog input) or PCM data (digital input ) are.
  • ADC analog-to-digital conversion
  • DAC digital-to-analog conversion
  • SACD analog-tolog conversion
  • digital-digital conversion conceivable for
  • the individual blocks of the delta-sigma modulator are digital or analog.
  • An advantage over other AD conversion principles is the high sampling rate of the analog signal compared to the bandwidth of the useful signal. Due to this oversampling, an analog band-limiting filter, which is required to comply with the Nyquist-Shannon sampling theorem, requires only a small slope and can be of correspondingly simple design.
  • the integrator is usually realized as an operational amplifier. The disadvantage is that an operational amplifier only integrates cleanly when it is driven with relatively slow signals. For sigma-delta converters, however, a very high sampling frequency is desired.
  • the object is achieved by a sigma-delta converter with the features of claim 1 and by a method for digitizing an analog signal with the
  • a sigma-delta converter according to the invention for digitizing an analog signal comprises at least one integrator, a 1-bit digital analog converter and a comparator.
  • the analog signal and a first output signal of the 1-bit digital-to-analog converter are added to the integrator and summed in the integrator.
  • a second output signal of the integrator is fed directly or indirectly to the comparator and compared there with a reference voltage.
  • a third output signal of the comparator is fed to a flip-flop which is acted upon by a sampling frequency and which can be designed in particular as a D flip-flop. So clocked, the third output signal is fed to the 1-bit digital analog converter as a clocked signal.
  • the third output is a digital representation of the analog signal in the form of a binary data stream.
  • the integrator is designed as an RC element and / or the 1-bit digital-to-analog converter is designed as a logic gate.
  • the RC element is a nearly ideal integrator when operated with very small voltage surges on the capacitor.
  • a commercially available logic gate, especially in CMOS technology, such as a so-called 74ACT04 device or a so-called 74HCT04 device is a very fast and cost-effective solution which supplies either 0 V or a supply voltage at the output, which is usually 3, 3V or 5V.
  • the integrator formed as an RC element preferably comprises a capacitor and two connected to the capacitor
  • the first resistor is connected to the analog signal and the second resistor to the 1-bit digital-to-analog converter. In this way, the summation takes place in the integrator.
  • both resistors have the same resistance value. This achieves maximum accuracy of the RC element.
  • the third output signal of the comparator is followed by a digital filter.
  • the 1-bit binary data stream is converted to a data word.
  • the RC element is preferably dimensioned such that, depending on the sampling frequency, an AC voltage component of the second output signal of the integrator is minimized, but is so large that the comparator reliably switches over. Usually, an AC voltage component of a few mV leads to a good result. The value should be as small as possible, since the RC element then works as a nearly ideal integrator.
  • At least two integrators may be used to form a sigma-delta converter Order cascaded arranged.
  • Fig. 1 is a circuit diagram of a sigma-delta converter for
  • FIG. 1 shows a circuit diagram of a sigma-delta converter 1 for digitizing an analog signal UJVtESS with a 1-bit digital analog converter 2, an integrator 3 and a comparator 4.
  • a bistable flip-flop 5 samples a third output signal DATA__OUT of the comparator 4 at a sampling frequency CLOCK.
  • Such a clocked signal / DATA_IN is supplied to the 1-bit digital analog converter 2 at the input.
  • the 1-bit digital analog converter 2 is designed as a logic gate, here a gate of a so-called 74HC00 module.
  • the bistable flip-flop 5 is designed as a D flip-flop, for example a so-called 74HC74 module.
  • the 1-bit digital analog converter 2 generates from the clocked signal / DATA_IN a voltage with the value 0 or VCC, which is supplied to the integrator 3 with the analog signal U_MESS and summed there.
  • the integrator 3 is formed as an RC element with a capacitor Cl, a first resistor Rl and a second resistor R2.
  • the third output signal DATA_OUT of the comparator 4 is then a digital representation of the analog signal U_MESS in the sequence of a binary data stream with the values 0 and 1.
  • the resistance values of the resistors R1 and R2 are preferably equal.
  • the third output signal DATA_OUT of the comparator 4 may be followed by a digital filter in order to convert the 1-bit binary data stream into a data word.
  • the integrator 3 embodied as an RC element is preferably dimensioned such that, as a function of the sampling frequency CLOCK, an AC voltage component of the second output signal U + of the integrator 3 is minimized, but is so great that the comparator 4 reliably switches over.
  • At least two integrators may be cascaded to form a higher order sigma-delta converter.

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Abstract

Die Erfindung betrifft einen Sigma-Delta-Wandler (1) und ein Verfahren zur Digitalisierung eines analogen Signals (U_MESS), wobei der Sigma-Delta-Wandler (1) mindestens einen Integrator (3), einen 1-Bit-Digital-Analog-Wandler (2) und einen Komparator (4) umfasst, wobei das analoge Signal (U_MESS) und ein erstes Ausgangssignal des 1-Bit-Digital-Analog-Wandlers (2) summiert dem Integrator (3) zuführbar oder im Integrator (3) summierbar sind, wobei ein zweites Ausgangssignal (U+) des Integrators (3) mittelbar oder unmittelbar dem Komparator (4) zuführbar und im Komparator (4) mit einer Referenzspannung (VREF) vergleichbar ist, wobei ein drittes Ausgangssignal (DATA__OUT) des Komparators (4) einem mit einer Abtastfrequenz (CLOCK) beaufschlagten Flipflop (5) zuführbar und von diesem getaktet dem 1-Bit-Digital-Analog-Wandler (2) als getaktetes Signal (DATA_IN) zuführbar ist, wobei das dritte Ausgangssignal (DATA_OUT) eine digitale Repräsentation des analogen Signals (U_MESS) in Form eines Binärdatenstroms bildet, wobei der Integrator (3) als ein RC-Glied ausgebildet ist und/oder wobei der 1-Bit-Digital-Analog-Wandler (2) als ein Logikgatter ausgebildet ist.

Description

Beschreibung
Sigma-Delta-Wandler zur Digitalisierung eines analogen Signals
Die Erfindung betrifft einen Sigma-Delta-Wandler zur Digitalisierung eines analogen Signals, umfassend mindestens einen Integrator, einen 1-Bit-Digital-Analog-Wandler und einen Komparator, wobei das analoge Signal und ein erstes Ausgangssignal des I-Bit-Digital-Analog-Wandlers summiert dem Integrator zuführbar sind, wobei ein zweites Ausgangssignal des Integrators mittelbar oder unmittelbar im Komparator mit einer Referenzspannung vergleichbar ist, wobei ein drittes AusgangsSignal des Komparators einem mit einer Abtastfrequenz beaufschlagten Flipflop zuführbar und von diesem getaktet dem I-Bit-Digital-Analog-Wandler als getaktetes Signal zuführbar ist, wobei das dritte Ausgangssignal eine digitale Repräsentation des analogen Signals in Form eines Binärdatenstroms bildet.
Sigma-Delta-Wandler (auch Delta-Sigma-Wandler genannt) dienen der Wandlung analoger Eingangssignale in digitale Ausgangssignale bzw. umgekehrt,- gelegentlich auch der Analog-Analog- oder Digital-Digital -Wandlung. Das Prinzip der Delta-Sigma- Wandlung beruht auf einer zunächst groben Messung des analogen Signals . Der dabei entstehende Messfehler wird in einem Integrator integriert und über eine Gegenkopplung fortwährend kompensiert. In der Gegenkopplung ist ein I-Bit- Digital-Analog-Wandler angeordnet, der einem "1"-Bit den größtmöglichen und einem "0"-Bit den kleinstmöglichen Eingangswert zuordnet - ob dies nun Spannungen (Analogeingang) oder PCM-Daten (Digitaleingang) sind. Je nachdem, ob eine Analog-Digital -Wandlung (ADC) , eine Digital- Analog-Wandlung (DAC) , eine Analog-Anlog-Wandlung (bei der SACD) oder eine Digital -Digital -Wandlung (denkbar zur
Abtastratenkonvertierung) vorgenommen werden soll, sind die einzelnen Blöcke des Delta-Sigma-Modulators digital oder analog ausgeführt . Vorteilhaft gegenüber anderen AD-Wandlungsprinzipien ist die hohe Abtastrate des Analogsignals im Vergleich zur Bandbreite des Nutzsignals. Durch diese Überabtastung benötigt ein analoger Bandbegrenzungsfilter, welcher zum Einhalten des Nyquist -Shannon-Abtasttheorems erforderlich ist, nur eine geringe Flankensteilheit und kann entsprechend einfach aufgebaut sein. Der Integrator ist üblicherweise als Operationsverstärker realisiert. Nachteilig ist, dass ein Operationsverstärker nur dann sauber integriert, wenn er mit relativ langsamen Signalen angesteuert wird. Bei Sigma-Delta- Wandlern ist jedoch eine sehr hohe Abtastfrequenz gewünscht.
Es ist eine Aufgabe der Erfindung, einen verbesserten Sigma- Delta-Wandler und ein verbessertes Verfahren zur Digitalisierung eines analogen Signals anzugeben.
Die Aufgabe wird erfindungsgemäß gelöst durch einen Sigma- Delta-Wandler mit den Merkmalen des Anspruchs 1 und durch ein Verfahren zur Digitalisierung eines analogen Signals mit den
Merkmalen des Anspruchs 8.
Vorteilhafte Weiterbildungen sind Gegenstand der Unteransprüche .
Ein erfindungsgemäßer Sigma-Delta-Wandler zur Digitalisierung eines analogen Signals umfasst mindestens einen Integrator, einen 1 -Bit -Digital -Analog-Wandler und einen Komparator. Das analoge Signal und ein erstes Ausgangssignal des 1-Bit- Digital-Analog-Wandlers werden summiert dem Integrator zugeführt bzw. im Integrator summiert. Ein zweites Ausgangssignal des Integrators wird mittelbar oder unmittelbar dem Komparator zugeführt und dort mit einer Referenzspannung verglichen. Ein drittes Ausgangssignal des Komparators wird einem mit einer Abtastfrequenz beaufschlagten Flipflop zugeführt, der insbesondere als ein D-Flipflop ausgebildet sein kann. So getaktet wird das dritte Ausgangssignal dem 1- Bit-Digital -Analog-Wandler als getaktetes Signal zugeführt. Das dritte Ausgangssignal ist eine digitale Repräsentation des analogen Signals in Form eines Binärdatenstroms . Der Integrator ist als ein RC-Glied und/oder der 1-Bit-Digital- Analog-Wandler ist als ein Logikgatter ausgebildet. Ver- glichen mit einem Operationsverstärker stellt das RC-Glied einen nahezu idealen Integrator dar, wenn es mit sehr kleinen Spannungshüben am Kondensator betrieben wird. Ein handelsübliches Logikgatter, insbesondere in CMOS-Technologie, wie z.B. ein so genannter 74ACT04 -Baustein oder ein so genannter 74HCT04 -Baustein ist eine sehr schnelle und kostengünstige Lösung, die am Ausgang entweder 0 V oder eine Versorgungs- spannung liefert, die üblicherweise 3,3 V oder 5 V beträgt.
Der als RC-Glied ausgebildete Integrator umfasst vorzugsweise einen Kondensator und zwei mit dem Kondensator verbundene
Widerstände. Der erste Widerstand ist mit dem analogen Signal und der zweite Widerstand mit dem 1-Bit-Digital-Analog- Wandler verbunden. Auf diese Weise findet die Summation im Integrator statt.
Vorzugsweise weisen beide Widerstände den gleichen Widerstandswert auf . Damit wird eine maximale Genauigkeit des RC- Gliedes erreicht.
Bevorzugt ist dem dritten Ausgangssignal des Komparators ein Digitalfilter nachgeschaltet. Auf diese Weise wird der 1-Bit- Binärdatenstrom in ein Datenwort umgewandelt.
Das RC-Glied ist bevorzugt so dimensioniert, dass in Abhäng- igkeit von der Abtastfrequenz ein Wechselspannungsanteil des zweiten Ausgangssignals des Integrators minimiert, jedoch so groß ist, dass der Komparator sicher umschaltet. Üblicherweise führt ein Wechselspannungsanteil von einigen mV zu einem guten Ergebnis. Der Wert soll möglichst klein sein, da das RC-Glied dann als nahezu idealer Integrator arbeitet .
In einer weiteren Ausführungsform können mindestens zwei Integratoren zur Bildung eines Sigma-Delta-Wandlers höherer Ordnung kaskadiert angeordnet sein. Je höher die Ordnung ist, desto stärker wird die Verschiebung des Rauschens und desto höhere Frequenzen können genutzt werden. Je höher die Überabtastung und je größer die Ordnung ist, um so größer ist der Dynamikumfang des Sigma-Delta-Wandlers .
Im Folgenden wird ein Ausführungsbeispiel der Erfindung anhand einer Zeichnung näher erläutert .
Darin zeigt :
Fig. 1 ein Schaltbild eines Sigma-Delta-Wandlers zur
Digitalisierung eines analogen Signals mit einem 1- Bit-Digital-Analog-Wandler, einem Integrator und einem Komparator.
In Figur 1 ist ein Schaltbild eines Sigma-Delta-Wandlers 1 zur Digitalisierung eines analogen Signals UJVtESS mit einem 1 -Bit-Digital -Analog-Wandler 2 , einem Integrator 3 und einem Komparator 4 gezeigt. Ein bistabiles Kippglied 5 tastet ein drittes Ausgangssignal DATA__OUT des Komparators 4 mit einer Abtastfrequenz CLOCK ab. Ein so getaktetes Signal /DATA_IN wird dem 1-Bit-Digital -Analog-Wandler 2 am Eingang zugeführt. Der 1-Bit-Digital -Analog-Wandler 2 ist als ein Logikgatter, hier ein Gatter eines so genannten 74HC00-Bausteins ausgebildet. Das bistabile Kippglied 5 ist als ein D-Flipflop, beispielsweise eines so genannten 74HC74 -Bausteins ausgebildet. Der 1 -Bit -Digital -Analog-Wandler 2 generiert aus dem getakteten Signal /DATA_IN eine Spannung mit dem Wert 0 oder VCC, die dem Integrator 3 mit dem analogen Signal U_MESS zugeführt und dort summiert wird. Der Integrator 3 ist als ein RC-Glied mit einem Kondensator Cl, einem ersten Widerstand Rl und einem zweiten Widerstand R2 ausgebildet . Ein zweites Ausgangssignal U+ des Integrators stellt sich durch die gezeigte Gegenkopplung auf eine mittlere Spannung von VREF=VCC/2 ein, da diese Spannung über die beiden weiteren Widerstände R3 und R4 an einem invertierenden Eingang IN- des Komparators 4 anliegt, an dessen nichtinvertierendem Eingang IN+ das zweite Ausgangssignal U+ anliegt. Das dritte AusgangsSignal DATA_OUT des Komparators 4 ist dann eine digitale Repräsentation des analogen Signals U_MESS in der Folge eines Binärdatenstroms mit den Werten 0 und 1.
Die Widerstandswerte der Widerstände Rl und R2 sind vorzugsweise gleich groß.
Dem dritten Ausgangssignal DATA_OUT des Komparators 4 kann ein Digitalfilter nachgeschaltet sein, um den 1-Bit-Binär- datenstrom in ein Datenwort umzuwandeln.
Der als RC-Glied ausgebildete Integrator 3 ist bevorzugt so dimensioniert, dass in Abhängigkeit von der Abtastfrequenz CLOCK ein Wechselspannungsanteil des zweiten AusgangsSignals U+ des Integrators 3 minimiert, jedoch so groß ist, dass der Komparator 4 sicher umschaltet .
Es können alternativ mindestens zwei Integratoren zur Bildung eines Sigma-Delta-Wandlers höherer Ordnung kaskadiert angeordnet sein.
Die in der Figur gezeigten Werte der Bauelemente sind exemplarisch gewählt. Ebenso können andere als die gezeigten Bauelemente als 1-Bit-Digital-Analog-Wandler 2, Komparator 4 und Kippglied 5 verwendet werden.
Bezugszeichen
1 Sigma-Delta-Wandler
2 1-Bit-Digital-Analog-Wandler 3 Integrator
4 Komparator
5 Flipflop
Cl Kondensator
CLOCK Abtastfrequenz DATA_IN getaktetes Signal
DATA_OUT drittes Ausgangssignal
IN+ nichtinvertierender Eingang IN- invertierender Eingang
Rl Erster Widerstand R2 Zweiter Widerstand
R3 , R4 weitere Widerstände
UjyiESS analoges Signal
U+ zweites Ausgangssignal
VCC VersorgungsSpannung VREF Referenzspannung

Claims

Patentansprüche
1. Sigma-Delta-Wandler (1) zur Digitalisierung eines analogen Signals (U_MESS) , umfassend mindestens einen Integrator (3) , einen 1-Bit -Digital -Analog-Wandler (2) und einen
Komparator (4) , wobei das analoge Signal (U_MESS) und ein erstes Ausgangssignal des 1-Bit-Digital -Analog-Wandlers (2) summiert dem Integrator (3) zuführbar oder im Integrator (3) summierbar sind, wobei ein zweites Ausgangssignal (U+) des Integrators (3) mittelbar oder unmittelbar dem Komparator (4) zuführbar und im Komparator (4) mit einer Referenzspannung (VREF) vergleichbar ist, wobei ein drittes Ausgangssignal (DATA__OUT) des Korαparators (4) einem mit einer Abtastfrequenz (CLOCK) beaufschlagten bistabilen Kippglied (5) zuführbar und von diesem getaktet dem 1-Bit-Digital-Analog-Wandler (2) als getaktetes Signal (DATA_IN) zuführbar ist, wobei das dritte Ausgangssignal (DATA_0UT) eine digitale Repräsentation des analogen Signals (U_MESS) in Form eines Binärdatenstroms bildet, dadurch gekennzeichnet, dass der Integrator (3) als ein RC-Glied ausgebildet ist und/oder dass der I-Bit-Digital- Analog-Wandler (2) als ein Logikgatter ausgebildet ist.
2. Sigma-Delta-Wandler (1) nach Anspruch 1, dadurch gekennzeichnet, dass das Logikgatter als ein CMOS-Bauelement ausgebildet ist.
3. Sigma-Delta-Wandler (1) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das RC-Glied einen Kondensator (Cl) und zwei mit dem Kondensator (Cl) verbundene Widerstände (Rl, R2) umfasst, wobei der erste Widerstand (Rl) mit dem analogen Signal (U__MESS) und der zweite Widerstand (R2) mit dem 1-Bit -Digital -Analog-Wandler (2) verbunden ist.
4. Sigma-Delta-Wandler (1) nach Anspruch 3, dadurch gekenn- zeichnet, dass beide Widerstände (Rl, R2) den gleichen
Widerstandswert aufweisen.
5. Sigma-Delta-Wandler (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass dem dritten Ausgangssignal (DATA_OUT) des Komparators (4) ein Digitalfilter nachgeschaltet ist .
6. Sigma-Delta-Wandler (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das RC-Glied so dimensioniert ist, dass in Abhängigkeit von der Abtastfreguenz
(CLOCK) ein WechselSpannungsanteil des zweiten Ausgangs - Signals (U+) des Integrators (3) minimiert, jedoch so groß ist, dass der Komparator (4) sicher umschaltet.
7. Sigma-Delta-Wandler (1) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens zwei Integratoren (3) zur Bildung eines Sigma-Delta-Wandlers (1) höherer Ordnung kaskadiert angeordnet sind.
S. Verfahren zur Digitalisierung eines analogen Signals (U_MESS) , bei dem das analoge Signal (17_MESS) und ein erstes AusgangsSignal eines 1-Bit-Digital-Analog-Wandlers (2) summiert einem Integrator (3) zugeführt oder im Integrator (3) summiert werden, wobei ein zweites AusgangsSignal (U+) des Integrators (3) mittelbar oder unmittelbar einem Komparator (4) zugeführt und mit einer Referenzspannung (VREF) verglichen wird, wobei ein drittes Ausgangssignal
(DATA_OUT) des Komparators (4) einem mit einer Abtastfrequenz (CLOCK) beaufschlagten bistabilen Kippglied (5) zugeführt und von diesem getaktet dem I-Bit-Digital-Analog-Wandler (2) als getaktetes Signal (DATA_IN) zugeführt wird, wobei das dritte Ausgangssignal (DATA_OUT) eine digitale Repräsentation des analogen Signals (U_MESS) in Form eines Binärdatenstroms bildet, dadurch gekennzeichnet, dass als I-Bit-Digital- Analog-Wandler (2) ein Logikgatter verwendet wird und/oder dass als Integrator (3) ein RC-Glied mit einem Kondensator (Cl) und zwei damit verbundenen Widerständen (Rl, R2) verwendet wird, wobei dem ersten Widerstand (Rl) das analoge Signal (U__MESS) und dem zweiten Widerstand (R2) das erste AusgangsSignal des 1-Bit-Digital-Analog-Wandlers (2) zugeführt wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass Widerstände (Rl, R2) mit gleichem Widerstandswert verwendet werden .
10. Verfahren nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass das dritte Ausgangssignal (DATA__OUT) einem Digitalfilter zugeführt wird.
11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass das zweite Ausgangssignal (U+) dem Komparator (4) über mindestens einen weiteren Integrator zugeführt wird, der ebenfalls mit dem ersten Ausgangssignal des 1-Bit-Digital-Analog-Wandlers (2) beaufschlagt wird.
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