DE19521610A1 - Dezimationsfilter unter Verwendung einer Nullfüllschaltung zur Lieferung eines wählbaren Dezimationsverhältnisses - Google Patents
Dezimationsfilter unter Verwendung einer Nullfüllschaltung zur Lieferung eines wählbaren DezimationsverhältnissesInfo
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Description
Diese Erfindung bezieht sich auf Dezimationsfilter und spe
zieller auf Dezimationsfilter, wie sie im Zusammenhang mit
Sigma-Delta-Modulatoren zum Einsatz kommen.
Auf dem Gebiet der Datenerfassung mit hoher Leistungsfähig
keit für elektrische Leistungsmessung, -zählung sowie
-steuerung (-management) liegen eine Reihe von einander wi
derstreitenden Problemstellungen vor. Eine erste Aufgaben
stellung ist eine hohe Datenauflösung. Die Verfügbarkeit
von Verfahren zur Analog/Digitalumsetzung mit hoher Auflö
sung, z. B. mit Sigma-Delta-Modulatoren, in Kombination mit
der Leistungsfähigkeit von digitalen Signalprozessoren nach
dem Stand der Technik bietet die Möglichkeit zur Erzielung
beachtlicher Genauigkeitsgrade. Mittels konventioneller Ar
chitekturen zur Signalverarbeitung läßt sich somit eine
komplexe Signalverarbeitung für präzise Daten durchführen.
Eine zweite Problemstellung liegt jedoch in einer erhöhten
Bandbreite für die Signalverarbeitung. Zwischen diesen bei
den Aufgabenstellungen existiert ein natürliches Spannungs
feld, indem eine Erhöhung der Bandbreite in typischen Fäl
len zu Lasten der Datenauflösung geht. Eine weitere, dritte
Aufgabenstellung besteht in einer kompakten integrierten
oder elektronischen Schaltkreistechnik, die mit weniger
Leistung zu ihrem Betrieb auskommt. Es besteht somit Bedarf
für ein Dezimationsfilter, das es gestattet, die Anforde
rungen bezüglich einer hohen Datenauflösung mit dem Wunsch
nach einer großen Bandbreite ins Gleichgewicht zu bringen,
wie das für Systeme zur Leistungsmessung, -zählung sowie
-steuerung (-management) erwünscht ist, während ein solches
Filter dabei die Größe und Leistungsanforderungen eines
konventionellen elektronischen oder integrierten Schal
tungsbauteils aufweist.
Weiterhin wünschenswert ist die Bereitstellung eines
Dezimationsfilters mit verbesserten Eigenschaften hinsicht
lich der Normalisierung oder Skalierung, um die Daten
zugriffsgeschwindigkeit zu verbessern und die Komplexität
des Filterschaltkreises möglichst gering zu halten. An die
ser Stelle wird ausdrücklich bezug genommen auf die auf den
gleichen Anmelder wie bei der vorliegenden Anmeldung lau
fende US-Patentanmeldung von J.E. Krisciunas et al, vom 3.
März 1993, mit der Serial No. 08/025,456; dort wird eine
Technik beschrieben, die zwar wirksam eine geeignete Norma
lisierung für ein gewünschtes Dezimationsverhältnis arbei
tet, dabei aber eine relativ komplexe synchrone Umsetzung
der Ausgangssignale des Filters verwendet. Die dort be
schriebene Technik benutzt einen Parallel/Serienumsetzer
(PISO) und/oder Abzweigverzögerungsleitungen, die im allge
meinen nicht für das asynchrone Auslesen von Filteraus
gangssignalen für irgend eine zusätzliche Signalverarbei
tung geeignet sind. Die vorliegende Erfindung stellt in
vorteilhafter Weise einen Koeffizientgenerator mit der Fä
higkeit zur Lieferung von Koeffizientsignalen mit variabler
Skalierung bereit. Die deutsche Patentanmeldung
P . . . (Anwaltszeichen 13567.1-RD-23686) beschreibt einen
Koeffizientengenerator, der zwar Koeffizientensignale mit
variabler Skalierung auf effiziente Weise liefern kann,
aber eine Schaltungsanordnung verwendet, die nicht so
einfach erweiterbar ist wie der Koeffizientengenerator der
vorliegenden Erfindung. Gemäß einer weiteren Aufgabe der
vorliegenden Erfindung wird ein Überflußdetektor in dem
Dezimationsfilter verwendet, um jeden Überflußzustand zu
detektieren und zu korrigieren, der unter vorbestimmten
Umständen auftreten kann.
Wie in der obengenannten US-Patentanmeldung von J.E.
Krisciunas et al beschrieben wird, besteht ein Weg zur
Vermeidung der Überlaufbedingung darin, das ideale Ant
wortverhalten des Filters zu modifizieren. Im allgemeinen
resultiert diese Modifikation bei einer solchen Realisie
rung des Dezimationsfilters in einer kleinen Abänderung
hinsichtlich des auf die Größe bezogenen Antwortverhaltens,
was bei relativ niedrigen Dezimationsverhältnissen zur Ein
leitung einer erheblichen Verzerrung führen kann. Es be
steht somit Bedarf für ein Dezimationsfilter, bei dem das
auf die Größe bezogene Antwortverhalten weitgehend unbeein
flußt vom jeweils gewählten Dezimationsverhältnis ist.
Allgemein ausgedrückt erfüllt die vorliegende Erfindung die
obengenannten Aufgaben, indem sie ein Dezimationsfilter
bereitstellt, das mindestens einen extern abgeleiteten
Strom von quantisierten elektrischen Signalen mit einer
vorbestimmten Signalrate filtert. Das Filter enthält einen
Koeffizientgenerator, der als Reaktion auf einen Satz von
extern abgeleiteten Auswahlsignalen für ein Dezimationsver
hältnis ein separates normalisiertes Koeffizientsignal an
dem jeweils betreffenden Ausgangsanschluß bzw. -port be
reitstellt. Der Koeffizientengenerator verwendet eine
Nullfüllschaltung, die erste und zweite
Schaltungsanordnungen enthält, die selektiv ein
vorbestimmtes Skalierungs -Steuerausgangssignal von einer
Demultiplexereinheit als kleine Welle (ripple) durchlassen,
um die normalisierten Koeffizientensignale zu liefern. Ein
Akkumulator ist mit dem Koeffizientengenerator verbunden,
um jedes normalisierte Koeffizientsignals zu empfangen, das
darin erzeugt wird. Der Akkumulator empfängt den Strom
quantisierter elektrischer Signale, um damit nach einer
Maskierung mit den entsprechenden empfangenen normali
sierten Koeffizientsignalen mehrere von Akkumulator-Aus
gangssignale zu erzeugen. Zur Erfassung einer etwaigen
Überlaufbedingung im Akkumulator ist an den Akkumulator ein
Überlaufdetektor angeschlossen.
Ein gemäß der Erfindung ausgestaltetes Verfahren zur Dezi
mationsfilterung mindestens eines Stromes von extern herge
leiteten Binärsignalen enthält die folgenden Schritte: Er
zeugen einer vorbestimmten Folge von normalisierten Koeffi
zientsignalen als Reaktion auf einen Satz extern abgeleite
ter Auswahlsignale für eine jeweilige Dezimationsrate; Emp
fangen des extern abgeleiteten Binärsignalstroms; Maskieren
des empfangenen extern abgeleiteten Binärsignalstroms mit
der vorbestimmten Folge normalisierter Koeffizientsignale
und Akkumulieren der maskierten Signale zur Bereitstellung
eines gefilterten Signals. Der Schritt des Erzeugens der
vorbestimmten Folge von normalisierten Koeffizientsignalen
kann dabei die folgenden Schritte enthalten: Bereitstellen
eines vorbestimmten Skalierungs-Steuersignals an einem
gewählten von S Demultiplexer-Ausgangsports, wobei S eine
vorbestimmte ganze Zahl entsprechend einer Anzahl von
wählbaren Dezimationsverhältnissen ist, die durch das
Dezimationsfilters geliefert werden; Generieren eines
getrennten Zählersignals an gewählten von (N+S-1) Zähler
ausgangsports, wobei N eine so gewählte vorbestimmte ganze
Zahl ist, daß 2N bzw. 2N-(S-1)) obere und untere
Dezimationsverhältnisgrenzen bilden; und Generieren N+S-1
normalisierter Signale bei vorbestimmter Nullfüllung von
entsprechenden der generierten (N+S-1) Zähler-Aus
gangssignalen.
Die Erfindung wird im folgenden sowohl hinsichtlich ihres
Aufbaus als auch ihres Betriebsverfahrens anhand bevorzug
ter Ausführungsformen unter Zuhilfenahme der Zeichnungen
näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild einer Ausführungsform eines
Sigma-Delta-Modulators, wie er in einem Ana
log/Digitalumsetzer mit einem Dezimationsfilter eingesetzt
werden kann, welches Filter die Möglichkeit eines wählbaren
Dezimationsverhältnisses entsprechend der Erfindung auf
weist;
Fig. 2 eine Ausführungsform eines Sigma-Delta-Modula
tors mit elektrischen oder elektronischen Bauteilen, wel
cher Modulator in einem Analog/Digitalumsetzer mit einem
Dezimationsfilter nach der Erfindung vorgesehen werden
kann;
Fig. 3 den Spektralverlauf des Quantisierungsrau
schens, wie er durch den Einsatz eines Sigma-Delta-Modula
tors erreicht wird;
Fig. 4 ein schematisches Blockschaltbild eines Dezima
tionsfilters, das einen Koeffizientgenerator mit variabler
Skalierung zur Bereitstellung normalisierter Koeffizienten
gemäß der Erfindung benutzt;
Fig. 5 weitere Einzelheiten im Blockschaltbild des Ko
effizientgenerators von Fig. 4 zusammen mit seiner
Nullfüllschaltung;
Fig. 6 die Nullfüllschaltung gemäß Fig. 5;
Fig. 7 den Frequenzgang für ein Dezimationsfilter mit
einem rechteckigen "Fenster" sowie mit einem dreieckigen
"Fenster";
Fig. 8 ein Diagramm der Filterkoeffizienten, wie sie
von einer Ausführungsform eines Dezimationsfilters nach der
Erfindung erzeugt werden;
Fig. 9A-9C jeweilige beispielhafte Mehrkanalstufen
für eine Ausführungsform des Akkumulators von Fig. 4 gemäß
der Erfindung;
Fig. 9 ein Blockschaltbild mit der Anweisung, wie die
Fig. 9A-9C zueinander anzuordnen sind;
Fig. 10 ein Zeitdiagramm der in Zusammenhang mit dem
Akkumulator nach den Fig. 9A-9C auftretenden Impulse und
Fig. 11 ein Blockschaltbild mit Einzelheiten für eine
beispielhafte Ausführungsform des Überlaufdetektors von
Fig. 4.
Bei einer konventionellen Analog/Digitalumsetzung wird häu
fig von Analog/Digitalumsetzern mit Über-Abtastung, im fol
genden "Oversampling" genannt, Gebrauch gemacht. Ein Bei
spiel für einen solchen Analog/Digitalumsetzer unter Ver
wendung eines Sigma-Delta-Modulators ist in Fig. 1 darge
stellt. Systeme, in denen sich Analog/Digitalumsetzer und
Sigma-Delta-Modulatoren als nützlich erweisen, sind in den
folgenden Literaturstellen beschrieben: US-Patent 5 181 033
vom 19. Januar 1993, Yassa et al, mit dem Titel "Digital
Filter for Filtering and Decimating Delta Sigma Modulator
Output Signals"; US-Patent 5 126 961 vom 30. Juni 1992,
Garverick, mit dem Titel "Plural-Channel Decimator Filter,
as for Sigma-Delta Analog-to-Digital Converters"; US-Patent 5 134 578
vom 28. Juli 1992, Garverick et al, mit dem Titel
"Digital Signal Processor for Selectively Performing Cor
dic, Division or Square-Rooting Procedures"; US-Patent 4
951 052 vom 21. August 1990, Jacob et al, mit dem Titel
"Correction of Systematic Error in the Oversampled Analog
to-Digital Converters" und US-Patent 4 896 156
vom 23. Januar 1990, Garverick, mit dem Titel
"Switched-Capacitance Coupling Network for Differential-In
put Amplifiers Not Requiring Balanced Input Signals". Alle
vorgenannten Patente laufen auf den Anmelder der vorliegen
den Erfindung und werden hier ausdrücklich angezogen. Glei
chermaßen wird hier insofern ausdrücklich auch bezug genom
men auf die folgenden Literaturstellen: IEEE Journal of So
lid State Circuits, Vol. 26, No. 12, Dezember 1991, Seiten
2008-2016, S.L. Garverick, K. Fujino, D.T. McGrath und R.D.
Baertsch "A Programmable Mixed Signal ASIC for Power Mete
ring" sowie IEEE 1992 Custom Integrated Circuits Confe
rence, Seiten 19.4.1-19.4.2, D.T. McGrath, P. Jacobs und H.
Sailer "A Programmable Mixed Signal ASIC for Power Manage
ment".
Die Technik des Oversampling wird häufig zur Durchführung
einer Analog/Digitalumsetzung angewandt. Ein Beispiel für
einen Analog/Digitalumsetzer unter Verwendung dieser Tech
nik ist in Fig. 1 dargestellt. In dieser Darstellung um
faßt ein Umsetzer 700 einen Modulator 710 und einen Dezima
tor 720. Der Modulator 710 erzeugt grobe bzw. niedrig-auf
gelöste Abtastwerte (samples) seines Eingangssignais mit
einer (Abtast-)Rate, die viel höher ist als von dem Ny
quist-Theorem gefordert. Diese groben Abtastwerte werden
anschließend vom Dezimator 720 tiefpaß-gefiltert, um Ab
tastwerte mit hoher Auflösung bei oder oberhalb der Ny
quist-Rate des Eingangssignals des Modulators zu erzeugen.
Wie dargestellt, enthält der Modulator 710 eine Gegenkopp
lung zum Knoten 810, der mit dem Eingang eines Integrators
820 gekoppelt ist, und dessen Ausgang mit dem Eingang eines
Q-Bit Analog/Digitalumsetzers 760 verbunden ist. Der Aus
gang des Analog/Digitalumsetzers 760 ist mit einem Q-Bit
Digital/Analogumsetzer 800 gekoppelt, dessen Ausgang mit
dem Knoten 810 verbunden ist. Ein an den Anschluß 790 ange
legtes Eingangssignal wird von einer Abtastvorrichtung 780,
dargestellt als einpoliger Umschalter, mit einer gegenüber
der Nyquist-Rate viel höheren Abtastrate fds abgetastet.
Diese Abtastwerte werden unter Verwendung des Differenzsi
gnals am Knoten 810 mit einem vom Digital/Analogumsetzer
800 gelieferten Q-Bit Ansatz(wert) verglichen. Dieses am
Knoten 810 gebildete Differenz- oder Fehlersignal wird vom
Integrator 820 integriert und daraufhin vom Q-Bit Ana
log/Digitalumsetzer 760 quantisiert, um den Q-Bit Ansatz
des Eingangssignals am Anschluß 795 zu erzeugen, der sei
nerseits zum Eingangsanschluß des Digital/Analogumsetzers
800 sowie eines Dezimators 720 geleitet wird. Die Kombina
tion von Rückkopplung und Integration des Fehlersignals
dient dazu, das Spektrum des Quantisierungsrauschens so zu
formen, daß es durch die Tiefpaß-Filterung vollständiger
beseitigt werden kann. Die Wirksamkeit der Rauschformung
wird erhöht mit zunehmender Anzahl von Integratoren in der
Rückkopplungsschleife (d. h. der Ordnung des Modulators) wo
bei jedoch für Modulatoren mit der Ordnung größer zwei ern
ste Stabilitätsprobleme auftreten.
Wie in Fig. 1 dargestellt, enthält der Dezimator ein digi
tales Tiefpaßfilter 730, an das sich eine Signalabtastvor
richtung 740, dargestellt als einpoliger Umschalter, an
schließt, um am Knoten oder Anschluß 750 ein diskretes Aus
gangssignal zu erzeugen. Diese Filterung und Dezimation re
sultiert in der Beseitigung eines großen Teils des Quanti
sierungsrauschens und liefert damit ein Ausgangssignal mit
hoher Auflösung. Allerdings ist davon auszugehen, daß der
Gewinn bezüglich der Auflösung auf Kosten eines gegenüber
der anfänglichen Abtastrate viel geringeren Durchsatzes er
zielt wird. Das Verhältnis der anfänglichen Abtastrate zur
Umsetzrate des Modulators wird üblicherweise als
Oversamplingwert R des Modulators bezeichnet. Wie im hier
ausdrücklich angezogenen Artikel IEEE Transactions on Cir
cuits and Systems, Vol. 38, Seiten 145-159, Februar 1991,
D.B. Ribner "A Comparison of Modulation Networks for High-
Order Oversampled S D Analog-to-Digital Converters" be
schrieben, wird die Auflösung (Bits) einer solchen Ana
log/Digitalumsetzung bestimmt durch die Anzahl der Quanti
sierungsbits Q, den Oversamplingwert R sowie die Ordnung L
des Modulators entsprechend der folgenden Beziehung:
Dieser Ausdruck läßt sich ableiten aus einer linearen Ap
proximation hinsichtlich des Modulators und durch Annahme
eines idealen Tiefpaßfilters. Im wesentlichen zeigt die
Gleichung [1], daß bei jeder Verdopplung des Oversampling
werts R die Auflösung um L+1/2 Bits verbessert wird.
Für einen Modulator erster Ordnung kann die Gleichung [1]
hinsichtlich verschiedener Oversamplingwerte ausgewertet
werden. Aus Gleichung [1] ergibt sich, daß für einen Sigma-
Delta-Modulator vorbestimmter Ordnung mit um so höherem
Oversamplingwert eine um so höhere Anzahl entsprechender
Bits resultiert. Für einige Anwendungen kann der Einsatz
eines Ein-Bit-Quantisierers wünschenswert sein. Ein Vorteil
eines solchen Quantisierers besteht darin, daß er harmoni
sche Verzerrungen oder andere typischerweise mit Mehrfach-
Bit-Quantisierern verbundene Nichtlinearitäten vermeiden
kann. Im Gegensatz zu Mehrfach-Bit-Quantisierern ist ein
Ein-Bit-Quantisierer von sich aus linear, da sein Ausgangs
signal einen von zwei unterschiedlichen Werten annehmen
kann und somit eine gerade Linie bestimmt. Ein Sigma-Delta-
Modulator mit einem Ein-Bit-Quantisierer ist in der hier
ausdrücklich herangezogenen folgenden Literaturstelle ana
lysiert worden: IEEE Transactions on Communications, COM-
22(3), Seiten 298-305, März 1974, J.C. Candy, mit dem Titel
"A Use of Limit Cycle Oscillations to Obtain Robust Analog
to-Digital Converters". Die folgende Gleichung [2] liefert
das n-te quantisierte Signal q(n), wobei τ die Zyklusperi
ode darstellt:
Durch die Hinzufügung eines Fehleranteils ε wird die darge
stellte Quantisierung als mit dem Eingangssignal x unkorre
liert angenommen. Da q(t) eine Abtastfunktion ist, läßt
sich ihr Integral als Summation ausdrücken; nach einer ent
sprechenden Umordnung und Division durch R, der Anzahl Zy
klen während einer Abtastzeit, ergibt sich die nachfolgende
Gleichung [3].
Die Gleichung [3] zeigt an, daß der durchschnittliche Quan
tisierungsfehler R-fach kleiner ist als der Quantisierungs
fehler der Grobabtastung. Somit läßt sich eine hohe Auflö
sung durch wiederholte Rückkopplung mit einem hinreichend
großen Wert für R erreichen.
Fig. 2 zeigt eine Ausführungsform des Sigma-Delta-Modula
tors erster Ordnung für den Einsatz in einem Ana
log/Digitalumsetzer mit einem Dezimationsfilter gemäß der
Erfindung. Wie dargestellt, wird das Eingangssignal, z. B.
als elektrische Spannung, am Anschluß 980 angelegt und über
einen Widerstand 960 skaliert oder abgeschwächt. Über einen
Verstärker 940 erfolgt aufgrund eines im Gegenkopplungs
zweig vorgesehenen Kondensators 950 eine Integration. In
gleicher Weise wird eine digitale Quantisierung erzielt
durch Kopplung des Ausgangssignals des Verstärkers 940 auf
den positiven Eingangsanschluß eines analogen Vergleichers
930. Wie in Fig. 2 dargestellt, findet eine Digi
tal/Analogumsetzung statt, da das Ausgangssignal des
Vergleichers 930 über ein Flipflop verriegelt und per Rück
kopplung über einen Widerstand 970 auf den Verstärker 940
geführt wird. Konkreter findet eine Ein-Bit Ana
log/Digitalumsetzung statt aufgrund der Rückkopplung über
den Widerstand 970 auf den Integrationsverstärker 940.
Diese Rückkopplung über den Widerstand 970 ist äquivalent
zur Rückkopplung über den Digital/Analogumsetzer 800 in
Fig. 1. Das Ausgangssignal am Knoten 990 des Modulators wird
eine Spektralform entsprechend der Darstellung in Fig. 3
aufweisen. Ähnliche Ansätze wurden bereits verfolgt und
beispielsweise beschrieben in der hier ausdrücklich angezo
genen Dissertation (masters thesis) von P.L. Jacob beim
Rensselaer Polytechnic Institute im Dezember 1988 unter dem
Titel "A Seven-Channel Mixed Analog/Digital Signal Acquisi
tion and Processing Architecture".
Wie bereits früher auseinandergesetzt wurde, formt ein
Oversampling-Modulator das Spektrum des Quantisierungsrau
schens derart, daß der größte Anteil der Rauschenergie auf
die hohen Frequenzen fällt. Dies ist in Fig. 3 für die
spektrale Dichte des simulierten Quantisierungsrauschens
eines Ein-Bit Sigma-Delta-Modulators der dritten Ordnung
illustriert; ein Modulator erster Ordnung ist qualitativ
ähnlich. Die höchste dargestellte Frequenz, Binärzahl
16 000, entspricht fds/2. Da der Dezimator die Rauschenergie
der Quantisierung zwischen fds/2R und fds/2 filtert und
dann die Abtastrate auf fds/R reduziert, ist abzuwägen zwi
schen der Auflösung und der Abtastrate, die durch einen An
paßparameter R gesteuert werden kann.
Eine Ausführungsform für ein Dezimationsfilter besteht in
einem sog. Rechteckfenster-Filter. Dieser gebräuchliche Typ
eines Tiefpaßfilters bietet Einfachheit. Die im Zeitbereich
vorgenommene Rechteckfenster-Filterung hat den Frequenzgang
einer si-Funktion (sinc). Für ein Fenster mit der Dauer
oder Länge t ist das Frequenzverhalten gleich der Funktion
sinc (ft), wobei die erste Null bei f=1/t auftritt und wo
bei im Zusammenhang mit der Erfindung sinc(x) sich bezieht
auf [sin πx)]/πx. Die Fensterlänge oder Dauer t ist so ge
wählt, daß die erste Null bei der Umsetzungsrate fds/R auf
tritt. Somit gilt t = R/fds. Dieses Filter weist die wün
schenswerte lineare Phasencharakteristik auf. Die verschie
denen Kanäle eines Mehrkanalsystems passieren dasselbe De
zimationsfilter mit linearer Phase und erfahren somit im
wesentlichen dieselbe Zeitverzögerung für den relevanten
Eingangsfrequenzbereich.
Trotz der Einfachheit eines Rechteckfenster-Dezimationsfil
ters läßt sich eine "schärfere" Grenzfrequenz (cutoff) im
Frequenzbereich durch Einsatz von Filtern höherer Ordnung
erzielen. Eine solche Ausführungsform besteht in einem so
genannten doppelten Interpolationsfilter, bei dem die
Grenzfrequenz schärfer und die Sperrdämpfung im Vergleich
zu dem Rechteckfenster-Filter erhöht ist. Ein Vorteil eines
solchen Filters liegt darin, daß es den Anteil des Rau
schens reduziert, der sozusagen als "Leck" durch den Sperr
bereich gelangt und damit im Anschluß an die Dezimation
verfremdet zurück auf das Rasisband wirkt. Eine Ausfüh
rungsform eines doppelten Interpolationsfilters besteht in
dem Dreieckfenster-Filter mit einem Frequenzgang in Form
einer si²-Funktion (sinc²), wie beispielsweise in dem oben
erwähnten Artikel von Candy sowie der folgenden und hier
ausdrücklich herangezogenen Literaturstelle beschrieben:
IEEE Communications, Com. 24, November 1976, Seiten 1268-1275,
J.C. Candy, Y.C. Ching und D.S. Alexander "Using Tri
angularly Weighted Interpolation to Get 13-Bit PCM from a
Sigma-Delta Modulator". Somit ist für ein Filter mit der
Länge t der Frequenzgang sinc²(ft/2) mit der ersten Null
bei f=2/t. Es wird nun klar, daß zur Aufrechterhaltung der
ersten Null bei der Dezimationsfrequenz die Filterlänge für
diese besondere Ausführungsform verdoppelt wird. Mit
t=2R/fds wird somit der Null-Frequenzgang bei der
Umsetzrate fds/R plaziert. Fig. 7 illustriert den
Frequenzgang eines Rechteckfilters erster Ordnung mit einer
Länge t=16 und eines Dreieckfilters zweiter Ordnung mit
einer Länge 2t=32 und zeigt, daß mit dem Filter zweiter
Ordnung eine schärfere Grenzfrequenz sowie eine verbesserte
Sperrdämpfung erzielt werden.
Fig. 4 veranschaulicht ein Ausführungsbeispiel eines Dezi
mationsfilters mit einem wählbaren Dezimationsverhältnis
entsprechend der vorliegenden Erfindung. Im vorliegenden
Zusammenhang soll der Ausdruck "Dezimationsverhältnis" den
durch das Dezimationsfilter bewirkten Reduzierungs- oder
Untersetzungsfaktor für die jeweilige Abtastrate bedeuten.
Im einzelnen ist der Koeffizientgenerator 10 so ausgelegt,
daß er als Reaktion auf einen Satz M von extern abgeleite
ten Auswahlsignalen für das Dezimationsverhältnis jeweils
ein separates normalisiertes Koeffizientsignal an jedem der
mehreren Ausgänge 12 bereitstellt. Zur Aufnahme der norma
lisierten Koeffizientsignale ist mit dem Generator 10 ein
Mehrbit-Akkumulator 100 gekoppelt. Der Akkumulator 100 emp
fängt weiterhin einen Strom von quantisierten oder binären
Signalen vom Modulator 710, vgl. z. B. Fig. 1. Eine Norma
lisierung ist deshalb wünschenswert, weil abhängig von dem
jeweils gewählten Dezimationsverhältnis die Ausgangssignale
des Filters in binären Vielfachen für dieselben Eingangssi
gnale des Modulators bereitgestellt werden, d. h. ohne eine
geeignete Normalisierung für ein jeweils gewähltes Dezima
tionsverhältnis wird ein Anwender nicht in der Lage sein,
den korrekten Wert der von dem Dezimationsfilter erzeugten
gefilterten Signale zuverlässig zu interpretieren. Die
(bereits eingangs genannte) US-Patentanmeldung vom 3. März
1993 von J.E. Krisciunas et al mit dem Aktenzeichen Serial
No. 8/025,456 beschreibt eine Technik, die zwar wirksam
eine geeignete Normalisierung für ein gewünschtes Dezimati
onsverhältnis leistet, die dazu jedoch eine recht komplexe
synchrone Umsetzung der Ausgangssignale des Akkumulators
verwendet. Kurz gefaßt benutzt die dort beschriebene Tech
nik mindestens einen Parallel/Serienumsetzer (PISO)
und/oder geeignete Abzweig-Verzögerungsleitungen. Die zuvor
erwähnte Technik ist im allgemeinen nicht anwendbar auf ein
asynchrones Auslesen von Ausgangssignalen des Akkumulators
zum Zwecke irgend einer zusätzlichen Signalverarbeitung.
Wie weiter unten näher erläutert wird, bietet die vorlie
gende Erfindung in vorteilhafter Weise im Koeffizientgene
rator 10 die Möglichkeit zur Bereitstellung der Koeffizi
entsignale mit variabler Skalierung. Da die an den Akkumu
lator gelieferten Koeffizientsignale in geeigneter Weise
normalisiert sind, können die Ausgangssignale des Akkumula
tors gleich für die weitere Verarbeitung verwendet werden,
ohne daß die oben erwähnte synchrone Umsetzung angewendet
werden müßte.
Gemäß einer weiteren vorteilhaften Ausgestaltung der vor
liegenden Erfindung ist mit dem Akkumulator 100 ein Über
laufdetektor 200 gekoppelt, um eine jegliche Überlaufbedin
gung zu erfassen und zu korrigieren, die unter vorbestimm
ten Umständen im Akkumulator auftreten könnte. Die Über
laufbedingung entsteht immer dann, wenn das Ausgangssignal
des Modulators vollständig (full scale) ist, d. h. während
eines vorbestimmten Dreieckfensters liefert der Modulator
einen Strom quantisierter Signale, die jedes einen Binär
wert "eins" aufweisen; folglich wird die Summier- oder Ak
kumulierkapazität des Akkumulators überschritten, wenn das
Ausgangssignal des Modulators in der genannten Weise in
voller Größe auftritt. Wie in der genannten US-Patentanmel
dung Serial No. 08/025,456 von J.E. Krisciunas et al be
schrieben, besteht ein Weg zur Vermeidung der Überlaufbe
dingung stets darin, das Rechteckfenster-Zählwort jeweils
beispielsweise um eins zu vermindern, indem man jeweils den
vorletzten Koeffizienten des Dreieckfensters entfallen
läßt. Diese Modifikation resultiert in einer geringen Ver
änderung in dem auf die Größe bezogenen Antwortverhalten
des Dezimationsfilters, die bei relativ niedrigen Dezimati
onsverhältnissen erhebliche Verzerrungen mit sich bringen
kann. Aufgrund des vorgesehenen Überlaufdetektors 200 ist
das Dezimationsfilter nicht mehr der oben beschriebenen Mo
difizierung hinsichtlich seines Dreieckfensters unterworfen
und demzufolge bleibt das auf die Größe bezogene Antwort
verhalten des Filters unbeeinflußt von dem jeweils gewähl
ten Dezimationsverhältnis.
Der Koeffizientgenerator 10, wie er in Fig. 5
gezeigt ist, weist eine Demultiplexereinheit 12 auf, die
auf einen Satz M von Dezimationsverhältnis-Steuersignalen
anspricht, die als M₀, M₁ und M₂ bezeichnet sind. Der
Demultiplexer 12 ist so verbunden, daß er an einem
gewählten der S Demultiplexer-Ausgangsports (R₀-R₇) ein
vorbestimmtes Skalierungs-Steuersignal liefert, das so
gewählt ist, daß es einen Pegel entsprechend einer
logischen "EINS" hat und von dem Demultiplexer 12 an einem
einzelnen Eingangsport 15 empfangen wird. Der Buchstabe S
stellt eine vorbestimmte ganze Zahl dar, die der Anzahl
wählbarer Dezimationsverhältnisse entspricht, die von dem
Dezimationsfilter geliefert werden. Beispielsweise ist S
hier acht und dementsprechend ist der Demultiplexer 12
zweckmäßigerweise als ein 1-zu-8 Demultiplexer gewählt,
d. h. der einzelne Eingangsport 15 ist mit einem der
Ausgangsports R₀-R₇ des Multiplexers auf der Basis des
Status oder Zustandes für die Dezimationsverhältnis-
Steuersignale M₀-M₃ verbunden. Es kann gezeigt werden,
daß die Zahl der Dezimationsverhältnis-Steuersignale in dem
Satz M im allgemeinen so gewählt ist, daß die folgende
Beziehung erfüllt wird:
M = M[LOG₂(S) - 1 : 0]
so daß in dem Fall S=8 die Anzahl der Kontroll
signale drei ist, die zuvor mit M₀, M₁ und M₂ bezeichnet
sind.
Ein (N+S-1)-Bitzähler 13, der eine Anzahl von N+S-1
Addierer 14₀-14₁₈ aufweist, spricht auf ein geeignetes
Zählertakt- oder -Steuersignal (nicht gezeigt) an, das im
wesentlichen einem vorbestimmten Vielfachen der Ankunfts
rate des Stroms quantifizierter elektrischer Signale
entspricht. Der Zähler 13 ist so geschaltet, daß er das
Skalierungs-Steuersignal von dem Demultiplexer 12 empfängt,
um ein getrenntes Zählerausgangssignal an einem gewählten
der N+S-1 Ausgangsports b₀-b₁₈ des Zählers zu liefern. Der
Buchstabe N stellt eine vorbestimmte ganze Zahl dar, die
größer als das gewählte S ist, so daß 2N bzw. 2N-(S-1)
obere und untere Dezimationsverhältnisgrenzen des
Dezimationsfilters bilden. Beispielsweise ist N hier 12 und
dementsprechend ist der Zähler 13 zweckmäßigerweise als ein
19 Bit "Aufwärts"-Zähler gewählt, obwohl in alternativen
Implementationen der Zähler 13 auch einfach als ein
"Abwärts"-Zähler gewählt oder durch einen Doppelsatz von
"AUF/AB"-Zählern ersetzt sein könnte.
Jeder Addierer 14₀-14₁₈ weist einen Volladdierer
mit zwei Summanden-Eingangsports, einem Carry-In(Eintrag-)-
Eingangsport, einem Summen-Ausgangsport und einem Carry-
Out(Austrag-)-Ausgangsport auf. Wie in Fig. 5 gezeigt ist,
sind jeweils zwei aufeinanderfolgende der Addierer 14₀-14₁₈
miteinander verbunden, so daß der Carry-Out-Ausgangsport
von dem einen mit dem Carry-In-Eingangsport des anderen
verbunden ist. Weiterhin weist jeder entsprechende der
Addierer 14₀-14₁₈ einen entsprechenden Rückführungspfad auf
zum Verbinden der zwei Summanden-Eingangsport davon mit dem
Summen-Ausgangsport davon. Eine Anzahl von S vorbestimmten
Addierern 14₀-14₁₈ ist getrennt mit einem vorbestimmten der
S Demultiplexer-Ausgangsports verbunden, um selektiv an dem
anderen Summanden-Eingangsport davon das Skalierungs-
Steuersignal von dem Demultiplexer 12 zu empfangen (für
eine einfachere Darstellung sind nur Addierer 14₀, 14₂ und
14₁₄ gezeigt, die in der vorstehend beschriebenen Weise mit
dem Demultiplexer 12 verbunden sind). Jeder verbleibende
Addierer, d. h. jeder Addierer, der nicht direkt mit dem
Demultiplexer 12 verbunden ist, ist so verbunden, daß er an
seinem anderen Summanden-Eingangsport ein Signal empfängt,
das einen vorbestimmten Pegel hat, der einer logischen
"NULL" entspricht. Wiederum sind für eine einfache
Darstellung nur Addierer 14₁ und 14₁₈ gezeigt, die so
verbunden sind, daß sie das logische "NULL"-Signal
empfangen, wie es vorstehend beschrieben wurde, obwohl es
deutlich sein sollte, daß die ungradzahligen Addierer in
der Gruppe, die die ersten 2(S-1) Addierer (d. h. Addierer
14₁, 14₃, 14₅, . . . 14₁₃) aufweisen, und jeder Addierer in
der verbleibenden Gruppe, die die letzten (N-S) Addierer
(d. h. Addierer 14₁₅-14₁₈) aufweist, auf entsprechende Weise
verbunden sind, um das logische "NULL"-Signal zu empfangen.
Die Addiereranordnung gestattet auf zweckmäßige Weise, daß
der Zähler 13 eine Zählfolge an einer Stelle startet, die
auf natürliche Weise Skalierungsfaktorerfordernisse für
jede gewünschte Dezimationsverhältniswahl berücksichtigt.
Es kann eine geeignete Überroll-Rücksetzschaltung (nicht
gezeigt) auf einfache Weise verwendet werden, um dem Zähler
13 am Ende einer gewünschten Zählfolge ein vorbestimmtes
Rücksetzsignal zuzuführen. Es kann auch eine Maßnahme
getroffen sein, um ein extern abgeleitetes Hauptrück
setzsignal (nicht gezeigt) zu liefern, das ein geeignetes
Rücksetzen des Zählers gestattet, und auch eine zusätzliche
Schaltungsanordnung des Dezimationsfilters beim Auftreten
vorbestimmter Ereignisse, wie beispielsweise dem Start von
Operationen.
Wie in Fig. 5 dargestellt ist, werden
dreieckförmige "Fenster"-Gewichtungen oder Koeffizienten
generiert, nachdem gewählte Zähler-Ausgangssignale durch
eine Invertierer-Schaltung 18 invertiert worden sind als
Antwort auf ein geeignetes Invertierer-Steuersignal UPDNB
(in Fig. 10 gezeigte Kurvenform). Die Invertierung der
Zähler-Ausgangssignale gestattet die Generierung der
Abwärts-Rampe des dreieckförmigen "Fensters", während die
nicht-invertierten Zähler-Ausgangssignale in Verbindung mit
einem geeigneten Carry-In-Signal (nicht gezeigt) eine
Generierung der Aufwärts-Rampe des dreieckförmigen Fensters
gestatten. Dieses Merkmal des Koeffizientengenerators zieht
Vorteil aus der Tatsache, daß die Abwärts-Rampe von einem
Dreieckfilter einfach die Inversion der Aufwärts-Rampe ist,
wie es in Fig. 8 dargestellt ist. Andere alternative
Implementationen können auf zweckmäßige Weise derartige
dreieckförmige "Fenster"-Koeffizienten liefern, beispiels
weise können geeignete "Auf/Ab"-Zähler anstelle der
"Aufwärts"-Zähler/Invertierer-Anordnung verwendet werden,
um das Dreieck-"Fenster" zu generieren.
Es wird deutlich, daß gewisse Invertierer-
Ausgangssignale mit Nullen gefüllt werden müssen, wie es
nachfolgend beschrieben wird, um Fehler zu eliminieren, die
anderenfalls entstehen würden, beispielsweise in der
Abwärts-Rampe des Dreieckfensters aufgrund der Inversion
der einen Nullwert aufweisenden Bits, die jenseits oder
hinter einem vorbestimmten Datenfeld angeordnet sind.
Beispielsweise bewirkt eine Signalinversion derartiger
Null-Bits, daß sie Eins-Bits werden, die, wenn sie
unkompensiert bleiben, d. h. nicht zu Null gemacht werden,
die oben genannten Fehler in die Abwärts-Rampe einführen
würden. Um die erforderliche Null-Füllung herbeizuführen,
sind die Invertierer-Ausgangssignale mit einer Null-
Füllschaltung 20 verbunden, die bei dem Skalierungs-
Steuersignal von dem Demultiplexer 12 das getrennte
normalisierte Koeffizientensignal an jedem entsprechenden
der N+S-1 Nullfüll-Ausgangsports liefert. Es wird deutlich,
daß die N+S-1 Nullfüll-Ausgangsports die Anzahl von
Ausgangsports des Koeffizientengenerators 10 aufweist.
Fig. 6 zeigt ein Ausführungsbeispiel der
Nullfüllschaltung, die aus ersten und zweiten Schaltungs
anordnungen 20₁ bzw. 20₂ aufgebaut ist. Um das Verständnis
der Arbeitsweise der Nullfüllschaltung zu erleichtern, ist
die folgende Tabelle 1 vorgesehen in bezug auf ein
Dezimationsfilter mit einer oberen Dezimationsverhältnis
grenze, die so gewählt ist, daß 2N = 4096 (d. h. N=12), und
mit einer unteren Dezimationsverhältnisgrenze, die so
gewählt ist, daß 2N-(S-1) = 32 (d. h. S=8). Es sollte
deutlich sein, daß diese entsprechenden Grenzen für das
Tiefpaßfilter in der in Tabelle 1 angegebenen Weise nur als
Beispiel und nicht als Einschränkung gewählt sind.
In Tabelle 1 und in Fig. 6 stellen die großen
Buchstaben B₀-B₁₈ die N+S-1 Ausgangsports der Nullfüll
schaltung dar, während kleinere Buchstaben b₀-b₁₈
entsprechende Ports darstellen, die Roh- oder Nicht-Null-
Signale liefern, die durch den Zähler erzeugt und durch den
Invertierer 18 selektiv invertiert werden, wie es oben
beschrieben wurde. Für den Fachmann wird deutlich, daß für
ein Dezimationsverhältnis von 2N (hier 2N=4096) der
erforderliche Skalierungsfaktor gleich eins ist, d. h. es
ist ein vorbestimmtes Datenfeld von 12 Bits (dargestellt
durch schräge bzw. Italic-Buchstaben A-L), wie es in der
ersten Zeile von Tabelle 1 dargestellt ist, erforderlich,
um das gewünschte Dezimationsverhältnis von 4096 zu er
reichen. Wie er hier benutzt ist, bezieht sich der Ausdruck
"Datenfeld" auf das eine variable Länge aufweisende und
verschiebbare Datenfeld (das durch entsprechende
rechteckige Kästchen in Tabelle 1 dargestellt ist), das zum
Aufnehmen der maximalen Zählsequenz verwendet wird, die von
dem Zähler 13 für jedes gewünschte Dezimationsverhältnis
generiert wird.
Es kann gezeigt werden, daß ein Satz von ODER-
Gliedern 24₁-24₇ und ein Satz von UND-Gliedern 22₁-22₇ der
ersten Schaltungsanordnung 20₁ miteinander verbunden sind,
um auf vorbestimmte Weise die Invertierer-Ausgangssignale
jenseits oder hinter dem höchstwertigen Bit (MSB) des
Datenfeldes in vorbestimmter Weise mit Nullen zu füllen
entsprechend einem gewünschten Dezimationsverhältnis als
Antwort auf das Skalierungs-Steuersignal von dem
Demultiplexer 12. Wie in Tabelle 1 gezeigt ist, müssen für
ein Dezimationsverhältnis von 4096 Signale, die von den
Nullfüll-Ausgangsports B₁₂-B₁₈ geliefert werden, auf
entsprechende Weise mit Nullen gefüllt werden, da für ein
derartiges Dezimationsverhältnis von 4096 nur Ausgangsports
B₀-B₁₁ verwendet werden, um das 12-Bit Datenfeld zu
liefern. Beispielsweise ist für ein Dezimationsverhältnis
von 4096 das MSB durch den Buchstaben L dargestellt, und
somit müssen Invertierer-Ausgangssignale, die an Ports B₁₂-B₁₈
geliefert werden, auf Null gesetzt werden, so daß die
Nullfüllschaltung normalisierte Koeffizientensignale
liefert, wie es in der ersten Reihe von Tabelle 1 gezeigt
ist, die einem Skalierungsfaktor von Eins entsprechen. Im
Betrieb liefert der Demultiplexer 12 (Fig. 5) das
Skalierungs-Steuersignal an seinem Ausgangsport R₇ immer
dann, wenn die Dezimationsverhältnis-Wählsignale in dem
Status oder Zustand sind, daß jedes einen Wert hat, der
einer logischen EINS entspricht, was einem Dezimations
verhältnis von 4096 entspricht. Wie zuvor angegeben wurde,
liefert jeder verbleibende Ausgangsport R₀-R₆ des
Demultiplexers ein entsprechendes Nullsignal. Da der
Ausgangsport R₇ des Demultiplexers mit einem Eingangsport
des ODER-Gliedes 24₇ verbunden ist, bildet das Ausgangs
signal aus dem ODER-Glied 24₇, das direkt durch das
Skalierungs-Steuersignal hervorgerufen wird, eine kleine
Welle (Welligkeit) durch das ODER-Glied 24₆-24₁. Diese
Signalwelligkeit bewirkt auf zweckmäßige Weise, daß die
UND-Glieder 22₇-22₁ ein Nullsignal an ihren entsprechenden
Ausgangsport zu liefern, wodurch gestattet wird, daß die
erste Schaltungsanordnung 20₁ für die Nullfüllung hinter
dem MSB L gemäß Reihe 1 in Tabelle 1 sorgt.
Die zweite Schaltungsanordnung 20₂ enthält einen
Satz von ODER-Gliedern 28₀-28₆ und einen Satz von UND-
Gliedern 26₀-26₁₃, die auf entsprechende Weise verbunden
sind, um die Invertierer-Signale hinter dem nieder
wertigsten Bit (LSB) (hier durch den Buchstaben A darge
stellt) des Datenfeldes für ein gewünschtes Dezimations
verhältnis mit Nullen zu füllen. Für ein Dezimations
verhältnis von 4096 kann gesehen werden, daß, da in diesem
Fall in der ersten Reihe von Tabelle 1 keine Signale hinter
dem LSB A vorhanden sind, die zweite Schaltungsanordnung
20₂ nicht angesteuert ist, um für irgendeine Nullfüllung
hinter dem LSB des Datenfeldes zu sorgen. Fig. 6 zeigt,
daß ein entsprechender Eingangsport der UND-Glieder 26₀-26₁
mit einem entsprechenden Ausgangsport der UND-Glieder 26₆
bzw. 26₇ verbunden ist. Diese Verbindungen sind vorgesehen,
da es Situationen geben kann, in denen Nullfüll-Ausgangs
ports B₁₃ und B₁₂ auf entsprechende Weise entweder hinter
dem MSB oder hinter dem LSB des Datenfeldes angeordnet
sind, d. h. die Ausgangsports B₁₃ und B₁₂ sind geteilt oder
beeinflußt von sowohl den ersten als auch zweiten
Schaltungsanordnungen 20₁ und 20₂, um jede derartige
Situation richtig zu handhaben. Wie beispielsweise aus der
letzten Reihe von Tabelle 1 zu sehen ist, liefern für ein
Dezimationsverhältnis von 32 die Nullfüll-Ausgangsports B₁₃
und B₁₂ entsprechende Signale, die hinter dem LSB A sind,
und deshalb wird, in diesem Fall, die Nullfüllung durch die
zweite Schaltungsanordnung 20₂ ausgeübt oder diktiert,
wogegen, wie es oben beschrieben wurde, für ein
Dezimationsverhältnis 4096 die Ausgangsport B₁₃ und B₁₂
entsprechende Signale liefern, die hinter dem MSB L des
Datenfeldes sind, und deshalb wird die Nullfüllung durch
die erste Schaltungsanordnung 20₁ diktiert.
Für ein Dezimationsverhältnis von 2N-1 = 2048, was
die nächste verfügbare Dezimationsverhältniswahl in Tabelle
1 ist, wird für den Fachmann deutlich, daß zur Erzielung
einer richtigen Normalisierung die Nullfüllschaltung einen
Skalierungsfaktor von vier liefern muß, was einer Verschie
bung des niedrigwertigsten Bits einer binären Darstellung
um zwei Plätze nach links äquivalent ist. Eine Betrachtung
von Fig. 6 verdeutlicht, daß die Nullfüllschaltung an
ihren entsprechenden Ausgangsports B₀-B₁₈ normalisierte
Signale liefert, wie es in der zweiten Reihe von Tabelle 1
angegeben ist. Für ein Dezimationsverhältnis von 2048
empfängt das ODER-Glied 24₆ (anstelle des ODER-Gliedes 24₇)
das Skalierungs-Steuersignal. Dies liegt daran, daß immer
dann, wenn jedes der Dezimationsverhältnis-Wählsignale M₀-M₂
einen entsprechenden Status hat, der durch 110
dargestellt ist, dann ist der Demultiplexer-Ausgangsport
R₆, der mit einem entsprechenden Eingangsport des ODER-
Gliedes 24₆ verbunden ist, der gewählte Ausgangsport des
Demultiplexers, um das Skalierungs-Steuersignal zu liefern.
In diesem Fall bildet das Ausgangssignal aus dem ODER-Glied 24₆
eine kleine Welle (ripple), durch die ODER-Glieder 24₅-24₁,
und dies bewirkt, daß die UND-Glieder 22₆-22₁ eine
entsprechende Nullfüllung auf Signale hinter dem Bit K
ausüben, das in diesem Fall das MSB für ein Datenfeld von
11 Bits darstellt, wie es für ein Dezimationsverhältnis von
2048 erforderlich ist.
Es wird deutlich, daß für ein Dezimationsverhältnis
von 2048 eine Nullfüllung nun für alle Signale hinter dem
LSB Bit A erforderlich ist, da der Platz des Bits A um zwei
Plätze nach links verschoben worden ist, um für einen
Skalierungsfaktor von vier zu sorgen, wie es oben angegeben
wurde. Beispielsweise empfängt für ein Dezimations
verhältnis von 2048 ein entsprechender Eingangsport des
ODER-Gliedes 28₆ das Skalierungs-Steuersignal von dem
Demultiplexer 12. In diesem Fall bewirkt das Ausgangssignal
von dem ODER-Glied 28₆, daß die UND-Glieder 26₁₂ und 26₁₃
für die erforderliche Nullfüllung hinter dem LSB A sorgen,
wie es in Tabelle 1 gezeigt ist. Es kann gezeigt werden,
daß die ersten und zweiten Schaltungsanordnungen 20₁ und
20₂ für die entsprechenden Nullfüllungen sorgen, wie es in
Tabelle 1 gezeigt ist, so daß die Nullfüllschaltung in
geeigneter Weise normalisierte Koeffizientensignale an
ihren N+S-1 Ausgangsports für die verschiedenen Dezi
mationsverhältnisse liefert, die von dem Dezimationsfilter
geliefert werden. Für den Fachmann wird deutlich, daß die
kombinatorische Logik beziehungsweise Verknüpfung der
ersten und zweiten Schaltungsanordnungen 20₁ und 20₂
aufgrund ihrer entsprechenden Regelmäßigkeit des Aufbaues
auf einfache Weise erweitert werden kann, um zusätzliche
Zahlen von Dezimationsverhältnis-Wahlmöglichkeiten zu
erhalten. Eine derartige Erweiterung kann in vorteilhafter
Weise so vorgenommen werden, daß Chipfläche und Leistungs
verbrauch auf effiziente Weise gespart werden, da die
Komplexität des Aufbaues nicht als eine Funktion der von
dem Dezimationsfilter gelieferten Dezimationsverhältnisse
zunimmt.
Fig. 9 (d. h. die Gesamtansicht der Fig. 9A-9C) veran
schaulicht ein Ausführungsbeispiel für einen Akkumulator
100 (Fig. 4). Die Ausführungsform von Fig. 9 zeigt zum
Zwecke einer einfachen Erläuterung lediglich drei Stufen
100₀-100₂ eines 2N-Bit-Akkumulators mit 2N Stufen, die jede
zur Erzeugung eines jeweiligen Bits der 2N Akkumulatorbit
stellen eingerichtet sind. Fig. 9 zeigt, daß jede Stufe
eine Mehrkanalstufe darstellt, die einen entsprechenden Si
gnalstrom-Multiplexer 102 mit zwei Eingängen enthält.
Fig. 9 kann zweckmäßig in Verbindung mit Fig. 10 benutzt
werden, um in größerem Detail die Gesichtspunkte beim Be
trieb des Akkumulators zu erläutern. Beispielsweise liefert
der Multiplexer 102 während entsprechender Zyklen des Mul
tiplexer-Steuersignals CHS (vgl. Impulsdiagramm nach Fig.
10) an das UND-Glied 104 einen entsprechenden Strom von
Quantisierungssignalen, wie z. B. den Signalstrom DSV sowie
den zusätzlichen Signalstrom DSI, von denen jeder ein ent
sprechendes Ausgangssignal des Modulators darstellt. Im
Rahmen dieser Ausführungsform der Erfindung lassen sich die
Signalausgänge des Dezimationsfilters erzeugen, indem man
jedes Modulator-Ausgangssignal, z. B. die Spannungs- bzw.
Strommeßwerte darstellenden Signale DSV und DSI, verviel
facht oder maskiert mit dem normalisierten Koeffizienten
oder den Signalausgängen der Normalisierschaltung. Fig. 8
veranschaulicht in einer Darstellung im Zeitbereich die bei
der im programmierbaren Dezimationsfilter durchgeführten
Verarbeitung benutzten Koeffizienten, d. h. in einem Dezima
tionsfilter, das die Möglichkeit der Programmierung unter
schiedlicher Dezimationsverhältnisse erlaubt, wie das im
Zusammenhang mit Tabelle 1 und Fig. 6 beschrieben worden
ist.
Zweckmäßig erfolgt die Multiplikation der quantisierten
elektrischen Signale mit dem Koeffizienten in jeder betref
fenden Stufe über ein UND-Glied 104, indem die Ausgangssi
gnale vom Koeffizientgenerator 10 (Fig. 4) mit jedem Aus
gangssignal des Sigma-Delta-Modulators maskiert bzw. über
lagert wird. Jedes UND-Glied 104 des Akkumulators weist
zwei Eingangs- und einen Ausgangsanschluß auf. Ein entspre
chender Eingang der beiden Eingangsanschlüsse ist mit dem
Ausgangssignal des Multiplexers 102 verbunden. Der andere
Eingang des UND-Glieds 104 empfängt ein entsprechendes nor
malisiertes Koeffizientsignal (vgl. COEF[0], COEF[1] bzw.
COEF[2] in Fig. 9A, 9B bzw. 9C) von der Normalisier
schaltung. Es ist darauf hinzuweisen, daß das von den letz
ten N-(S+1) (hier 5) entsprechenden Stufen der 2N (hier 24)
Akkumulatorstufen empfangene Koeffizientsignal einfach auf
Null gesetzt wird, da die Normalisierschaltung nur zur Lie
ferung von N+(S+1) (hier 19) ausgelegt ist.
Das Ausgangssignal des UND-Glieds 104 wird an einen Sum
miereingang eines geeigneten Volladdierers (FA) 106
angelegt, der zwei Summiereingänge und einen Summenausgang
zur Abgabe entsprechender kumulativ maskierter Ausgangssi
gnale aufweist. Der Addierer 106 bekommt an einem betref
fenden seiner Summiereingänge die maskierten Signale vom
UND-Glied 104 zugeführt. Der Addierer 106 weist einen Ein
gang für ein hereinkommendes Übertragssignal, falls vorhan
den, auf sowie einen Übertragsausgang, der mit einer nach
folgenden Stufe der 2N Stufen verbunden ist, um ein ausge
hendes Übertragssignal an die nachfolgende Stufe auszuge
ben, mit Ausnahme der letzten Stufe, bei der der Übertrags
ausgang mit dem Überlaufdetektor 200 (Fig. 4) gekoppelt
ist. Für den Fachmann auf diesem Gebiet ist ersichtlich,
daß abhängig von dem gewählten Dezimationsverhältnis nicht
jeder Übertragseingang im Akkumulator in jeder Stufe akti
viert werden muß; um somit den Rechenaufwand zu vermindern,
dient ein vorbestimmtes und in geeigneter Weise in die Lo
gikglieder 107₁ und 107₂ eingeführtes Aktivierungssignal
CARRYEN zur zweckmäßigen Aktivierung bzw. Deaktivierung be
stimmter Übertragseingänge im Akkumulator, und zwar in Ab
hängigkeit von dem jeweils von dem Benutzer gewählten Dezi
mationsverhältnis.
In jeder Stufe bewirken Verzögerungsmittel, wie z. B. die
hintereinander geschalteten Verzögerungseinheiten 108₁-108₄,
eine entsprechende Verzögerung der kumulativ maskier
ten Ausgangssignale vom Addierer 106. Die jeweilige Verzö
gerung erfolgt zu vorbestimmten Zyklen eines geeigneten
(nicht dargestellten) Taktsignals, das an einem geeigneten
Takteingang jeder Verzögerungseinheit empfangen wird und
das in vorbestimmter Weise mit der Eingangsrate des quanti
sierten Signalstroms synchronisiert ist. Es ist festzuhal
ten, daß die Verzögerungseinheiten zur Bereitstellung ent
sprechender Filterausgangssignale im Zeitmultiplexbetrieb
zusammenarbeiten. Beispielsweise wird nach Ablauf eines zur
Bildung eines Dreieckfensters erfolgten vollständigen Akku
mulatorzyklus der Inhalt vorbestimmter Verzögerungseinhei
ten in einem jeweiligen Satz von Verriegelungseinheiten
110₁ und 110₂ verriegelt (latched), und zwar gesteuert von
einem LATCH-Signal, das dazu von seinem normalen Eins-Zu
stand in den Null-Zustand umgesteuert wird (vgl. Fig. 10).
An dieser Stelle ist festzuhalten, daß für die Ausführungs
form nach Fig. 9 ein solcher Zeitmultiplexbetrieb in
zweckmäßiger Weise ein (in Fig. 8 gezeigtes) Überlappen
aufeinanderfolgender "Fenster" erlaubt, was im Auftreten
der ersten Null-Stelle des Dreieckfenster-Filters bei der
ausgewählten Dezimationsfrequenz resultiert. Ein Multiple
xer 112 ist mit entsprechenden Verzögerungsmitteln (z. B.
108₃ und 108₄) gekoppelt, um zwei getrennte Rückkopplungs
pfade bereitzustellen, die ihrerseits selektiv mit dem je
weils anderen der beiden Summiereingänge des Addierers 106
verbunden sind, und zwar gesteuert von einem an den Multi
plexer 112 angelegten PIPE-Signal (vgl. Fig. 10). Es läßt
sich zeigen, daß diese Anordnung zweckmäßig eine Berechnung
der vorgeschlagenen sich überlappenden aufeinanderfolgenden
"Fenster" erlaubt. Wie in der Ausführungsform von Fig. 9
gezeigt ist, erhält die erste Verzögerungseinheit 108₁ di
rekt das kumulierte Ausgangssignal vom Addierer 106, wäh
rend die dritten bzw. vierten Verzögerungseinheiten 108₃
bzw. 108₄ über jeweils einen der beiden Rückkopplungspfade
mit dem Multiplexer 112 jeweils selektiv auf den anderen
Summiereingang des Addierers 106 führen, wenn die mit PIPE
bezeichneten Signale einen der beiden vorbestimmten Pegel
annehmen. Die Abtastwerte bzw. Signale am Ausgang des Dezi
mationsfilters können in dem in Fig. 9 gezeigten Ausfüh
rungsbeispiel zu den in Fig. 8 mit Pfeilen bezeichneten
Zeitpunkten verriegelt werden.
Für den Fachmann auf diesem Gebiet ist es klar, daß ein
gefordertes Dezimationsverhältnis auf der Grundlage einer
gewünschten Bandbreite bestimmt werden kann, wenn man an
nimmt, daß eine Ausführungsform des Dezimationsfilters als
Dreieckfenster-Filter wünschenswert ist. Obwohl nach diesem
besonderen Ausführungsbeispiel der Erfindung ein Dreieck
filter realisiert ist, läßt sich gleichermaßen ein
Rechteckfilter implementieren. Nach Abschluß einer Dreieck
fenster-Akkumulation wird zur geeigneten Rücksetzung des
Summierers 106 zur Berechnung des nächsten Dreieckfensters
ein RESET-Signal (vgl. Fig. 10) angewandt. Das UND-Glied
114 liefert eine beispielhafte Ausführung zur Bereitstel
lung des RESET-Signals für den Summierer 106. Zum Auslesen
eines entsprechenden gefilterten Ausgangssignals von den
Verriegelungsgliedern 110₁-110₂ können von einem geeigneten
(nicht gezeigten) Mikroprozessor entsprechende Signale ISEL
und VSEL geliefert werden.
Fig. 11 zeigt ein Ausführungsbeispiel für einen Überlauf
detektor 200 mit geeigneten Detektorstufen, z. B. 200₁ und
200₂, zum Erfassen einer entsprechenden Überlaufbedingung
im Akkumulator 100 (Fig. 4 und Fig. 5), wenn eines der
extern abgeleiteten Quantisierungssignale mit voller Größe
(full scale) auftritt. Jede Detektorstufe enthält ein je
weiliges UND-Glied 201, das ein Signal zur Anzeige des Ur
sprungs einer betreffenden Überlaufbedingung liefert. In
diesem Ausführungsbeispiel verknüpft das UND-Glied 201 in
der Detektorstufe 200₁ das Übertragssignal von der letzten
Akkumulatorstufe mit dem Signal CHS, während das UND-Glied
201 in der Detektorstufe 200₂ dasselbe Übertragssignal mit
dem komplementären Wert des Signals CHS verknüpft. Eine
solche Anordnung der UND-Glieder 201 erlaubt in einer Mehr
kanal-Architektur die Bestimmung, in welchem speziellen Ka
nal des Akkumulators 100 eine entsprechende Überlaufbedin
gung aufgetreten ist. Durch das Anlegen des Signals CHS und
seines komplementären Werts in der gezeigten Weise an das
UND-Glied 201 ist die Bestimmung möglich, welches Ausgangs
signal des Modulators in einem gegebenen Akkumulationszy
klus gerade akkumuliert wird. Jede Detektorstufe enthält
weiter geeignete Verriegelungseinheiten, z. B. Flipflops
204₁ und 204₂, die zur Verriegelung eines jeglichen Signals
oder Bits zusammenwirken, das ein Indiz für eine entspre
chende Überlaufbedingung darstellt. In jeder Detektorstufe
ist ein ODER-Glied 202 vorgesehen, um das Ausgangssignal
von einem jeweiligen UND-Glied 201 mit dem Signal zu ver
knüpfen, das den gegenwärtigen Zustand eines entsprechenden
Flipflops 204₁ anzeigt, wobei das jeweilige Flipflop von
einem geeigneten und im wesentlichen mit dem oben im Zusam
menhang mit Fig. 9 beschriebenen Taktsignal für die Verzö
gerungseinheiten synchronisierten Taktsignal CLK1 getaktet
ist. In gleicher Weise wird das Flipflop 204₂ von dem
LATCH-Signal (vgl. Fig. 10) derart getaktet, daß nach
Vollendung eines Dreieckfensters jedes betreffende Flipflop
204₂ für sich einen jeweiligen gegenwärtigen Zustand anneh
men kann, der die Signale OVFV bzw. OVFI aktiviert und wel
cher Zustand ein Anzeichen für eine jeweilige Überlaufbe
dingung darstellt. Es ist weiterhin ersichtlich, daß das an
einen entsprechenden CLEAR-Eingang des Flipflops angelegte
RESET-Signal (vgl. Fig. 10) ermöglicht, jedes Flipflop
204₁ in geeigneter Weise beim Beginn eines nachfolgenden
Dreieckfensters zurückzusetzen. Ein jeweiliges Anzeigesi
gnal für einen Überlauf wird seinerseits auf eine geeignete
(nicht dargestellte) Verknüpfungslogik geführt, um eine
jegliche Überlaufbedingung zu korrigieren; beispielsweise
läßt sich eine ODER-Verknüpfungstechnik anwenden, um jedes
Ausgangssignal des Akkumulators auf den Wert eins zu set
zen. Auf diese Weise erlaubt der Überlaufdetektor in vor
teilhafter Form einen Betrieb des Dezimationsfilters bis zu
so kleinen Dezimationsverhältnissen, wie beispielsweise 32,
und zwar ohne jegliche Verzerrung bezüglich seines auf die
Größe bezogenen Antwortverhaltens.
Eine Dezimationsfilterung mindestens eines Stromes von ex
tern abgeleiteten binären Signalen gemäß der vorliegenden
Erfindung läßt sich durch das folgende Verfahren erzielen.
Wie in dem Ausführungsbeispiel des in Fig. 4 dargestellten
programmierbaren Dezimationsfilters beschrieben, wird eine
vorbestimmte Folge von normalisierten Koeffizientsignalen
als Folge eines Satzes von extern abgeleiteten Auswahlsi
gnalen für das Dezimationsverhältnis beispielsweise in ei
nem Koeffizientgenerator 10 erzeugt. Ein solcher extern ab
geleiteter Strom von Binärsignalen wird beispielsweise von
einem Delta-Sigma-Modulator empfangen. Beispielsweise kann
es sich bei dem extern abgeleiteten Strom um einen Einzel
bit-Signalstrom von einem Ein-Bit Sigma-Delta-Modulator
handeln. Der so empfangene extern abgeleitete Strom von
Binärsignalen wird maskiert oder vervielfacht, z. B. mit ei
nem UND-Glied mit zwei Eingängen und einem Ausgang, wobei
die vorbestimmte Folge von normalisierten Koeffizientsigna
len und die maskierten Signale dann in geeigneter Weise zur
Bereitstellung eines gefilterten Signals akkumuliert wer
den, z. B. im Mehrbit-Akkumulator 100. Der Verfahrensschritt
der Erzeugung der vorbestimmten Folge von normalisierten
Koeffizientsignalen kann die folgenden Teilschritte enthal
ten: Erzeugen von N Zählersignalen, wobei N eine vorbe
stimmte ganze Zahl ist derart, daß 2N eine obere Grenze für
das Dezimationsverhältnis des Dezimationsfilters darstellt;
und Erzeugen von N+S-1 normalisierten Signalen mittels vor
bestimmter Verschiebung und Null-Auffüllung entsprechender
Signale der erzeugten N Zählerausgangssignale (wie im Zu
sammenhang mit Tabelle 1 und Fig. 6 beschrieben), wobei S
eine vorbestimmte ganze Zahl kleiner N ist, die der Zahl
auswählbarer vom Dezimationsfilter verfügbarer Dezimations
verhältnisse ist, wobei ferner S so gewählt ist, daß
2N-(S-1) eine untere Grenze für das Dezimationsverhältnis
des Dezimationsfilters darstellt.
Claims (19)
1. Dezimationsfilter mit einem wählbaren Dezi
mationsverhältnis zum Filtern von wenigstens einem extern
abgeleiteten Strom von quantifizierten elektrischen Signa
len mit einer vorbestimmten Rate, gekennzeichnet durch:
einen Koeffizientengenerator, der auf einen Satz extern abgeleiteter Dezimationsverhältnis-Wahlsignale an spricht und ein getrenntes in vorbestimmter Weise normali siertes Koeffizientensignal an jedem entsprechenden von mehreren Ausgangsports liefert,
wobei der Koeffizientengenerator enthält:
eine Demultiplexereinheit, die auf den Satz extern abgeleiteter Dezimationsverhältnis-Wahlsignale anspricht, zur Lieferung eines vorbestimmten Skalierungs-Steueraus gangssignals an einem gewählten von S Ausgangsports des De multiplexers, wobei S eine vorbestimmte ganze Zahl entspre chend einer Anzahl von wählbaren Dezimationsverhältnissen ist, die von dem Dezimationsfilter lieferbar sind,
einen (N+S-1)-Bit-Zähler, der auf ein vorbestimmtes Zähler-Taktsignal anspricht und zum Empfang des Skalie rungs-Steuersignals von der Demultiplexereinheit verbunden ist zur Lieferung eines getrennten Zähler-Ausgangssignals an gewählten von N+S-1 Zähler-Ausgangsports, wobei N eine so gewählte vorbestimmte ganze Zahl ist, daß zwei 2N bzw. 2N-(S-1) obere und untere Dezimationsverhältnisgrenzen des Dezimationsfilters bilden,
einen Invertierer, der mit der Zählerschaltung ver bunden ist zum Empfangen jedes Zähler-Ausgangssignals, wo bei der Invertierer auf ein Invertierer-Steuersignal an spricht zum selektiven Invertieren oder Nichtinvertieren jedes empfangenen Zähler-Ausgangssignals, und
eine Nullfüllschaltung, die zum Empfangen jedes Ausgangssignals von dem Invertierer verbunden ist und auf das Skalierungs-Steuerausgangssignal von der Demultiple xereinheit anspricht zur Lieferung der getrennten normali sierten Koeffizientensignale an jedem entsprechenden von einem der N+S-1 Ausgangsports der Nullfüllschaltung, die die mehreren Ausgangsports des Koeffizientengenerators bil den,
einen Akkumulator, der mit dem Koeffizientengenera tor verbunden ist und jedes darin erzeugte normalisierte Koeffizientensignal empfängt, wobei der Akkumulator weiter hin zum Empfang des wenigstens einen Stroms quantifizierter elektrischer Signale verbunden ist, um so nach dem Maskie ren von entsprechenden der empfangenen normalisierten Koef fizientensignale mehrere Akkumulator-Ausgangssignale zu er zeugen, und
einen Überflußdetektor, der mit dem Akkumulator verbunden ist und einen Überflußzustand in dem Akkumulator detektiert.
einen Koeffizientengenerator, der auf einen Satz extern abgeleiteter Dezimationsverhältnis-Wahlsignale an spricht und ein getrenntes in vorbestimmter Weise normali siertes Koeffizientensignal an jedem entsprechenden von mehreren Ausgangsports liefert,
wobei der Koeffizientengenerator enthält:
eine Demultiplexereinheit, die auf den Satz extern abgeleiteter Dezimationsverhältnis-Wahlsignale anspricht, zur Lieferung eines vorbestimmten Skalierungs-Steueraus gangssignals an einem gewählten von S Ausgangsports des De multiplexers, wobei S eine vorbestimmte ganze Zahl entspre chend einer Anzahl von wählbaren Dezimationsverhältnissen ist, die von dem Dezimationsfilter lieferbar sind,
einen (N+S-1)-Bit-Zähler, der auf ein vorbestimmtes Zähler-Taktsignal anspricht und zum Empfang des Skalie rungs-Steuersignals von der Demultiplexereinheit verbunden ist zur Lieferung eines getrennten Zähler-Ausgangssignals an gewählten von N+S-1 Zähler-Ausgangsports, wobei N eine so gewählte vorbestimmte ganze Zahl ist, daß zwei 2N bzw. 2N-(S-1) obere und untere Dezimationsverhältnisgrenzen des Dezimationsfilters bilden,
einen Invertierer, der mit der Zählerschaltung ver bunden ist zum Empfangen jedes Zähler-Ausgangssignals, wo bei der Invertierer auf ein Invertierer-Steuersignal an spricht zum selektiven Invertieren oder Nichtinvertieren jedes empfangenen Zähler-Ausgangssignals, und
eine Nullfüllschaltung, die zum Empfangen jedes Ausgangssignals von dem Invertierer verbunden ist und auf das Skalierungs-Steuerausgangssignal von der Demultiple xereinheit anspricht zur Lieferung der getrennten normali sierten Koeffizientensignale an jedem entsprechenden von einem der N+S-1 Ausgangsports der Nullfüllschaltung, die die mehreren Ausgangsports des Koeffizientengenerators bil den,
einen Akkumulator, der mit dem Koeffizientengenera tor verbunden ist und jedes darin erzeugte normalisierte Koeffizientensignal empfängt, wobei der Akkumulator weiter hin zum Empfang des wenigstens einen Stroms quantifizierter elektrischer Signale verbunden ist, um so nach dem Maskie ren von entsprechenden der empfangenen normalisierten Koef fizientensignale mehrere Akkumulator-Ausgangssignale zu er zeugen, und
einen Überflußdetektor, der mit dem Akkumulator verbunden ist und einen Überflußzustand in dem Akkumulator detektiert.
2. Dezimationsfilter nach Anspruch 1, dadurch
gekennzeichnet, daß der Zähler eine Anzahl von N+S-1 Ad
dierern aufweist.
3. Dezimationsfilter nach Anspruch 2, dadurch
gekennzeichnet, daß jeder N+S-1 Addierer einen Volladdierer
mit zwei Summanden-Eingangsports, einem Carry-In-Ein
gangsport, einem Summen-Ausgangsport und einem Carry-Out-
Ausgangsport aufweist und wobei jeweils zwei aufeinander
folgende Volladdierer miteinander verbunden sind derart,
daß der Carry-Out-Ausgangsport von dem einen mit dem Carry-
In-Eingangsport von dem anderen verbunden ist, und
jeder Volladdierer einen entsprechenden
Rückführungspfad aufweist zum Verbinden von einem seiner
zwei Summanden-Eingangsports mit seinem Summen-Aus
gangsport, wobei eine Anzahl von S vorbestimmten Addierern
getrennt mit einem vorbestimmten der S Demultiplexer-Aus
gangsports verbunden ist, um auf entsprechende Weise an
seinem anderen Summanden-Eingangsport das Skalierungs-Steu
ersignal von der Demultiplexereinheit zu empfangen, wobei
jeder übrige Volladdierer auf entsprechende Weise zum Emp
fangen eines vorbestimmten Signals entsprechend einer logi
schen NULL an seinem anderen Summanden-Eingangsport verbun
den ist.
4. Dezimationsfilter nach Anspruch 2, dadurch
gekennzeichnet, daß die Nullfüllschaltung eine erste Schal
tungsanordnung aufweist, die mit vorbestimmten Demultiple
xer-Ausgangsports verbunden ist, um selektiv das Skalie
rungs-Steuersignal darin zu empfangen, um in vorbestimmter
Weise gewählte Invertierer-Ausgangssignale hinter einem
höchstwertigen Bit von einem vorbestimmten Datenfeld ent
sprechend einem gewünschten Dezimationsverhältnis mit Nul
len zu füllen, und daß sie eine zweite Schaltungsanordnung
aufweist, die mit vorbestimmten Ausgangsports des Demulti
plexers verbunden ist, um selektiv das Skalierungs-Steuer
signal darin zu empfangen, um gewählte Ausgangssignale des
Invertierers hinter einem niederwertigsten Bit des Daten
feldes entsprechend einem gewünschten Dezimationsverhältnis
mit Nullen zu füllen.
5. Dezimationsfilter nach Anspruch 3, dadurch
gekennzeichnet, daß die erste Schaltungsanordnung entspre
chende Sätze von so verbundenen UND- und ODER-Gliedern auf
weist, um jedes empfangene Skalierungs-Steuersignal als
kleine Welle (ripple) durchzulassen.
6. Dezimationsfilter nach Anspruch 3, dadurch
gekennzeichnet, daß die zweite Schaltungsanordnung entspre
chende Sätze von so verbundenen UND- und ODER-Gliedern auf
weist, um jedes empfangene Skalierungs-Steuersignal als
kleine Welle durchzulassen.
7. Dezimationsfilter nach Anspruch 1, dadurch
gekennzeichnet, daß der Akkumulator einen 2N-Bit-Akkumula
tor aufweist.
8. Dezimationsfilter nach Anspruch 7, wobei der
Akkumulator eine Anzahl 2N Stufen aufweist, die jeweils ein
entsprechendes Bit der 2N Akkumulatorbits generieren kön
nen.
9. Dezimationsfilter nach Anspruch 8, dadurch
gekennzeichnet, daß jede der 2N Stufen eine entsprechende
Vielkanalstufe aufweist.
10. Dezimationsfilter nach Anspruch 9, dadurch
gekennzeichnet, daß jede entsprechende Vielkanalstufe ent
hält:
einen Signalstrommultiplexer, der zwei Ein gangsports aufweist und der zum Empfang von dem wenigstens einen entsprechenden Strom von Quantifizierungssignalen an dem einen der zwei Eingangsports und eines zusätzlichen Stroms von Quantifizierungssignalen an dem anderen seiner zwei Eingangsports verbunden ist,
ein UND-Glied, das zwei Eingangsports aufweist und das zum Empfang eines Ausgangssignals von dem Signalstrom multiplexer an einem der zwei Eingangsports des Gliedes verbunden ist, wobei das Glied jedes entsprechende normali sierte Koeffizientensignal maskieren kann, das von der Nullfüllschaltung zugeführt wird und an dem anderen Ein gangsport des Gliedes mit jedem entsprechenden des Stroms von Quantifizierungssignalen empfangen wird, um maskierte Signale an seinem Ausgangsport zu liefern,
einen Addierer mit zwei Summanden-Eingangsports und einem Summen-Ausgangsport zum Liefern entsprechender kummu lativer maskierter Ausgangssignale, wobei der Addierer zum Empfangen maskierter Signale von dem Glied an dem einen der zwei Summanden-Eingangsports verbunden ist, wobei der Ad dierer einen Carry-In-Eingangsport zum Empfangen eines Carry-In-Signals und einen Carry-Out-Ausgangsport, der mit einer nachfolgenden der 2N Stufen verbunden ist, aufweist zum Durchlassen eines Carry-Out-Signals zur nachfolgenden Stufe, außer der letzten Stufe, bei der der Carry-Out-Aus gangsport mit dem Überflußdetektor verbunden ist,
einen Satz von entsprechenden Verzögerungseinhei ten, die jeweils den kummulativen Ausgangssignalen aus dem Addierer eine vorbestimmte Verzögerung erteilen,
einen zwei-zu-eins Multiplexer, der selektiv vorbe stimmte Verzögerungseinheiten in zwei getrennten Rückfüh rungspfaden mit dem anderen der zwei Summanden-Ein gangsports verbindet bei einem Pipe-Signal, das dem zwei zu-eins Multiplexer zugeführt ist, und
ein Paar Verriegelungseinheiten, die auf entspre chende Weise mit vorbestimmten Verzögerungseinheiten ver bunden sind, um bei einem Verriegelungstaktsignal ein ent sprechendes gefiltertes Ausgangssignal zu liefern.
einen Signalstrommultiplexer, der zwei Ein gangsports aufweist und der zum Empfang von dem wenigstens einen entsprechenden Strom von Quantifizierungssignalen an dem einen der zwei Eingangsports und eines zusätzlichen Stroms von Quantifizierungssignalen an dem anderen seiner zwei Eingangsports verbunden ist,
ein UND-Glied, das zwei Eingangsports aufweist und das zum Empfang eines Ausgangssignals von dem Signalstrom multiplexer an einem der zwei Eingangsports des Gliedes verbunden ist, wobei das Glied jedes entsprechende normali sierte Koeffizientensignal maskieren kann, das von der Nullfüllschaltung zugeführt wird und an dem anderen Ein gangsport des Gliedes mit jedem entsprechenden des Stroms von Quantifizierungssignalen empfangen wird, um maskierte Signale an seinem Ausgangsport zu liefern,
einen Addierer mit zwei Summanden-Eingangsports und einem Summen-Ausgangsport zum Liefern entsprechender kummu lativer maskierter Ausgangssignale, wobei der Addierer zum Empfangen maskierter Signale von dem Glied an dem einen der zwei Summanden-Eingangsports verbunden ist, wobei der Ad dierer einen Carry-In-Eingangsport zum Empfangen eines Carry-In-Signals und einen Carry-Out-Ausgangsport, der mit einer nachfolgenden der 2N Stufen verbunden ist, aufweist zum Durchlassen eines Carry-Out-Signals zur nachfolgenden Stufe, außer der letzten Stufe, bei der der Carry-Out-Aus gangsport mit dem Überflußdetektor verbunden ist,
einen Satz von entsprechenden Verzögerungseinhei ten, die jeweils den kummulativen Ausgangssignalen aus dem Addierer eine vorbestimmte Verzögerung erteilen,
einen zwei-zu-eins Multiplexer, der selektiv vorbe stimmte Verzögerungseinheiten in zwei getrennten Rückfüh rungspfaden mit dem anderen der zwei Summanden-Ein gangsports verbindet bei einem Pipe-Signal, das dem zwei zu-eins Multiplexer zugeführt ist, und
ein Paar Verriegelungseinheiten, die auf entspre chende Weise mit vorbestimmten Verzögerungseinheiten ver bunden sind, um bei einem Verriegelungstaktsignal ein ent sprechendes gefiltertes Ausgangssignal zu liefern.
11. Dezimationsfilter nach Anspruch 10, dadurch
gekennzeichnet, daß der Satz Verzögerungseinheiten vier
entsprechende Verzögerungseinheiten aufweist, die in Reihe
geschaltet sind.
12. Dezimationsfilter nach Anspruch 11, dadurch
gekennzeichnet, daß eine erste Verzögerungseinheit so ge
schaltet ist, daß sie das kummulative Ausgangssignal von
dem Addierer direkt empfängt, und die vierte Verzögerungs
einheit selektiv mit dem anderen der Summanden-Ein
gangsports über einen entsprechenden der zwei Rückführungs
pfade immer dann selektiv verbunden ist, wenn das Pipe-Si
gnal einen von zwei vorbestimmten Pegeln erreicht.
13. Dezimationsfilter nach Anspruch 12, dadurch
gekennzeichnet, daß die dritte Verzögerungseinheit mit dem
anderen der Summanden-Eingangsports über den anderen der
zwei Rückführungspfade immer dann selektiv verbunden ist,
wenn das Pipe-Signal den anderen der zwei vorbestimmten Pe
gel erreicht.
14. Dezimationsfilter nach Anspruch 1, dadurch
gekennzeichnet, daß N=12 und S=8.
15. Dezimationsfilter nach Anspruch 10, dadurch
gekennzeichnet, daß jeder entsprechende Strom von quantifi
zierten elektrischen Signalen einen Ein-Bit-Signalstrom von
einem entsprechenden Ein-Bit-Sigma-Delta-Modulator auf
weist.
16. Dezimationsfilter nach einem der Ansprüche 1
bis 15, dadurch gekennzeichnet, daß ein einzelner monoli
thischer Chip einer elektronischen integrierten Schaltung
wenigstens einen Sigma-Delta-Modulator aufweist, der einen
Ein-Bit-Strom binärer elektrischer Signale liefert, wobei
der Chip den Koeffizientengenerator aufweist.
17. Verfahren zur Dezimationsfilterung von we
nigstens einem Strom extern abgeleiteter binärer Signale,
enthaltend die Schritte:
Generieren einer vorbestimmten Sequenz normalisier ter Koeffizientensignale als Antwort auf einen Satz extern abgeleiteter Dezimationsraten-Wahlsignale,
wobei der Schritt der Generierung der vorbestimmten Sequenz normalisierter Koeffizientensignale enthält:
Bereitstellen eines vorbestimmten Skalierungs-Steu ersignales an einem gewählten von S Demultiplexer-Aus gangsports, wobei S eine vorbestimmte ganze Zahl entspre chend einer Anzahl von wählbaren Dezimationsverhältnissen ist, die darin geliefert werden,
Generieren eines getrennten Zählersignals an ge wählten von (N+S-1) Zähler-Ausgangsports, wobei N eine so gewählte ganze Zahl ist, daß 2N bzw. 2N-(S-1) obere und un tere Dezimationsverhältnisgrenzen bilden, und
Generieren von N+S-1 normalisierten Signalen bei einer vorbestimmten Nullfüllung von entsprechenden der ge nerierten (N+S-1) Zähler-Ausgangssignalen,
Empfangen des wenigstens einen Stroms extern abge leiteter binärer Signale,
Maskieren des empfangenen Stroms von extern abge leiteten binären Signalen mit der vorbestimmten Sequenz von normalisierten Koeffizientensignalen und
Akkumulieren der maskierten Signale, um ein gefil tertes Signal zu liefern.
Generieren einer vorbestimmten Sequenz normalisier ter Koeffizientensignale als Antwort auf einen Satz extern abgeleiteter Dezimationsraten-Wahlsignale,
wobei der Schritt der Generierung der vorbestimmten Sequenz normalisierter Koeffizientensignale enthält:
Bereitstellen eines vorbestimmten Skalierungs-Steu ersignales an einem gewählten von S Demultiplexer-Aus gangsports, wobei S eine vorbestimmte ganze Zahl entspre chend einer Anzahl von wählbaren Dezimationsverhältnissen ist, die darin geliefert werden,
Generieren eines getrennten Zählersignals an ge wählten von (N+S-1) Zähler-Ausgangsports, wobei N eine so gewählte ganze Zahl ist, daß 2N bzw. 2N-(S-1) obere und un tere Dezimationsverhältnisgrenzen bilden, und
Generieren von N+S-1 normalisierten Signalen bei einer vorbestimmten Nullfüllung von entsprechenden der ge nerierten (N+S-1) Zähler-Ausgangssignalen,
Empfangen des wenigstens einen Stroms extern abge leiteter binärer Signale,
Maskieren des empfangenen Stroms von extern abge leiteten binären Signalen mit der vorbestimmten Sequenz von normalisierten Koeffizientensignalen und
Akkumulieren der maskierten Signale, um ein gefil tertes Signal zu liefern.
18. Verfahren nach Anspruch 17, dadurch gekenn
zeichnet, daß jeder Überflußzustand während des Akkumulie
rungsschrittes detektiert und korrigiert wird.
19. Verfahren nach Anspruch 18, dadurch gekenn
zeichnet, daß der wenigstens eine Strom extern abgeleiteter
binärer Signale einen Ein-Bit-Signalstrom aus einem Ein-
Bit-Sigma-Delta-Modulator aufweist.
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