JPH09504917A - 不均一サンプル率を用いたディジタルアナログ変換 - Google Patents

Abstract

(57)【要約】 ディジタルサンプル間の時間間隔のシグマデルタ変調を利用してディジタルアナログ変換を行う方法及び装置。本発明の方法及び装置では不均一なサンプリングにより生じるエラー（即ち、高周波数への移動）が従来のろ波技術で除去できる領域まで周波数成形されるように時間ベースのシグマデルタ変調が行われる。１実施例では、ディジタルデータが固定の率で補間され、次いで、平均して入って来るディジタルデータストリームのデータ速度を表すシグマデルタ変調された周波数選択信号を制御してデシメート（間引き）される。別の実施例では、ディジタルデータが平均して入って来るディジタルデータストリームのデータ速度を表すシグマデルタ変調された周波数選択信号を制御して補間され、次いで、固定率によりデシメートされる。周波数信号選択数はｎ次数ｍビットシグマデルタ変調器を使用して変調される。このように、データはｎ次数ｍビットシグマデルタ変調器のクロック速度での補間／デシメーション処理から現出する。本発明の方法及び装置は入って来るディジタルデータストリームのデータ速度をｎ次数ｍビットシグマデルタ変調器のデータ速度に変換する。

Description

【発明の詳細な説明】 不均一サンプル率を用いたディジタルアナログ変換 参考関連出願 本出願は参考として本出願書に組み入れた不均一サンプル率を用いたディジタ ルアナログ変換と題した本出願の発明者により１９９３年９月１３日に出願され た出願番号第０８／１２０、９５７号の一部継続出願である。 発明の背景 １．発明の分野 本発明は概ねディジタルアナログ変換のための方法及び回路の分野に関する。 より詳細には、方法発明はディジタルサンプル間の時間間隔のジグマデルタ変調 （ｓｉｇｍａ−ｄｅｌｔａ ｍｏｄｕｌａｔｉｏｎ）を利用してディジタルアナ ログ変換を行う方法及びサーキットに関するものである。 ２．関連技術の説明 ディジタルアナログ変換用のディジタルアナログ変換器（ＤＡＣ）回路及び方 法は当該技術分野では公知である。従来のＤＡＣは入力端末で２進レベル信号ま たはマルチビットディジタル信号を受信し、基準電圧の関数としてディジタル信 号を対応するアナログ信号に変換する。 最近人気を得ているＤＡＣの１タイプは所謂シグマデルタＤＡＣである。シグ マデルタシステムを説明する基準はたくさんある。１つの例は本願に参考に組み 入れた１９９１年にアナログディバイス社（Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ，Ｉ ｎｃ．）により刊行された混合信号設計セミナー（Ｍｉｘｅｄ−ｓｉｇｎａｌ Ｄｅｓｉｇｎ Ｓｅｍｉｎａｒ）と題するものである。 図１に示す如く、従来のジグマデルタディジタルアナログ変換器はディジタル 入力信号のサンプル率（ｓａｍｐｌｅ ｒａｔｅ）（即ち、データ速度またはサ ンプリング周波数）を所定の過サンプリング率によりより高いサンプリング率に 高め、且つ、入力信号の約ナイキスト率（Ｎｙｑｕｉｓｔ ｒａｔｅ）で生じる 信号イメージは何でも拒絶する補間フィルタ１を含んでいる。高速度のディジタ ル信号は次いでディジタルデータストリーム（ｄｉｇｉｔａｌ ｄａｔａ ｓｔ ｒｅａｍ）を雑音整形（ｎｏｉｓｅ ｓｈａｐｅ）けいし、且つ、サンプル幅を １ビットに縮小するシグマデルタ変調器２へ送信する。ディジタルアナログ変換 器ではシグマデルタ変調器はすべてディジタルであるのが典型的である。シグマ デルタ変調器は問題の信号を低域ろ波し、且つ、信号上の量子化雑音を高域ろ波 する。シグマデルタ変調器の出力は高周波１ビットデータストリームであるのが 典型的である。１ビットＤＡＣ３は変調器出力を受信して、正または負のフルス ケールである対応するアナログ信号を発信する。１ビットＤＡＣの出力は１ビッ トＤＡＣの出力を平均化し、且つ、高周波数域に存在する成形量子雑音を除去す るアナログ平滑フィルタ４へ送信される。 図１に図示したシグマデルタＤＡＣを含む従来のＤＡＣの限界の１つは等間隔 に隔置された時間間隔の入力信号の大きさしか決定しないことである。これは均 一サンプリングとして公知である。更に、従来のＤＡＣではサンプル率、即ち、 入力されて来るディジタルデータストリームのデータ速度がＤＡＣをクロックす るのに使用されるマスタクロックから独立できない。入ってくるディジタルデー タ速度はＤＡＣチップ上のマスタクロックを整数分割したものでなくてはならな い。これは、ＤＡＣが２つの異なるデータ速度で必ずしもマスタクロックに分割 できるとは限らないディジタルデータ（または、より一般的には、マスタクロッ クに整数分割されない速度のディジタルデータ）を受信する場合には、ＤＡＣを クロックするのに必要な２つの異なる周波数マスタクロックがなくてはならない （または、より一般的には、ＤＡＣをクロックするのに必要な入ってくるディジ タルデータのデータ速度と整数関係を有するマスタクロック（ｍａｓｔｅｒ ｃ ｌｏｃｋ）がなくてはならない）。 従来のＤＡＣの別の問題点はそれが外部供給されるクロック信号により計時さ れるよう設計されていないのが典型的であるということである。ＤＡＣの構成要 素は該ＤＡＣ上のマスタクロックにより決定されるクロック周波数で作動するよ うに最適化されるのが典型的である。これはあるＤＡＣにおいてはある外部供給 されるクロック信号に同期して作動することができないといったもう１つの制限 に繋がることになる。従って、ディジタル速度に何らかの変化がある場合には、 入って来るディジタルデータストリーム及びＤＡＣのマスタクロックが必ずしも 互いに関係しているわけではないのでデータ速度及びマスタクロックの相対的な 周波数の変化はディジタルアナログ変換過程全体を妨害することになる。 従って、本発明の目的は不均一なサンプリング率（即ち、サンプリングポイン トの可変時間間隔）を用いてディジタルアナログ変換を行う方法及び装置を提供 することである。 本発明の別の目的は外部供給されるクロック信号に同期することができ且つＤ ＡＣマスタクロックから独立したサンプリング率を提供できるディジタルアナロ グ変換を行う方法及び装置を提供することである。 発明の概要 本発明は不均一なサンプリングを用いたディジタルアナログ変換のための方法 及び装置を提供することで従来技術の短所を克服する。本発明の装置は第１のデ ータ速度でディジタル信号を受信し且つ増加したデータ速度（ｄａｔａ ｒａｔ ｅ）でディジタル信号を供給する補間器またはサンプル保持回路等のその他の比 較回路と、前記の増加したデータ速度でデシメート信号をデシメート（間引き） して第２のデータ速度でディジタル信号を供給する前記補間器に結合されたデシ メータ（間引き器）とを含む。１実施例では、シグマデルタ変調器がデシメータ に結合され、該デシメータを制御し、第１のデータ速度を表すシグマデルタ変調 された出力信号を供給し、且つデシメータを制御して第２のデータ速度でディジ タル信号を供給する。本発明のこの実施例では所定の固定率でディジタルデータ を補間し、次いで所望の第２のデータ速度により可変自在となる比率で補間され たディジタルデータをデシメートする。別の実施例では、シグマデルタ変調器が 補間器に結合され、該補間器を制御し、第１のデータ速度を表すシグマデルタ変 調された出力信号を供給し、且つ補間器を制御してディジタルデータストリーム を増加したデータ速度で提供してデシメータによりデシメートすると同時にディ ジタル信号が第２のデータ速度になるようにする。本発明のこの実施例では所望 の第２のデータ速度により可変自在となる比率によりディジタルデータを補間し 、次いで所定の固定率で補間されたデータをデシメートする。ディジタルアナロ グ変換器はデシメータからの第２のデータ速度でのディジタル信号に結合され且 つ該信号を受信し、且つ第２のデータ速度のディジタル信号をアナログ信号に変 換する。 本発明の別の実施例では、ディジタルまたはアナログＰＬＬであって良いフェ ーズ・ロック・ループ（ＰＬＬ）が設けられて第１のデータ速度を表す信号を受 信し、該信号に同期し、且つシグマデルタ変調器に制御信号を供給して該シグマ デルタ変調きを制御してシグマデルタ変調された出力信号を供給する。シグマデ ルタ変調器はＰＬＬ内のディジタル制御された発振器の一部を構成する。位相同 期ループにより回路が任意の外部供給されるクロック信号に同期し且つ該信号を 追跡するのが可能となる。 大まかに言えば、本発明の方法は不均一なサンプリングにより生じたエラーが 従来のろ波技術で除去され得る所定の領域（即ち、高周波数に移動された）に周 波数成形されるように時間ベースのシグマデルタ変調器を含む。即ち、本発明の 方法は一時的に雑音整形されたディジタル信号を提供する。 本発明の１実施例では、前記方法が固定補間（またはディジタル信号のデータ 速度を増加する他の方法）及びろ波を実施して入力データストリームのサンプリ ング周波数を表す周波数選択信号を入力されるシグマデルタ変調器により制御さ れるデシメーション（間引き）を用いて可変デシメーションが後続するイメージ を除去する。固定補間とはサンプル率の如何を問わず補間率が同一であることを 意味する。可変デシメーションとはデシメーション率が所望の出力サンプル率の 関数として変化することを意味する。ある所定の限界内のデータ速度におけるデ ィジタルデータストリームはより高いデータ速度に補間される。このより高いデ ータ速度ディジタルデータストリームは次いで入って来るディジタルデータスト リームのデータ速度を表すシグマデルタ変調された信号である制御信号を使って デシメートされる。周波数選択信号はｎ次数ｍビットのシグマデルタ変調器を使 って変調される。この制御信号（シグマデルタ変調器によるシグマデルタ変調さ れた周波数選択番号出力）は平均して入って来るディジタルデータストリームの データ速度を表す。このように、データはｎ次数ｍビットのシグマデルタ変調器 のクロック速度で補間／デシメーション工程から出現する。 本発明の別の実施例では、前記方法は可変補間（またはディジタルデータスト リームのサンプル速度を増加する他の方法）及びろ波を実施して入力データスト リームのサンプリング周波数を表す周波数選択番号を入力されるシグマデルタ変 調器により制御される補間を用いて固定デシメーションが後続するイメージを除 去する。可変補間とは補間率が所望の出力サンプル率の関数として変化すること を意味する。固定デシメーションとはサンプル率の如何を問わずデシメーション 率が同一であることを意味する。ある所定の限界内のデータ速度におけるディジ タルデータストリームは次いで入って来るディジタルデータストリームのデータ 速度を表すシグマデルタ変調された信号である制御信号を使ってより高いデータ 速度に補間される。周波数選択信号はｎ次数ｍビットのシグマデルタ変調器を使 って変調される。この制御信号（シグマデルタ変調器によるシグマデルタ変調さ れた周波数選択番号出力）は平均して入って来るディジタルデータストリームの データ速度を表す。制御信号は補間器を制御してデータ速度を増加して、デシメ ーションが固定されると直ぐにデータがｎ次数ｍビットのシグマデルタ変調器の クロック速度で補間／デシメーション工程から出現するようにする。 このように、本発明の方法は入って来るディジタルデータストリームのデータ 速度をｎ次数ｍビットのシグマデルタ変調器のデータ速度に変換する。 本発明の特徴及び効果は添付図面と関連して読む下記の発明の詳細な説明及び 該詳細な説明に引き続いて述べられる特許請求の範囲からより容易に理解され且 つ明らかとなる。 図面の簡単な説明 参照するために本書に組み込まれ、同一の要素には同一の符号が付されている 下記の図面において、 図１は従来のシグマデルタディジタルアナログ変換器（ＤＡＣ）のブロック図 であり、 図２は本発明の第１の実施例が組み込まれた一般的なＤＡＣ回路のブロック図 であり、 図３は本発明の第１の実施例が組み込まれたシグマデルタＤＡＣ回路のブロッ ク図であり、 図４は図３の回路のより詳細なブロック図であり、 図５は前に記憶された周波数番号を図２乃至図４、図８乃至図１０及び図１２ のｎ次数ｍビットシグマデルタ変調器に供給する回路のブロック図であり、 図６は図２乃至図４、図８乃至図１０及び図１２の回路と関連して使用されて ＤＡＣを外部供給されるクロック信号に同期させる同期回路のブロック図であり 、 図７は可変デシメーションが後続する固定補間を使用する本発明の方法のステ ップを例示したフローチャートである。 図８は本発明の第２の実施例が組み込まれた一般的なＤＡＣ回路のブロック図 であり、 図９は本発明の第２の実施例が組み込まれたシグマデルタＤＡＣ回路のブロッ ク図であり、 図１０は図９の回路のより詳細なブロック図であり、 図１１は固定デシメーションが後続する可変補間を使用する本発明の方法のス テップを例示したフローチャートであり、 図１２は本発明の第３の実施例が組み込まれたシグマデルタＤＡＣ回路のブロ ック図であり、及び 図１３は４ビットコートと図１２の回路の対応するサンプリング周波数との関 係を図示したグラフである。 詳細な説明 本発明を特定のデータ速度、補間（またはより一般的にはサンプル率増加）率 、デシメーション率及び作動クロック周波数を参照して説明するが、それは例示 を目的としたものであって、それに限定されるものではない。当業者であれば本 発明が本書に開示した特定の実施例に限定されるものではなく、例示したパラメ ータとは異なる作動パラメータを備えたその他の回路及び方法により広範に応用 できるものであることは分かる。 図２は本発明の第１の実施例を大まかに図示したブロック図である。回路１０ の全体的な目的はシステムの所定の作動範囲内の任意のデータ速度（ｄａｔａ ｒａｔｅ）でライン１２のディジタルデータストリームを受信し、該データスト リームのサンプリング率を増加して、次いでこのより高い率のデータストリーム をデシメートしてライン１４に存在するデータストリームが固定した所定のデー タ速度となるようにする。第１の実施例では可変デシメーションが後続する固定 補間が使用される。即ち、回路１０はシステムの所定の作動範囲内の任意のデー タ速度でディジタルデータを受信して、このデータを別のデータ速度のディジタ ルデータストリームへ変換する。もう一方のデータ速度は入力データストリーム のデータ速度と同一であっても同一でなくても良く、また、固定速度であっても 可変速度であっても良い。ライン１２のディジタルデータストリームは任意の幅 であって良い。 図２に示した回路では、補間器１６が所定の作動範囲内の任意のデータ速度で ライン１２上のディジタルデータストリームを受信する。補間器１６は例えば当 業者には公知の方法でデータサンプル間にゼロを挿入してライン１２のディジタ ルデータストリームのサンプル率を増加（即ち、ディジタルデータストリームを より高いサンプル率のディジタルデータストリームに変換）する。当業者ならサ ンプル保持技術等のその他の技術を使用してライン１２のデータストリームを増 加できることは自明である。より高いサンプル率のディジタルデータストリーム １７は次いで補間処理の結果として初期のディジタル信号のいずれのイメージを も除去するディジタルフィルタ１８に送られる。ライン１９のろ波されたディジ タルデータストリームは次にシグマデルタ変調器２０の制御の下でライン１９の ディジタルデータストリームをデシメートするデシメーションブロック２１へ送 られる。フィルタ１８及びデシメーションブロック２１は図示の目的上別体の回 路要素として図示されてきたが当業者にはそれらの機能が公知の方法でＦＩＲま たはＩＩＲフィルタ等の単一の計算要素により実施できることは明白なことであ る。 シグマデルタ変調器２０はクロック２２の周波数でデシメーションブロック２ １のデシメーションを制御するディジタルデータを作成する。後で詳細に説明す るように、シグマデルタ変調器２０はライン１２のディジタルデータストリーム を表す信号２４をシグマデルタ変調する。この機能を例示する１例をあげる。ラ イン１２のデータストリームのデータ速度を４８ｋＨｚとする。補間器１６がこ のデータ速度をデータを３８４分の１に補間することで１８．４３２ｍＨｚまで 増加する。クロック２２の周波数を３．０７２ｍＨｚとする。データストリーム １２のデータ速度が４８ｋＨｚであるから、従って、信号２４はディジタル番号 のビット数がライン１２のディジタルデータストリームのデータ速度を特定する ことができる精度を制御する４８ｋＨｚのサンプリング率を表すマルチビットデ ィジタル番号である。このディジタル番号はシグマデルタ変調器２０によりシグ マデルタ変調され、デシメーションブロック２１を制御してディジタルデータス トリーム１９中の６サンプル毎に１出力信号を発生するのに使用される。１８． ４３２ｍＨｚのデータは次いで６分の１効果的にデシメートされ、従って、ライ ン１４のディジタルデータストリームは平均して３．０７２ｍＨｚのデータ速度 となる。 シグマデルタ変調器２０はｎ次数ｍビットシグマデルタ変調器（ｎ−ｔｈ ｏ ｒｄｅｒ ｍ−ｂｉｔ ｓｉｇｍａ−ｄｅｌｔａ ｍｏｄｕｌａｔｏｒ）である のが好適である。シグマデルタ変調器の次数が高くなれば高くなるほどライン２ ６の出力信号の雑音整形特性（ｎｏｉｓｅ ｓｈａｐｅｄ ｃｈａｒａｃｔｅｒ ｉｓｔｉｃｓ）は良くなる。シグマデルタ変調器２０のライン２６の出力信号は ｍビット（但し、ｍ＞１であり、好適な実施例では１より大きい）となるように 選択される。これはビット数が増加するにつれてシグマデルタ変調器２０を作動 するのに必要なクロック速度を低減できるからである。しかしながら、本発明は それに限定されるものでないことを理解しなければならない。シグマデルタ変調 器２０は該変調器を作動するのに使用されるクロック周波数が適切に増加されの なら１ビット変調器であっても良い。 本発明の主たる特徴はサンプリングポイント間の時間間隔がこの不均一なサン プリングにより生じるいずれのエラー（即ち、サンプリング点上の雑音）も周波 数領域において成形されるようにｎ次数ｍビットシグマデルタ変調器により制御 されることである。即ち、本発明の補間／デシメーション処理により生じるディ ジタル信号は一時的に雑音整形される。シグマデルタシステムの分野では公知で あるように、不均一サンプリングの結果生じる雑音により生じるこのエラーは従 来のディジタルろ波技術により除去することが可能である。 その他の幾つかの効果も得られる。シグマデルタ隔置されたサンプリングポイ ントが発生する速度及びこれらのサンプリングポイントの間隔を制御するのに使 用されるビット数を適切に選択することでライン１４のディジタルデータストリ ームの信号対雑音比を制御することができる。サンプリングポイントの制御に使 用されるシグマデルタ変調器のオーダを変更することで更に大きな自由度が可能 となる。本発明の別の態様では、ライン１７のディジタルデータストリームで使 用されるろ波度合いを変更して信号対雑音比を変更することができる。 図２に示す如く、ライン１４の出力データストリームは公知の任意のタイプの ディジタルアナログ変換器で良いＤＡＣ２８へ入力される。 図３は本発明を利用するシグマデルタＤＡＣを例示している。図３では、ライ ン１４のディジタルデータストリームはシグマデルタ変調器３０、ディジタルア ナログ変換器３２及びアナログ平滑フィルタ３４に入力されてライン３６にアナ ログ出力信号を発生する。シグマデルタ変調器３０、ディジタルアナログ変換器 ３２及びアナログ平滑フィルタ３４は図１に例示したものと同一であり、当業者 には公知のものであり、従って、ここでは詳細な説明はしない。 図４は図３のＤＡＣのより詳細な実施例を示している。図４の実施例１００で は、ライン５０の、例えば、４ｋＨｚ乃至４８ｋＨｚの範囲にあるｎビット幅の ディジタルデータストリームは補間器５２により受信される。補間器５２は例え ばディジタルサンプル間にゼロを挿入するゼロフィル技術を利用してライン５０ のディジタルデータストリームのサンプル率を４分の１増加する。補間器５２に よるこの高いサンプル率信号出力（この時点で１６ｋＨｚ乃至１９２ｋＨｚの範 囲にある）は次に例えばＦＩＲタイプのフィルタであっても良いディジタル低域 フィルタに入力される。低域フィルタ５４はライン５３のディジタルデータスト リーム外のディジタル信号５０のイメージを帯域外へろ波する。ろ波された低域 フィルタ５４からのライン５６上のディジタルデータストリームは次に補間器５ ８へ入力されて該ライン５６のディジタルデータストリームのサンプル率が９６ 分の１増加される。ライン５６のディジタルデータストリームに９５個のゼロを 挿入することで挿入したゼロにより信号を希釈することで初期の信号の利得が低 減される。しかしながら、公知の如く、フィルタ６２のパラメータはこの利得損 を補償するように調整することができる。補間器５８により供給されるライン６ ０のより高いサンプル率のディジタルデータ信号（この時点で１．５３６ｍＨｚ 乃至１８．４３２ｍＨｚの範囲にある）はディジタルフィルタ６２へ入力される 。 前に述べた如く、補間器５２、５８に代わってサンプル保持技術等のその他の 技術を使用してサンプル率を増加することも可能である。サンプル保持技術の利 用は補間処理による初期信号のイメージ創造時に失ったエネルギーを自動的に補 償することから効果的である。 １実施例では、ディジタルフィルタ６２はライン６０のディジタルデータスト リームのイメージ周波数でゼロを有するように設計されたシンク（ｓｉｎｃ）９ ６⁴タイプフィルタである。しかしながら、フィルタ６２はいずれのタイプのＩ ＩＲまたはＦＩＲでも良い。図４に示した好適な実施例では、ディジタルフィル タ６２は低域フィルタ機能及びデシメーション機能の双方を果たす。当業者には これらの２つの機能を図２及び図３に示した方法で別々に分けることができるの は承知している。後で詳しく説明するように、フィルタ６２は３．０７２ｍＨｚ でライン６４にディジタルデータストリームを出力する。ライン６４のディジタ ルデータストリームは３．０７２ｍＨｚでクロックされるシグマデルタ変調器６ ６へ入力される。シグマデルタ変調器６６もまたシグマデルタ変調器７８と同様 なｎ次数ｍビット変調器であっても良い。シグマデルタ変調器６６はライン６８ へ単一ビットのディジタルデータストリームを出力し、該ディジタルデータスト リームはディジタルアナログ変換器７０へ入力される。ディジタルアナログ変換 器７０によりライン７２に出力されるアナログ信号は平滑フィルタ７４を介して 入力されてライン７６に最終のアナログ出力信号を発生する。 ライン５３、５６、６０及び６４のディジタルデータストリームは図４にｎビ ット幅であると示されている。Ｎは任意のビット数で良く、特定の用途に必要な 信号対雑音比と同等な最大ビットストリームとなるように選択されるのが典型的 である。更に、ディジタルデータストリームはライン毎に幅が異なっても差し支 えない。 ｎ次数ｍビットシグマデルタ変調器７８はフィルタ６２を制御してライン６４ に出力データストリームを発生する４ビット数をライン８０に供給する。１実施 例では、シグマデルタ変調器７８は４次数４ビット変調器である。シグマデルタ 変調器７８はまた３．０７２ｍＨｚのクロックを用いてクロックされる。 １実施例では、２０ビット周波数選択数８２が周波数変調器７８に入力される 。周波数選択数８２は−２¹⁹から＋２¹⁹までの範囲にある。シグマデルタ変調器 ７ ８により出力されるこの２０ビット数はライン５０の入力ディジタルデータスト リームのサンプリング率を表す。シグマデルタ変調器は２０ビット数を変調して フィルタ６２を制御するシグマデルタ変調された４ビットコードを発生する。残 りの３ビットはフィルタ６２を指向して演算をしてライン６０にＰサンプル毎に データストリームを出力し、サンプル率がデータストリームを効果的に変換する 。 表１はシグマデルタ変調器７８により発生される４ビットコード、フィルタ６ ２が出力を行う間隔及び３．０７２ｍＨｚのクロックを使用して変調器７８が計 時される時に４ビットコードが相当するサンプリング周波数間の関係を示してい る。 例として、ライン５０のディジタルデータストリームのデータ速度が４８ｋＨ ｚであるとする。補間器５２がこのデータ速度を１９２ｋＨｚへ増加する。補間 器５８が１９２ｋＨｚのサンプリング率を１８．４３２ｍＨｚへ増加する。フィ ルタ６２が出力した時にライン６４に３．０７２ｍＨｚのディジタルデータスト リームを発生するにはライン６０の１８．４３２ｍＨｚのディジタルデータスト リームは６分の１デシメートされなければならない。従って、２０ビット周波数 選択数８２は４次数４ビットシグマデルタ変調器７８によりシグマデルタ変調が なされると同時に発生される４ビットコードが平均して＋２となるように選択さ れる。但し、その他の４ビットコードも発生されるが、発生の頻度は低いものと なる。 記憶しておくべき重要な点は＋２コードは２０ビット周波数選択数８２がシグ マデルタ変調を行う時のシグマデルタ変調器７８により発生されるすべてのコー ドの結果としての平均であるということである。＋２コードはたとえ入力及び出 力サンプル率が整数倍数により互いに関係していてもシグマデルタ変調器７８が 計時される毎に＋２コードは発生しない。サンプル率が整数倍数により互いに関 係づけられたとしてもライン５０の入力ディジタルデータストリームのサンプル ポイントとライン６４の速度変換されたディジタルデータストリームのサンプル ポイントとの間に一時的な変位を生じることとなるエラーが、たとえどんなに小 さなエラーであっても、信号対雑音比をディジタルアナログ変換処理が許容され ない点まで増加することになる。本発明では、時間ベース（即ち、サンプル間の 時間間隔）がシグマデルタ変調されて入力と雑音を発生する速度変換されたディ ジタルデータストリームとの間の一時的な変位によるエラーが高周波数レンジへ 押し込まれるようになる。この雑音は次にアナログ平滑フィルタ３４での従来の ろ波技術により除去される。 表１に示した如く、＋２（平均して）コードはフィルタ６２がライン６０のデ ィジタルデータストリームのデータサンプルが６になる毎に出力を行う。この結 果ライン６４の出力データストリームが平均３．０７２ｍＨｚのデータ速度（即 ち、サンプル率またはサンプリング周波数）を有することとなる。 別の実施例では、ライン５０のディジタルデータストリームのデータ速度（即 ち、サンプル率またはサンプリング周波数）が４ｋＨｚであるとする。補間器５ ２がこのデータ速度を１６ｋＨｚへ増加する。補間器５８は１６ｋＨｚのデータ 速度を１．５３６ｍＨｚへ増加する。ライン６４のディジタルデータストリーム のデータ速度が３．０７２ｍＨｚとなるためには、ライン６０の３．０７２ｍＨ ｚのディジタルデータストリームが効果的に２分の１補間されなければならない 。従って、２０ビット周波数選択数８２はシグマデルタ変調器７８が平均で−３ 及び−４コードの等しい数を発生するように選択されなければならない。但し、 そ の他の４ビットコードが発生されるが、その発生頻度は非常に低い。即ち、−２ 、−１コードが時折、＋１、＋２はそれよりも低い頻度で発生する可能性がある 。表１に示した如く、−３コードはシンクフィルタ（ｓｉｎｃ ｆｉｌｔｅｒ） ６２をして８ｋＨｚのサンプリング周波数に相当する出力をサンプルが入力され る毎に発生させてクロック周波数及び図示した補間率を得る。 −４コードはフィルタ６２を制御して該フィルタが新たな出力を発生するので はなく、寧ろ前の出力を繰り返すようにするのに使用される。即ち、フィルタ６ ２は出力を行うようにされるが、新たなデータポイントが受信されず、且つ、前 のデータポイントが依然としてフィルタ入力にあることから、フィルタ６２は演 算を繰り返して、同一の出力を再度発生する。 例示した補間率及びクロック周波数では−３コードは８ｋＨｚのサンプリング 周波数を表し、−４コードはＤＣのサンプリング周波数（即ち、信号がない）を 表す。従って、多くのサンプルを平均すると、−３及び−４コードは４ｋＨｚの サンプリング周波数を発生してライン６４に３．０７２ｍＨｚのディジタルデー タストリームを供給する。 当業者ならシグマデルタ変調器７８により発生される４ビットコードの比率を 変更することで０乃至６４ｋＨｚの範囲以内で任意のサンプリング周波数を発生 させることが可能なことは理解できることである。例えば、５６ｋＨｚ乃至６４ ｋＨｚ間のサンプリング周波数を得るには＋３及び＋４コードの適切な比率が２ ０ビット数８２の関数としてシグマデルタ変調器７８により出力されることにな る。システムの作動範囲内の任意のサンプル率を４ビットコードを適切に組み合 わせることで発生できることも当業者なら理解できることである。 ４ビットのシグマデルタ変調器を例示したが本発明は該変調器に限定されるも のではない。例えば、変調器がより高速で計時されるのであればより少数のビッ トを出力するシグマデルタ変調器を使用することも可能である。同様に、より多 くのビット数を出力するシグマデルタ変調器を使用することも可能であり、該変 調器はより低速でクロックできることとなる。使用されるビット数及びクロック 速度は所望の雑音成形及び信号対雑音比の係数であって、特定の用途の要件によ りトレードオフできることは当業者なら理解できることである。 図４の回路では、ディジタルサンプルの大きさ及び該サンプル間の時間間隔の 双方ともそれぞれシグマデルタ変調器６６及びシグマデルタ変調器７８によりシ グマデルタコード化されることは当業者の知るところである。 時間ベースのシグマ−デルタ変調（ｓｉｇｍａ−ｄｅｌｔａ ｍｏｄｕｌａｔ ｉｏｎ）の１つの利点は、ディジタル・フィルタ６２またはデシメータ（ｄｅｃ ｉｍａｔｏｒ：間引き器）２１が（シグマ−デルタ変調器２０または７８の制御 によって）指定されたサンプリング周波数（３，０７２ｍＨｚ）に正確には一致 しない可能性のある時間間隔で出力サンプルをそれぞれ発生することに起因して サンプリング時間（またはサンプリング間隔）に生じるジッタまたは時間変動が 、シグマ−デルタ変調器によって変えられ、それによってサンプリング・ポイン ト付近のノイズまたはジッタによるあらゆる誤差が従来のフィルタ技術、例えば アナログ平滑フィルタ７４によって除去することができるシグマ−デルタ特性を 有するということである。 図５は周波数選択数８２を決定する代替的システムのブロック図である。図５ において、メモリ９０（例えば、ＲＡＭまたはＲＯＭ）を使用して、２０ビット 数及び対応するサンプリング周波数を含むルックアップ・テーブルが記憶される 。ユーザまたは外部ソースからの周波数選択信号に応答して、デコーダ９２は周 波数選択信号によって指定された所望のサンプリング周波数に最も近く対応する ２０ビット数をメモリ９０から選択する。その２０ビット数は、次にシグマ−デ ルタ変調器７８へのバス９４に出力される。 図６は本発明の別の実施例を示し、ここではシグマ−デルタ変調器２０または ７８を組み込んだディジタル・フェーズ・ロック・ループ１０１が図２〜図４の 回路に付加されて、ディジタルーアナログ変換器がチップ外クロック信号等の外 部クロック信号で動作し、そのクロック信号にロックすることを可能にする。回 路１０１において、ライン１０２上の外部クロック源は周波数カウンタ１０４に 加えられ、該カウンタは外部周波数源の周期を表す信号をライン１０２に発生す る。更に、ライン１０２上の外部クロックは、位相検出器１０６に加えられ、そ こでライン１０２上の外部クロックと後述するライン１０８上の信号との位相差 に比例した信号が発生される。位相検出器１０６の出力は、微分フィルタ１１０ によって濾波され、加算器１１２で周波数カウンタ１０４からのライン１０２上 の外部クロック源の周期を表す信号と加算される。加算器１１２の出力はローパ ス・フィルタとして機能する積分フィルタ１１４に加えられる。積分フィルタ１ １４の出力は、次に回路１１６に送られ、そこで１／周期の機能を達成し周波数 信号の必要なスケーリングを行うことによって、周期が周波数に変換される。回 路１１６からの信号は、次にシグマ−デルタ変調器７８に送られる。シグマ−デ ルタ変調器７８からの４ビット・コードは、図４の実施例に関連して前述したと 同様にサイン（正弦）フィルタ６２を制御し、また図２及び図３の実施例に関連 して前述したと同様にデシメイト・ブロック２１を制御するためにそれぞれ使用 される。 ４ビット・コードはまたクロック発生回路１１８に送られ、該回路はライン１ ０２上の信号よりも３８４倍大きい出力クロックを有効に発生する。回路１１８ は、この機能をシグマ−デルタ変調器７８からの４ビット・コードに応答して２ ４，５７６ｍＨｚのある数のクロック・サイクルを抑圧することによって実行し ている。次にその例を説明する。シグマ−デルタ変調器７８は３，０７２ｍＨｚ クロックでクロックされると仮定する。３，０７２ｍＨｚクロック毎に８個の２ ４，５７６ｍＨｚクロックが回路１１８に加えられる。表１によれば、回路１１ ８はシグマ−デルタ変調器７８による４ビット・コード出力の関数として２４， ５７６ｍＨｚクロックのある数を抑圧する。例えば、ライン１０２上の外部周波 数源が４８ｋＨｚである場合、シグマ−デルタ変調器７８は平均して＋２コード を出力する。その＋２コードは回路１１８が２４，５７６ｍＨｚの８クロック毎 に６クロックを通過させるように指示する。言い換えれば、回路１１８は＋２コ ードに応答して２４，５７６ｍＨｚの８クロック毎に２クロックを抑圧する。 もし、外部クロック周波数源が４ＫＨｚならば、そのときシグマ・デルタ変調 器が、平均して、等しい数の−３と−４コードを出力する。−３のコードは、通 過するために８つの２４，５７６ｍＨｚのクロックごとからひとつを許容するよ うに回路１１８に指示する（即ち、回路１１８は、−３コードに応答して８つの ２４．５７６ｍＨｚのクロックごとから７つを抑圧する）。−４コードは通過す るために２４，５７６ｍＨｚではないクロックを許容するように回路１１８に指 示する（即ち、回路１１８は、−４コードに応答して８つの２４，５７６ｍＨｚ のクロックごとから８つを抑圧する）。そこで平均して、１６の２４，５７６ｍ Ｈｚのクロックごとから１つが−３と−４のコードの平均に応答してサプレッサ ー回路１１８をを通過するであろう。 しかし、もしシグマ・デルタ変調器７８からの各４ビット・コードのために同 じクロックが抑圧されるならば、そのときライン１２０上の出力データ・ストリ ーム中に望ましくないトーンが見られる。そこで、回路１１８は、また、ライン １２０上の出力データ・ストリーム中に望ましくないトーンを防止するためにラ ンダムにクロック・サイクルの付加的機能を実行する。８つの各位置におけるパ ルスは（シグマ・デルタ変調器７８を制御する各３，０７２ｍＨｚクロック・パ ルスの対して８つの２４，５７６ｍＨｚのクロックがあることを想起する）、平 均して、等しく抑圧されることが、ランダム動作は確認する。これは、その位置 におけるパルスが抑圧されるときはいつでもセットされる各ビット位置ごとにラ ッチを与えることにより達成され得る。その位置におけるパルスは、全ての位置 に対応する全てのラッチがセットされるまで再び抑圧されない、セットされると きラッチは消去されそして抑圧のシーケンスが繰り返される。これは、クロック ・パルス・サプレッサーから生じるトーンを減少する。クロック・サプレッサー 回路（ｃｌｏｃｋ ｓｕｐｐｒｅｓｓｏｒ ｃｉｒｃｕｉｔ）は技術上周知であ る。このような回路の１例は、マクドウ・ヒル ブック社、１９８４年により出 版されたロナルド・イー・ベストによる位相ロックド・ループ中に見いだされる 。クロック・ランダマイザー／サプレッサー回路（ｃｌｏｃｋ ｒａｎｄｏｍｉ ｚｅｒ／ｓｕｐｐｒｅｓｓｏｒ ｃｉｒｃｕｉｔ：クロック・ランダム化装置／ 抑圧装置）１１８は、９６の分周比（ｄｉｖｉｄｅｒ ｒａｔｉｏ）を有する分 周器（ｄｉｖｉｄｅｒ）１２２と４の分周比を有する分周器１２４を介して送ら れるライン１２０上のクロック信号を出力し、クロック・ランダマイザー回路１ １８により出力された抑圧されかつランダムにされた２４，５７６ｍＨｚクロッ クをライン１２０上の外部クロックの周波数まで減少する。回路１２２と１２４ はカウンタで良い。 上記で論じた例に関して、もし、ライン１０２の外部クロックが４８ｋＨｚで あると、ライン１２０の信号は約１８，４３２ｍＨｚである。９６で、そして次 に４でデシメートされると、ライン１０８の信号は４８ｋＨｚである。もし、ラ イン１０２の外部クロックが４ｋＨｚであると、ライン１２０の信号は約１，５ ３５ｍＨｚである。９６で、そして次に４でデシメートされると、ライン１０８ の信号は４ｋＨｚである。 回路１１６、シグマ・デルタ変調器７８、及びクロック・ランダマイザー／サ プレッサー回路１１８は、共に、ディジタル制御された発振器を形成する。 即ち、本発明のこの特定の実施例では、ＤＡＣが、システムの可動範囲内の任 意のデータ速度でディジタル・データを受け入れることを可能にし、かつ、外部 から供給されるクロック・ソースにロックすることを可能にして、ＤＡＣを制御 するマスタ・クロックのクロック周波数と同じとは限らないクロック周波数で、 また更には該マスタ・クロックと整数又は有理の関係（integer or rational re lationship）でＤＡＣが動作することを可能にする。 図２〜５に示された本発明の実施例は、可変のデシメーションに先行する固定 の補間を用いるものとして特徴付けられる。即ち、ライン１２又は５０のディジ タル・データ・ストリームは、固定の率で補間されてサンプル率（ｓａｍｐｌｅ ｒａｔｅ：率）が増加される。このより高いサンプル率のディジタル信号は、 次に、シグマ・デルタ変調器２０の制御のもとで可変的にデシメートされ、別の サンプル率でディジタル・データ・ストリームがライン１４に与えられる。 図７は、本発明の方法の第１の実施例を示すフロー・チャートである。図７は 、可変のデシメーションに先行する固定の補間の方法を示す。 図７では、方法は、ステップ２００で始まり、入力ディジタル・データが受け 取られる。ステップ２００からは、この方法はステップ２０２に進み、そこで、 入力ディジタル・データは、一定の率（ｒａｔｉｏ）で補間され、ディジタル・ データのサンプリング率（ｓａｍｐｌｅ ｒａｔｅ）を増加させる。ステップ２ ０２からは、方法はステップ２０４に進み、ステップ２００において受け取られ たディジタル・データのサンプリング率を表すサンプリング周波数選択信号が受 け取られる。方法は、次にステップ２０４からステップ２０６に進み、サンプリ ング周波数選択信号が、シグマ・デルタ変調される。ステップ２０６からは、方 法はステップ２０８に進み、補間されたディジタル・データが、シグマ・デルタ 変調された周波数選択信号の制御の下に、シグマ・デルタ変調された周波数選択 信号によって決定された率だけデシメートされる（ｄｅｃｉｍａｔｅｄ）。ステ ップ２０８からは、方法はステップ２１０に進み、そこでは、デシメートされた ディジタル・データはアナログ信号に変換される。ステップ２１０から、方法は ステップ２１２に進み、アナログ信号が出力される。 本発明の別の重要な効果は、シンク（ｓｉｎｃ）フィルタ６２の出力がライン ５０上のディジタル・データ・ストリームのディジタル・レート速度に関係なく 常に所定の周波数（図解されている実施例では３．０７２ｍＨｚ）であることか ら生じる。更に、すべての実施例において出力データ速度が一定であるので、異 なるデータ速度でディジタル・データを受け取っている複数のＤＡＣチャンネル の出力は、各ＤＡＣチャンネルからのライン６４上のディジタル・データ・スト リームを合成することにより、相互に加えることができる。本発明は、このよう に、ディジタル信号（特に、異なるデータ速度を有するディジタル信号）を相互 に混合又は合成する優れた方法及び装置を提供する。 図８は、本発明の第２の実施例を広範に図解するブロック図である。図２〜図 ４に図解された第１の実施例と同様に、回路１５０の全体的な目的は、システム の所定の作業範囲内における任意のデータ速度でライン１２上のディジタル・デ ータ・ストリームを受け取り、データ・ストリームのサンプリング率を増加させ 、この、より高い速度のデータ・ストリームをデシメートすることによりライン １４上で与えられるデータ・ストリームが固定された所定のデータ速度となるよ うにすることである。第２の実施例は、固定されたデシメート化の後で、可変の 補間を用いる。図８におけるＤＡＣは、図２〜図４に図解されたものと同じであ り得る。 図８は、一般に任意のタイプのディジタル・アナログ変換器２８と共に用いら れる本発明の第２の実施例を図解している。図９及び図１０は、シグマ・デルタ 型ディジタル・アナログ変換との関係で用いられる本発明の第２の実施例を図解 する。当業者であれば、図９及び図１０においては、大きさと時間との両方のベ ースがシグマ・デルタ・フォーマットで符号化されていることを理解するだろう 。 図８及び図９に図解されているように、ライン１２上のディジタル・データは 、ライン１７上にサンプリング率のより高いディジタル信号を生じるようにシグ マ・デルタ変調装置２０によって制御されるクロック・ランダマイザー／サプレ ッサー回路１１８の制御の下に、補間器１５６によって補間される。補間器１５ ６は、当業者にはよく知られている特定の数のクロック・サイクルに対してディ ジタル・サンプリングを反復するサンプル・ホールド技術を用いることによって 、ライン１７上のディジタル・データ・ストリームのサンプリング率を増加させ る（すなわち、ディジタル・データ・ストリームをより高いサンプリング率のデ ィジタル・データ・ストリームに変換する）。当業者であれば、ゼロ点をデータ ・サンプルの間に挿入するなどの補間法などの、他の技術を用いてデータ・スト リームのサンプリング率を増加できることを理解できるだろう。補間器１５６の 目的は、ライン１２上のディジタル・データ・ストリームのサンプリング率を増 加させ、いわゆる、オーバ・サンプリングされた信号を生じさせることである。 補間率（すなわち、ライン１２上のディジタル・データのサンプリング率が補 間器１５６によって上昇される割合）は、シグマ・デルタ変調装置２０によって 制御されるクロック・ランダマイザー／サプレッサー回路１１８によって制御さ れる。 ライン１７のより高いサンプル率（ｓａｍｐｌｅ ｒａｔｅ）のディジタル・ データ・ストリームは、次に、ディジタル・フィルタ１８に送られ、このフィル タは、補間プロセスの結果としての元のディジタル信号の何れのイメージも除去 する。ライン１９のフィルタリングされたディジタル・データ・ストリームは、 次に、デシメーション（decimation）ブロック１５８に送られ、このブロックで は、ライン２８のディジタル・データ・ストリームが所定のデシメーション率（ ｄｅｃｉｍａｔｉｏｎ ｒａｔｉｏ）でデシメート（decimate）され、ライン１ ４に、固定の所定のデータ速度をもつディジタル・データ・ストリームが生成さ れる。フィルタ１８とデシメーション・ブロック１５８は、例示のために別個の 回路エレメントとして示されているが、当業者は、これらの機能が、１つの計算 エレメント、例えば、ＦＩＲやＩＩＲフィルタを用いて公知の様式で、行われ得 ることを理解するであろう。シグマ・デルタ変調器２０は、図２〜４の実施例 と関連して説明したのと同様に作動する。 シグマ・デルタ変調器２０からのライン２６のｍビット・コード出力信号は、 クロツク・ランダマイザー／サプレッサー回路１１８に与えられ、この回路は、 ライン１２のディジタル信号のデータ速度よりも３８４倍大きいレートで出力ク ロックを効果的に生成する。１つの実施例では、クロック１６０は２４，５７６ ｍＨｚのクロックである。回路１１８は、図６と関連して既に説明されたのと同 様に作動する。以下の説明は、更に明瞭にするためのものである。 回路１１８は、シグマ・デルタ変調器２０からのライン２６のｍビット・コー ドに応答して、クロック１６０からの特定の数のクロックを抑制することによっ て、ライン２６にクロックを与える。しかし、もし、シグマ・デルタ変調器２０ からの各マルチ・ビット・コードに対して、同じ時間的位置のクロックが抑制さ れているならば、不要なトーン（tone）がライン２７の出力データ・ストリーム に現れ得る。従って、回路１１８はまた、ライン２７の出力データ・ストリーム の不要なトーンを除くために、クロック・サイクルをランダムに抑制する更なる 機能を行う。以前に説明したように、クロックのランダマイザー／サプレッサー 回路は公知である。そのような回路の一例は、１９８４年にマグロウ・ヒル社か ら出版されたドクター・ローランド・Ｅ・ベストの「位相ロック・ループ」(“P hase Locked Loops”by Dr．Roland E．Best，McGraw-Hill Book Company，1984 )に見られる。第２の実施例では、ライン２７に、サンプリング周波数選択信号 ２４によって指定されたデータ速度の３８４倍のクロック周波数をもつクロック を生成するために、クロック・ランダマイザー／サプレッサー回路１１８が必要 とされる。なぜなら、シグマ・デルタ変調器２０は固定のクロック周波数を用い てクロックされており、そして、ライン１２のデータを可変的に補間するために 可変のクロック周波数が必要であるからである。クロック・ランダマイザー／サ プレッサー回路１１８は、ライン２７に、補間器（interpolator）１５６の補間 を制御するクロック信号を出力する。 図１０は、図９のＤＡＣのより詳細な実施例１５４を示す。図１０において、 ライン５０のディジタル・データは、補間器１６２によって４の因数（a factor of four）によって補間される。ライン１６４のディジタル・データは、ロー・ パス・フィルタ１６６によってフィルタリングされて、補間プロセスからの結果 であるライン５０のディジタル・データ・ストリームのイメージが除去される。 ライン１６８のフィルタリングされたより高いサンプル率のディジタル・データ は、次に、９６の因数（a factor of ninety-six）でサンプル率を増加する補間 器１７０に送られる。ライン１７２のより高いサンプル率のディジタル・データ は、次に、シンク９６の３乗タイプ・フィルタ（sinc 96³-type filter）１７３ に送られ、このフィルタは、補間プロセスからの結果であるライン１６８のディ ジタル・データ・ストリームのイメージを除去する。ライン１７５のフィルタリ ングされたより高いサンプル率のディジタル・データは、次に、補間器１７４に 送られ、この補間器は、可変の率でサンプル率を増加する。そのため、ライン１ ７６のディジタル・データは、フィルタ１７８によるフィルタリング及びデシメ ータ１８２の８の固定の率によるデシメーションの後に、ライン１８４に３，０ ７２ｍＨｚのサンプル率で現れる。フィルタ１７８はＦＩＲ又はＩＩＲフィルタ であり得る。デシメータ１８２及びフィルタ１７８の機能は、図８及び図９と関 連して述べたように、１つのエレメントに組み合わせることができる。 シグマ・デルタ変調器７８は、クロック２２に応答して、３，０７２ｍＨｚの 一定レートにおいて周波数選択番号８２を表す４ビット・コードを生成する。し かしながら、補間器１７４は、ライン１７６に、２４，５７６ｍＨｚのサンプル 率をもつディジタル・データ・ストリームを生成しなければならない。なぜなら 、ディジタル・データ・ストリームが、デシメータ１８２によって８の因数（a factor of eight）によってデシメートされたときに、データが、ライン１８４ に３，０７２ｍＨｚのサンプル率で現れるようにするためである。従って、ライ ン２７に可変レートのクロックを生成してライン１７５のデータを可変的に補間 するために、クロック・ランダマイザー／サプレッサー回路１１８が必要である 。 表１は，シグマ‐デルタ変調器７８が３．０３２ｍＨｚのクロックを用いてク ロックされているとき、及び、クロック・ランダマイザ／サプレッサ（ｃｌｏｃ ｋ ｒａｎｄｏｍｉｚｅｒ／ｓｕｐｐｒｅｓｓｏｒ）回路１１８及び補間器１７ ４が２４．５７６ｍＨｚのクロックを用いてクロックされているとき，シグマ‐ デルタ変調器７８にって生成される４ビット・コードとランダマイザ／サプレッ サ回路１１８を通過することができるクロックの数と４ビット・コードが対応す る出力サンプル率との間の関係を示している。若干の例により、第２の実施例の 動作を説明する。 説明の目的で、ライン５０上のディジタル・データ・ストリームのサンプル率 は４８ｋＨｚであると仮定する。補間器１６２はこのサンプル率を１９２ｋＨｚ へ高める。補間器１７０は１９２ｋＨｚの信号を１８．４３２ｍＨｚへ高める。 ２０ビットの周波数選択数８２の選択は、シグマ‐デルタ変調器７８による４次 の４ビットのシグマ‐デルタ変調のときに、生成された４ビット・コードが平均 で＋２コードであり、他の４ビット・コードはそれより低次の生起周波数で生成 されるように行われる。表１によると、＋２コードはクロック・ランダマイザ／ サプレッサ回路１１８によって処理され、クロック１６０からの８個の２４．５ ７６ｍＨｚクロック・サイクル毎にそのうちの６個のクロック・サイクルを通過 させて、１８．４３２ｍＨｚの平均周波数を持つクロックを発生させる。補間器 １７４はライン１７６上のデータを２４．５７６ｍＨｚで分配する。この例では 、データは１８．４３２ｍＨｚでライン１７２上で補間器１７４に到来する。ラ イン２７上の１８．４３２ｍＨｚのクロックがアクティブになる毎に、新たなデ ータ点がライン１７２上で該補間器の入力に到来する。補間器１７４はこのデー タ点をライン１７６上の出側のデータ・ストリームに挿入し、その結果、１８． ４３２ｍＨｚのデータがライン１７６上で２４．５７６ｍＨｚで分配される。補 間器１７４はこの機能を、次の１８．４３２ｍＨｚのデータ点が到来するまで、 それぞれの１８．４３２ｍＨｚのデータ点を２４．５７６ｍＨｚのクロック毎に サンプリング・ホールドすることによって行う。代わりに、補間器１７４はそれ ぞれのデータ点の間に１８．４３２ｍＨｚのゼロを挿入し、データを２４．５７ ６ｍＨｚで分配するようにしてもよい。サンプリング・ホールド技術の利用が有 利なのは、補間プロセスに起因して、原信号のイメージを作るときに失われたエ ネルギーを自動的に補償するからである。その結果、補間器１７４はライン１７ ２上のディジタル・データ・ストリームのサンプル率を１８．４３２ｍＨｚから ライン１７６上の２４．５７６ｍＨｚへと上昇させる。フィルタ１７８によって フィルタ処理し、デシメータ（ｄｅｃｉｍａｔｏｒ）１８２によってデシメーシ ョ ン（ｄｅｃｉｍａｔｉｏｎ）処理を行うと、ディジタル・データは平均で３．０ ７２ｍＨｚのサンプル率でライン１８４上に出現する。 別の例においては、ライン５０上のディジタル・データ・ストリームは４ｋＨ ｚのデータ速度を持つと仮定する。補間器１６２はこのデータ速度を１６ｋＨｚ へ高める。補間器５８は１６ｋＨｚのデータ速度を１．５３６ｍＨｚへ高める。 ライン１８４上のディジタル・データ・ストリームに３．０７２ｍＨｚのデータ 速度を持たせるために、ライン６０上の１．５３６ｍＨｚのディジタル・データ ・ストリームを１６の倍数によって補間し、ライン１７６上のディジタル・デー タ・ストリームのデータ速度が２４．５７６ｍＨｚのデータ速度を持つようにし なければならない。したがって、２０ビットの周波数選択数８２は、シグマ‐デ ルタ変調器７８が平均で等しい数の−３コード及び−４コードを生成し、他の４ ビット・コードがそれより低次の生起周波数で生成されるように選択される。即 及び＋２コードが生成される。表１に示すとおり、−３コードは、回路１１８が ８個の２４．５７６ｍＨｚクロック毎にそのうちから１個ののクロックを通過さ せるようにする（即ち、回路１１８は、−３コードに応答して８個の２４．５７ ６ｍＨｚクロック毎にそのうちの７個のクロックを抑圧する）。−４コードは、 回路１１８が２４．５７６ｍＨｚのクロックを通過させないようにする（即ち、 回路１１８は、−４コードに応答して８個の２４．５７６ｍＨｚクロック毎にそ のうちの８個のクロックを抑圧する）。したがって、平均で−３コード及び−４ コードに応答して、１６個の２４．５７６ｍＨｚクロック毎にそのうちの１個の クロックが、平均してサプレッサ回路１１８を通過する。 説明した補間速度及びクロック周波数において、−３コードは８ｋＨｚのサン プリング周波数を表し、−４コードは直流（即ち、信号無し）のサンプリング周 波数を表している。したがって、多くのサンプルの平均では、−３の４ビット・ コードと−４の４ビット・コードは、（３８４）×（４ｋＨｚ）＝１．５３６ｍ Ｈｚでライン２７上にクロックを提供するよう、４ｋＨｚの３８４倍のサンプリ ング周波数を表す。前のサンプルにおいて記述したように、補間器１７４はライ ン２７上のクロックに応答し、ライン１７２上の１．５３６ｍＨｚのデータのサ ンプリング凋波数をライン１７６上の２４．５７６ｍＨｚへと上昇させる。 ディジタル・データ・ストリーム１６４、１６８、１７２、１７５、１７６、 １８０及び１８４は、図１０及び図１２にＮビット幅のものとして示されている 。Ｎはビット数として幾つでもよく、たいていは、特定の応用で要求される信号 対雑音比にふさわしい最大のビット幅に選ばれる。 ８図乃至１０図に示された発明の実施例は、後で固定的にデシメーション（ｆ ｉｘｅｄ ｄｅｃｉｍａｔｉｏｎ）される可変補間を用いることが特徴と言える 。即ち、線１２及び５０上のディジタル・データ・ストリームは夫々、可変的に サンプル率を増加するために、シグマ・デルタ変調器２０及び７８の制御下で可 変補間される。この高サンプル率・ディジタル信号は、他のサンプル率で線１４ 又は１８４上にディジタル・デルタ・ストリームを得るために、固定された割合 でデシメーション処理される。 第２の実施例は、第１の実施例と同じ方法で４ビットのコードの周波数を変化 することによって０乃至６４ｋＨｚの幅のサンプリング周波数を発生することが できる。第２の実施例は、第１の実施例について説明した全ての特徴と利点を提 供する。第２の実施例はまた同様にして、図５及び図６に示した回路と共に用い ることもできる。 本願発明の方法の第２の実施例を示すフローチャートである図１１を参照する 。図１１は、後で固定的にデシメーションされる可変補間の方法を示す。 図１１において、方法は入力ディジタル・データ・ストリームを受け取るステ ップ２２０から始まる。方法はステップ２２０からステップ２２２へ進み、そこ でステップ２２０で受け取られたディジタル・データのサプリング周波数選択信 号を受け取る。方法はステップ２２２からステップ２２４へ進み、そこでサンプ リング周波数選択信号はシグマ・デルタ変調をされる。方法は進み２２４からス テップ２２６へ進み、そこで受け取られたディジタル・データは、そのサンプル 率を増加するために、シグマ・デルタ変調された周波数選択信号によって決定さ れる率で補間される。方法はステップ２２６からステップ２２８へ進み、そこで 補間されたディジタル・データは固定的な率でデシメートされる。方法はステッ プ２２８からステップ２３０へ進み、そこでデシメートされたディジタル・デー タはアナログ信号に変換される。方法はステップ２３０からステップ２３２へ進 み、アナログ信号が出力される。 ここで、本発明の第３の実施形態を図示する図１２を参照する。特に、図１２ は、クロック・ランダマイザー／サプレッサー回路を削除することにより図１０ の回路を修正する。その他の全ての点で、図１２の回路の構成要素と動作とは、 図１０に示されるものと同じである。図１２の回路は図１１に示される方法に従 って動作し、即ち、図１２はライン５０上のディジタルデータの可変補間を実施 し、続いて、ライン１７２上の当該補間されたデータの固定のデシメーション（ ｄｅｃｉｍａｔｉｏｎ）処理がライン１８４上に３．０７２ＭＨｚのディジタル データを提供する。 クロック・ランダマイザー／サプレッサー回路が削除されているので、シグマ −デルタ（ｓｉｇｍａ−ｄｅｌｔａ）変調器７８は、補間器（ｉｎｔｅｒｐｏｌ ａｔｏｒ）１７４により提供される補間比（ｉｎｔｅｒｐｏｌａｔｉｏｎ ｒａ ｔｉｏ）を直接制御する４ビット・コードを生成する。 表２は、シグマ−デルタ変調器７８により生成される４ビット・コードと、ラ イン１７５上のサンプル率（ｓａｍｐｌｅ ｒａｔｅ）を増大する率（ｒａｔｉ ｏ）と、４ビット・コードが３．０７２ＭＨｚのクロックを用いて変調器７８が クロックされる時に対応するサンプリング周波数との間の関係を示す。例えば、 −４のコードは、ライン１７５上のものと同じサンプル率を維持するよう補間器 １７４を制御し、また＋３のコードは、ライン１７５上のサンプル率を８の因数 （ｆａｃｔｏｒ）だけ増大させるよう補間器１７４を制御する。補間器１７４は 、最初の２つの実施形態と関連して説明した補間器と同様に動作する。 図１３は、４ビット・コードとそれと対応するサンプリング周波数との間の１ ／ｎの関係をグラフで示している。選択された、特定の補間比、デシメーション 比及びデータ速度のためにのみ、４ビット・コードを対応するサンプリング周波 数に対してマッピングさせるという意味において、図１２のシステムが非線形で あることを、当業者は認めるであろう。しかしながら、システム自体は線形であ り、４ビット・コードを対応するサンプリング周波数に対して非線形マッピング させる処理に関して訂正する動作を提供することにより、先に説明した最初の２ つの実施形態におけるような線形にマッピングされるシステムを提供することが できる。代替的に、４ビット・コードとこれと対応するサンプリング周波数との 線形関係があるように、補間比、デシメーション比及びデータ速度を選定し得る 。 当業者はまた、図１３及び表２に示される４ビット・コードとサンプリング周波 数との１／ｎの関係が単に例示であることを意味し、他の関係が（本発明の全て の実施形態に対して）有り得て、本発明の範囲内に考慮されるべきであることを 認めるであろう。 図１２に示される回路は、最初の２つの実施形態と関連して説明したのと同じ 要領で４ビット・コードの比を変えることにより、サンプリング周波数を０から ６４ｋＨｚの範囲内で発生させることができる。また、図１２に示される実施形 態を、図５及び図６に示される回路と共に同じ要領で用いることができる。 ４ビット・コードとサンプリング周波数との間のマッピングは、図１２に例示 した実施例においては非線形であるが、この実施例には、ある一定の利点がある 。図８〜図１０に例示した実施例においては、クロック・ランダマイザ／サプレ ッサ回路を使用していた。このクロック・ランダマイザ／サプレッサ回路は、そ の結果として、図２〜図４及び図１２に例示した本発明の各実施例と比較して、 低いＳＮ比をもつシステムにする可能性があるが、その理由は、クロック・ラン ダマイザ／サプレッサ回路が、シグマ−デルタ変調器が発生するシグマ−デルタ 変調クロック信号を、線形に再処理するからである。これは、シグマ−デルタ変 調器が提供するノイズ・シェーピングを劣化させてしまうことがある。図１２に 例示した回路は、クロック・ランダマイザ／サプレッサ回路を除くことができ、 しかも本回路が、固定のデシメーション動作方法が後続する可変の内挿を依然と して提供できる、という点で有利である。従って、図１２の回路は、固定のデシ メーションが後続する可変の内挿を、ＳＮ比の劣化なく提供することができる。 本発明の各実施例全ての別の有意な利点は、ＤＡＣが、入力ディジタル・デー タレートを補間することによって、入来ディジタル・データレートと変調器クロ ック周波数との間の最低共通周波数にまでする能力を有する必要がない、という ことである。これは、上記サンプリング・インターバルのシグマ−デルタ変調器 に因る。従来のＤＡＣとは異なり、そのサンプリング・インターバルは、入来デ ィジタル・データレートと変調器クロックとの間のある固定の関係に正確に対応 しなければならないということはない。そのサンプリング・レートは、本発明で はシグマ−デルタ符号化されるため（即ち、一時的にノイズ・シェーピングされ るため）、そのサンプリング・レートは、平均として、所望のサンプリング・レ ートを表すことになり、しかもサンプリング・ポイントにおけるノイズもしくは ジッタはより高い周波数レンジに押し上げられることになる。従って、本発明は 、時間軸のシグマ−デルタ符号化を利用することにより、非常に高い周波数（こ れは、従来技術では、通常、ギガヘルツのレンジであった）への補間の必要性を 回避できる。このプロセスの更に別の利点は、集積回路上では、より低い補間レ シオの使用によりチップ面積の相当の節約が実現できることである。 本発明の別の重要な利点は、デシメーション又は補間の制御に使用するシグマ −デルタ変調器２０又は７８を、固定のクロック周波数を使ってクロックでき、 これによりその固定クロック周波数での変調器動作の最適化が可能となる、とい うことである。 最後に、各シグマ−デルタ制御コードの適当なパーセンテージでの適当な組合 せにより、無限の数のサンプルレートを提供することができる。これらサンプル レートは、ＤＡＣをランさせるマスタ・クロックに対し、整数又は有理数の関係 をもつことを要しない。 入力ディジタル・データ・ストリームをより高いサンプルレートのディジタル ・データ・ストリームに変換する方法を説明するのに、以上では補間を使用した が、本発明は、それに限定されるものではない。入力ディジタル・データ・スト リームをより高いサンプルレートのディジタル・データ・ストリームに変換する 方法又は装置として任意のものが、本発明を実施するのに使用するできる。 本発明において有用なインターポレータ及びデシメータは、ジョン・プロアキ ス及びディミトリス・マノラキス著、マクミラン・パブリッシング・カンパニー 刊行の“ディジタル信号処理への入門”（著作権１９８８）（Introduction to Digital Signal Processing by John Proakis and Dimitris Manolakis，publis hed by Macmillan Publishing Company）に示されているように構成できる。 以上、本発明の幾つかの特定の実施例について説明したか、種々の変更、修正 、改善が、当業者には容易に可能である。例えば、本発明は、任意のタイプのＤ ＡＣ又はディジタル−アナログ変換方法と共に使用でき、シグマ−デルタＤＡＣ に限定されない。このような変更、修正並びに改善は、本開示の一部であり、本 発 明の精神及び範囲内に入るものである。従って、上記の説明は例示に過ぎないも のであって、限定を意図したものではない。本発明は、以下の請求の範囲に記載 されたもの並びにその均等物によってのみ限定されるものである。

【手続補正書】特許法第１８４条の７第１項 【提出日】１９９５年２月１４日 【補正内容】 １９条補正 ２３．補間器と、 該補間器の出力に電気的に結合された入力を有するデシメータと、 該補間器の制御入力に電気的に結合され、該補間器により供給される補間率を 制御する一時的なノイズ整形された制御信号を供給する変調器と、 該デシメータの出力に電気的に結合された入力を有するディジタル・アナログ 変換器と、 を備えたディジタル・アナログ変換器システム。 ２４．第１のデータ速度を有するディジタル信号を受け取るステップと、 該第１のデータ速度を表す変調された出力信号を供給するために制御信号を変 調するステップと、 増加されたデータ速度を有するディジタル信号を供給するために該第１のデー タ速度を増加するステップと、 第２のデータ速度を有するディジタル信号を供給するために該変調された出力 信号に応答して該増加されたデータ速度を有するディジタル信号をデシメートす るステップと、 第２のデータ速度を有するディジタル信号をアナログ信号に変換するステップ と、 を含むディジタル信号をアナログ信号に変換する方法。 ２５． 前記制御信号を変調するステップが、該制御信号をシグマ・デルタ変調 するステップを更に含む請求の範囲２４に記載のディジタル信号をアナログ信号 に変換する方法。 ２６．デシメートするステップの前に、増加されたデータ速度を有するディジタ ル信号をフィルタするステップを更に含む請求の範囲２５に記載のディジタル信 号をアナログ信号に変換する方法。 ２７． 前記第１のデータ速度を増加するステップが、固定率で該第１のデータ 速度を増加することを含む請求の範囲２６に記載のディジタル信号をアナログ信 号に変換する方法。 ２８． 前記増加されたデータ速度を有するディジタル信号をデシメートとする ステップが、変調された信号で決定される率で前記増加されたデータ速度を有す るディジタル信号をデシメートすることを含む請求の範囲２７に記載のディジタ ル信号をアナログ信号に変換する方法。 ２９． 第１のデータ速度を有するディジタル信号を受け取るステップと、 該第１のデータ速度を表す変調された出力信号を供給するために制御信号を変 調するステップと、 増加されたデータ速度を有するディジタル信号を供給するために該変調された 出力信号に応答して該第１のデータ速度を増加するステップと、 第２のデータ速度を有するディジタル信号を供給するために該増加されたデー タ速度を有するディジタル信号をデシメートするステップと、 第２のデータ速度を有するディジタル信号をアナログ信号に変換するステップ と、 を含むディジタル信号をアナログ信号に変換する方法。 ３０． 前記制御信号を変調するステップが、該制御信号をシグマ・デルタ変調 するステップを更に含む請求の範囲２９に記載のディジタル信号をアナログ信号 に変換する方法。 ３１． デシメートするステップの前に、増加されたデータ速度を有するディジ タル信号をフィルタするステップを更に含む請求の範囲３０に記載のディジタル 信号をアナログ信号に変換する方法。 ３２． 前記第１のデータ速度を増加するステップが、前記変調された出力信号 で決定される率で該第１のデータ速度を増加することを含む請求の範囲３１に記 載のディジタル信号をアナログ信号に変換する方法。 ３３． 前記増加されたデータ速度を有するディジタル信号をデシメートとする ステップが、固定された率で前記増加されたデータ速度を有するディジタル信号 をデシメートすることを含む請求の範囲３２に記載のディジタル信号をアナログ 信号に変換する方法。 ３４． 第１のデータ速度を有するディジタル信号を受け取るステップと、 増加されたデータ速度を有するディジタル信号を供給するために固定された 率で該第１のデータ速度を増加するステップと、 第２のデータ速度を有する一時的なノイズ形のディジタル信号を供給するため に該増加されたデータ速度を有するディジタル信号を可変な率でデシメートする ステップと、 第２のデータ速度を有するディジタル信号をアナログ信号に変換するステップ と、 を含むディジタル信号をアナログ信号に変換する方法。 ３５． 第１のデータ速度を有するディジタル信号を受け取るステップと、 増加されたデータ速度を有する一時的なノイズ整形されたディジタル信号を 供給するために可変な率で該第１のデータ速度を増加するステップと、 第２のデータ速度を有するディジタル信号を供給するために該増加されたデー タ速度を有するノイズ整形されたディジタル信号を固定された率でデシメートす るステップと、 第２のデータ速度を有するディジタル信号をアナログ信号に変換するステップ と、 を含むディジタル信号をアナログ信号に変換する方法。 ３６． 前記ディジタル・アナログ変換器がシグマ・デルタ ディジタル・アナ ログ変換器である請求の範囲１から２３のいずれかに記載のディジタル・アナロ グ変換器システム。 ３７． 前記ディジタル信号をアナログ信号に変換するステップが、第２のデー タ速度を有するディジタル信号の大きさをシグマ・デルタ変調するステップを含 む請求の範囲２４から３５のいずれかに記載の方法。 【手続補正書】特許法第１８４条の８ 【提出日】１９９５年９月１９日 【補正内容】 ３４条補正 １． 第１のデータ速度を有するディジタル信号を受け取り、増加したデータ速 度を有するディジタル信号を供給する補間手段と、 該補間手段に結合され、第２のデータ速度を有するディジタル信号を与えるた めに増加したデータ速度を有するディジタル信号をデシメートするデシメーショ ン手段と、 該第１のデータ速度を表すシグマ・デルタ変調された出力信号を供給し、該第 ２のデータ速度を有するディジタル信号を供給するために該デシメーション手段 を制御する、該デシメーション手段に結合され、これを制御するシグマ・デルタ 変調器と、 該第２のデータ速度を有するディジタル信号をアナログ信号に変換する、該デ シメーション手段に結合され、該デシメーション手段からの該第２のデータ速度 を有するディジタル信号を受け取るディジタル・アナログ変換手段と、 を備えるディジタル・アナログ変換器システム。 ２．第１のデータ速度を有するディジタル信号を受け取り、増加されたデータ速 度を有するディジタル信号を提供する補間手段と、 第２のデータ速度を有するディジタル信号を供給するために、該増加されたデ ータ速度を有するディジタル信号をデシメートする、該補間手段に結合されたデ シメーション手段と、 該増加されたデータ速度を有するディジタル信号を供給するために、該第１の データ速度を表すシグマ・デルタ変調された出力信号を供給し、該補間手段を制 御する、該補間手段に結合され、該補間手段を制御するシグマ・デルタ変調器と 、 該第２のデータ速度を有するディジタル信号をアナログ信号に変換する、該 デシメーション手段に結合され、該デシメーション手段からの第２のデータ速度 を有するディジタル信号を受け取るディジタル・アナログ変換手段と、 を備えたディジタル・アナログ変換器システム。 ３． 前記変調された出力信号がマルチ−ビット コードである請求の範囲１ま たは２に記載のディジタル・アナログ変換器システム。 ４． 前記シグマ・デルタ変調器がｎ次数の変調器（ｎ＞１）である請求の範囲 １または２に記載のディジタル・アナログ変換器システム。 ５． 前記シグマ・デルタ変調器が前記第１のデータ速度を表すサンプリング周 波数選択信号を変調する請求の範囲１または２に記載のディジタル・アナログ変 換器システム。 ６． 出力ノイズと前記第１のデータ速度を有するディジタル信号のイメージを フィルタリングする、前記補間手段とデシメーション手段との間に結合されたフ ィルタ手段を更に備える請求の範囲１または２に記載のディジタル・アナログ変 換器システム。 ７． 前記第１のデータ速度を表す複数の周波数選択数を記憶する記憶手段と、 選択信号に応答して周波数選択数の１つを選択し、該選択された数をサンプリ ング周波数選択信号として前記シグマ・デルタ変調器に与える手段と、 を更に備える請求の範囲１または２に記載のディジタル・アナログ変換器シス テム。 ８． 前記補間手段が固定された率で前記第１のデータ速度を有するディジタル 信号を補間する請求の範囲１に記載のディジタル・アナログ変換器システム。 ９． 前記デシメーション手段が、前記第２のデータ速度を有するディジタル信 号を供給するために前記サンプリング周波数選択信号により決定される率で前記 増加されたデータ速度を有するディジタル信号をデシメートする請求の範囲８に 記載のディジタル・アナログ変換器システム。 １０． 前記補間手段が、前記増加されたデータ速度を有するディジタル信号を 供給するために前記サンプリング周波数選択信号により決定される率で第１のデ ータ速度を有するディジタル信号を補間する請求の範囲２に記載のディジタル・ アナログ変換器システム。 １１． 前記デシメーション手段が、固定された率で前記増加されたデータ速度 を有するディジタル信号をデシメートする請求の範囲１０に記載のディジタル・ アナログ変換器システム。 １２． 前記変調された出力信号に応答して前記第１のデータ速度を表す周波数 を有するクロックを発生するクロック発生手段を備える請求の範囲２に記載のデ ィジタル・アナログ変換器システム。 １３． 前記第１のデータ速度を表す信号を受け取り、該信号をロックし、シグ マ・デルタ変調された出力信号を供給するようにシグマ・デルタ変調器を制御す る制御信号をシグマ・デルタ変調器に供給する、前記シグマ・デルタ変調器に結 合されたフェーズ・ロック・ループ手段を更に備えた請求の範囲１または２に記 載のディジタル・アナログ変換器システム。 １４． 第１のデータ速度を有するディジタル信号を受け取るステップと、 該第１のデータ速度を表すシグマ・デルタ変調された出力信号を供給するため に制御信号をシグマ・デルタ変調するステップと、 増加されたデータ速度を有するディジタル信号を供給するために該第１のデー タ速度を増加するステップと、 第２のデータ速度を有するディジタル信号を供給するために該シグマ・デルタ 変調された出力信号に応答して該増加されたデータ速度を有するディジタル信号 をデシメートするステップと、 第２のデータ速度を有するディジタル信号をアナログ信号に変換するステップ と、 を含むディジタル信号をアナログ信号に変換する方法。 １５． 第１のデータ速度を有するディジタル信号を受け取るステップと、 該第１のデータ速度を表すシグマ・デルタ変調された出力信号を供給するため に制御信号をシグマ・デルタ変調するステップと、 増加されたデータ速度を有するディジタル信号を供給するために該シグマ・デ ルタ変調された出力信号に応答して該第１のデータ速度を増加するステップと、 該増加されたデータ速度を有するディジタル信号を第２のデータ速度を有する ディジタル信号を供給するためにデシメートするステップと、 第２のデータ速度を有するディジタル信号をアナログ信号に変換するステップ と、 を含むディジタル信号をアナログ信号に変換する方法。 １６． デシメートするステップの前に、該増加されたデータ速度で該ディジタ ル信号をフィルタするステップを更に備えた請求の範囲１４または１５に記載の 方法。 １７． 前記第１のデータ速度を増加するステップが、前記変調された固定され た率で該第１のデータ速度を増加することを含む請求の範囲１４に記載の方法。 １８． 前記増加されたデータ速度を有するディジタル信号をデシメートとする ステップが、該変調された出力信号により決定される率で前記増加されたデータ 速度を有するディジタル信号をデシメートすることを含む請求の範囲１７に記載 の方法。 １９． 前記第１のデータ速度を増加するステップが、該変調された出力信号で 決定される率でデータ速度を増加することを含む請求の範囲１５に記載の方法。 ２０． 前記増加されたデータ速度を有するディジタル信号をデシメートとする ステップが、固定された率で前記増加されたデータ速度を有するディジタル信号 をデシメートすることを含む請求の範囲１９に記載の方法。 ２１． 前記ディジタル・アナログ変換器がシグマ・デルタ ディジタル・アナ ログ変換器である請求の範囲１から１３のいずれかに記載のディジタル・アナロ グ変換器システム。 ２２． 前記ディジタル信号をアナログ信号に変換するステップが、第２のデー タ速度を有するディジタル信号の大きさをシグマ・デルタ変調するステップを含 む請求の範囲１４から２０のいずれかに記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 セリニ，ロナルド・エイ アメリカ合衆国マサチューセッツ州02160, ニュートン，ワイルドウッド・アベニュー 24 (72)発明者 ソボル，ジェームズ・エム アメリカ合衆国マサチューセッツ州02056, ノーフォーク，ウェア・ドライブ 17 【要約の続き】 タ変調器のデータ速度に変換する。

Claims (1)

1. 【特許請求の範囲】 １チ−第１のデータ速度を有するディジタル信号を受け取り、増加したデータ速 度を有するディジタル信号を供給する補間手段と、 該補間手段に結合され、第２のデータ速度を有するディジタル信号を与えるた めに増加したデータ速度を有するディジタル信号をデシメーテイングするデシメ ーション手段と、 該第１のデータ速度を表す変調された出力信号を供給し、該第２のデータ速度 を有するディジタル信号を供給するために該デシメーション手段を制御する、該 デシメーション手段に結合され、これを制御する変調器と、 該第２のデータ速度を有するディジタル信号をアナログ信号に変換する、該デ シメーション手段に結合され、該デシメーション手段からの該第２のデータ速度 を有するディジタル信号を受け取るディジタル・アナログ変換手段と、 を備えるディジタル・アナログ変換器システム。 ２． 前記変調器がシグマ・デルタ変調器を備える請求の範囲１に記載のディジ タル・アナログ変換器システム。 ３． 前記変調された出力信号がマルチ−ビット コードである請求の範囲２に 記載のディジタル・アナログ変換器システム。 ４． 前記シグマ・デルタ変調器がｎ次数の変調器（ｎ＞１）である請求の範囲 ２に記載のディジタル・アナログ変換器システム。 ５． 前記シグマ・デルタ変調器が前記第１のデータ速度を表すサンプリング周 波数選択信号を変調する請求の範囲２に記載のディジタル・アナログ変換器シス テム。 ６． 出力ノイズと前記第１のデータ速度を有するディジタル信号のイメージを フィルタリングする、前記補間手段とデシメーション手段との間に結合されたフ ィルタ手段を更に備える請求の範囲１に記載のディジタル・アナログ変換器シス テム。 ７． 前記第１のデータ速度を表す複数の周波数選択数を記憶する記憶手段と、 選択信号に応答して周波数選択数の１つを選択し、該選択された数をサンプリ ング周波数選択信号として前記シグマ・デルタ変調器に与える手段と、 を更に備える請求の範囲５に記載のディジタル・アナログ変換器システム。 ８． 前記補間手段が固定速度で第１のデータ速度を有するディジタル信号を補 間する請求の範囲５に記載のディジタル・アナログ変換器システム。 ９． 前記デシメーション手段が、前記第２のデータ速度を有するディジタル信 号を供給するために前記サンプリング周波数選択信号により決定される率で前記 増加されたデータ速度を有するディジタル信号をデシメート（ｄｅｃｉｍａｔｅ ）する請求の範囲８に記載のディジタル・アナログ変換器システム。 １０． 前記第１のデータ速度を表す信号を受け取り、該信号をロックし、シグ マ・デルタ変調された出力信号を供給するようにシグマ・デルタ変調器を制御す る制御信号をシグマ・デルタ変調器に供給する、前記シグマ・デルタ変調器に結 合されたフェーズ・ロックド・ループ手段を更に備えた請求の範囲２に記載のデ ィジタル・アナログ変換器システム。 １１． 第１のデータ速度を有するディジタル信号を受け取り、増加したデー タ速度を有するディジタル信号を供給する補間手段と、 該補間手段に結合され、第２のデータ速度を有するディジタル信号を与えるた めに増加したデータ速度を有するディジタル信号をデシメーテイングするデシメ ーション手段と、 該第１のデータ速度を表す変調された出力信号を供給し、該増加されたデータ 速度を有するディジタル信号を供給するために該デシメーション手段を制御する 、該デシメーション手段に結合され、これを制御する変調器と、 該第２のデータ速度を有するディジタル信号をアナログ信号に変換する、該デ シメーション手段に結合され、該デシメーション手段からの該第２のデータ速度 を有するディジタル信号を受け取るディジタル・アナログ変換手段と、 を備えるディジタル・アナログ変換器システム。 １２． 前記変調器がシグマ・デルタ変調器を備える請求の範囲１１に記載のデ ィジタル・アナログ変換器システム。 １３． 前記変調された出力信号がマルチ−ビット コードである請求の範囲１ ２に記載のディジタル・アナログ変換器システム。 １４． 前記シグマ・デルタ変調器がｎ次数の変調器（ｎ＞１）である請求の範 囲１２に記載のディジタル・アナログ変換器システム。 １５． 前記シグマ・デルタ変調器が前記第１のデータ速度を表すサンプリング 周波数選択信号を変調する請求の範囲１２に記載のディジタル・アナログ変換器 システム。 １６． 出力ノイズと前記第１のデータ速度を有するディジタル信号のイメージ をフィルタリングする、前記補間手段とデシメーション手段との間に結合された フィルタ手段を更に備える請求の範囲１１に記載のディジタル・アナログ変換器 システム。 １７． 前記第１のデータ速度を表す複数の周波数選択数を記憶する記憶手段と 、 選択信号に応答して周波数選択数の１つを選択し、該選択された数をサンプリ ング周波数選択信号として前記シグマ・デルタ変調器に与える手段と、 を更に備える請求の範囲１５に記載のディジタル・アナログ変換器システム。 １８． 前記補間手段が、前記増加されたデータ速度を有するディジタル信号を 供給するために前記サンプリング周波数選択信号により決定される率で第１のデ ータ速度を有するディジタル信号を補間する請求の範囲１５に記載のディジタル ・アナログ変換器システム。 １９． 前記デシメーション手段が、固定された率で前記増加されたデータ速度 を有するディジタル信号をデシメートする請求の範囲１８に記載のディジタル・ アナログ変換器システム。 ２０． 前記変調された出力信号に応答して前記第１のデータ速度を表す周波数 を有するコロックを発生するクロック発生手段を備える請求の範囲１５に記載の ディジタル・アナログ変換器システム。 ２１． 前記第１のデータ速度を表す信号を受け取り、該信号をロックし、シグ マ・デルタ変調された出力信号を供給するようにシグマ・デルタ変調器を制御す る制御信号をシグマ・デルタ変調器に供給する、前記シグマ・デルタ変調器に結 合されたフェーズ・ロック・ループ手段を更に備えた請求の範囲１２に記載のデ ィジタル・アナログ変換器システム。 ２２． 補間器と、 該補間器の出力に電気的に結合された入力を有するデシメータと、 該デシメータの制御入力に電気的に結合され、該デシメータにより供給される デシメーション率を制御する一時的なノイズ整形された制御信号を供給する変調 器と、 該デシメータの出力に電気的に結合された入力を有するディジタル・アナログ 変換器と、 を備えたディジタル・アナログ変換器システム。 ２３．補間器と、 該補間器の出力に電気的に結合された入力を有するデシメータと、 該デシメータの制御入力に電気的に結合され、該デシメータにより供給される デシメーション率を制御する一時的なノイズ形制御信号を供給する変調器と、 該デシメータの出力に電気的に結合された入力を有するディジタル・アナログ 変換器と、 を備えたディジタル・アナログ変換器システム。 ２４．第１のデータ速度を有するディジタル信号を受け取るステップと、 該第１のデータ速度を表す変調された出力信号を供給するために制御信号を変 調するステップと、 増加されたデータ速度を有するディジタル信号を供給するために該第１のデー タ速度を増加するステップと、 第２のデータ速度を有するディジタル信号を供給するために該変調された出力 信号に応答して該増加されたデータ速度を有するディジタル信号をデシメートす るステップと、 第２のデータ速度を有するディジタル信号をアナログ信号に変換するステップ と、 を含むディジタル信号をアナログ信号に変換する方法。 ２５． 前記制御信号を変調するステップが、該制御信号をシグマ・デルタ変調 するステップを更に含む請求の範囲２４に記載のディジタル信号をアナログ信号 に変換する方法。 ２６．デシメートするステップの前に、増加されたデータ速度を有するディジタ ル信号をフィルタするステップを更に含む請求の範囲２５に記載のディジタル信 号をアナログ信号に変換する方法。 ２７． 前記第１のデータ速度を増加するステップが、固定率で該第１のデータ 速度を増加することを含む請求の範囲２６に記載のディジタル信号をアナログ信 号に変換する方法。 ２８． 前記増加されたデータ速度を有するディジタル信号をデシメートとする ステップが、変調された信号で決定される率で前記増加されたデータ速度を有す るディジタル信号をデシメートすることを含む請求の範囲２７に記載のディジタ ル信号をアナログ信号に変換する方法。 ２９． 第１のデータ速度を有するディジタル信号を受け取るステップと、 該第１のデータ速度を表す変調された出力信号を供給するために制御信号を変 調するステップと、 増加されたデータ速度を有するディジタル信号を供給するために該変調された 出力信号に応答して該第１のデータ速度を増加するステップと、 該増加されたデータ速度を有するディジタル信号をデシメートするステップと 、 第２のデータ速度を有するディジタル信号をアナログ信号に変換するステップ と、 を含むディジタル信号をアナログ信号に変換する方法。 ３０． 前記制御信号を変調するステップが、該制御信号をシグマ・デルタ変調 するステップを更に含む請求の範囲２９に記載のディジタル信号をアナログ信号 に変換する方法。 ３１． デシメートするステップの前に、増加されたデータ速度を有するディジ タル信号をフィルタするステップを更に含む請求の範囲３０に記載のディジタル 信号をアナログ信号に変換する方法。 ３２． 前記第１のデータ速度を増加するステップが、前記変調された出力信号 で決定される率で該第１のデータ速度を増加することを含む請求の範囲３１に記 載のディジタル信号をアナログ信号に変換する方法。 ３３． 前記増加されたデータ速度を有するディジタル信号をデシメートとする ステップが、固定された率で前記増加されたデータ速度を有するディジタル信号 をデシメートすることを含む請求の範囲３２に記載のディジタル信号をアナログ 信号に変換する方法。 ３４． 第１のデータ速度を有するディジタル信号を受け取るステップと、 増加されたデータ速度を有するディジタル信号を供給するために固定された 率で該第１のデータ速度を増加するステップと、 第２のデータ速度を有する一時的なノイズ整形されたディジタル信号を供給す るために該増加されたデータ速度を有するディジタル信号をデシメートするステ ップと、 第２のデータ速度を有するディジタル信号をアナログ信号に変換するステップ と、 を含むディジタル信号をアナログ信号に変換する方法。 ３５． 第１のデータ速度を有するディジタル信号を受け取るステップと、 増加されたデータ速度を有する一時的なノイズ整形されたディジタル信号を 供給するために可変な率で該第１のデータ速度を増加するステップと、 第２のデータ速度を有するディジタル信号を供給するために該増加されたデー タ速度を有するノイズ整形されたディジタル信号を固定された率でデシメートす るステップと、 第２のデータ速度を有するディジタル信号をアナログ信号に変換するステップ と、 を含むディジタル信号をアナログ信号に変換する方法。 ３６． 前記ディジタル・アナログ変換器がシグマ・デルタ ディジタル・アナ ログ変換器である請求の範囲１から２３のいずれかに記載のディジタル・アナロ グ変換器システム。 ３７． 前記ディジタル信号をアナログ信号に変換するステップが、第２のデー タ速度を有するディジタル信号の大きさをシグマ・デルタ変調するステップを含 む請求の範囲２４から３５のいずれかに記載の方法。