JPH10511232A

JPH10511232A - 不均一サンプル・レートを用いるディジタル／ディジタル変換

Info

Publication number: JPH10511232A
Application number: JP7529629A
Authority: JP
Inventors: ウィルソン，ジェームズ; セリーニ，ロナルド・エイ; ソボル，ジェームズ・エム
Original assignee: アナログ・デバイセス・インコーポレーテッド
Priority date: 1994-05-11
Filing date: 1995-03-23
Publication date: 1998-10-27
Also published as: EP0759233A1

Abstract

(57)【要約】ディジタル・サンプル間の時間的間隔にのシグマ−デルタ変調を用いるディジタル／ディジタル変換の方法および装置。本発明の方法および装置は、不均一サンプリングにより生じるノイズが周知の濾波技術により除去することができる１つの領域へ周波数整形される（即ち、より高い周波数へシフトされる）ように時間基準のシグマ−デルタ変調を行う。一実施例において、ディジタル・データは固定比で補間され（１６）、次いで到来するディジタル・データ・ストリームのデータ速度を平均として表わすシグマ−デルタ変調された周波数選定信号の制御下でデシメートされる（２１）。その後、ディジタル・データは、コンバータにより出力され次いで固定比でデシメートされる（４０）ディジタル・データのデータ速度を平均として表わす第２のシグマ−デルタ変調された周波数選定信号の制御下で（４６）補間される（３０）。その後、ディジタル・データは、固定比で補間され、次いでコンバータにより出力されるディジタル・データのデータ速度を平均として表わす第２のシグマ−デルタ変調された周波数選定信号の制御下でデシメートされる。第１および第２の周波数信号選定数が、ｎ次ｍビットのシグマ−デルタ変調器を用いて変調される。当該方法および装置は、到来するディジタル・データ・ストリームのデータ速度を第１のｎ次ｍビットシグマ−デルタ変調器のデータ速度へ変換し、次いで第１のシグマ−デルタ変調器（２０）からのディジタル・データ・ストリームをｎ次ｍビットのシグマ−デルタ変調器（３２）により決定される出力データ速度へ変換する。

Description

【発明の詳細な説明】不均一サンプル・レートを用いるディジタル／ディジタル変換関連出願の引照本発明は、１９９３年９月１３日出願の係属中の弊米国特許出願第０８／１２０，９５７号「不均一サンプル・レートを用いるディジタル／アナログ変換（ＤＩＧＩＴＡＬＴＯＡＮＡＬＯＧＣＯＮＶＥＲＳＩＯＮＵＳＩＮＧＮＯＮＵＮＩＦＯＲＭＳＡＰＬＥＲＡＴＥＳ）」、１９９３年９月１３日出願の同第０８／１２１，１０４号「不均一サンプル・レートを用いるアナログ／ディジタル変換（ＡＮＡＬＯＧＴＯＤＩＧＩＴＡＬＣＯＮＶＥＲＳＩＯＮＵＳＩＮＧＮＯＮＵＮＩＦＯＲＭＳＡＭＰＬＥＲＡＴＥＳ）」、１９９４年５月１１日出願の同第０８／２４１，０５９号「不均一サンプル・レートを用いるディジタル／ディジタル変換（ＤＩＧＩＴＡＬＴＯＤＩＧＩＴＡＬＣＯＮＶＥＲＳＩＯＮＵＳＩＮＧＮＯＮＵＮＩＦＯＲＭＳＡＭＰＬＥＲＡＴＥＳ）」、１９９４年９月１３日出願の国際特許出願第ＰＣＴ／ＵＳ９４／１０２６８号「不均一サンプル・レートを用いるディジタル／アナログ変換（ＤＩＧＩＴＡＬＴＯＡＮＡＬＯＧＣＯＮＶＥＲＳＩＯＮＵＳＩＮＧＮＯＮＵＮＩＦＯＲＭＳＡＭＰＬＥＲＡＴＥＳ）」の一部継続出願であり、その全体的な開示が参考のため本文に援用される。発明の背景１．発明の分野本発明は、ディジタル／ディジタル変換のための方法および回路の分野に関する。特に、本発明は、ディジタル・サンプル間の時間的間隔のシグマ−デルタ変調を用いるディジタル／ディジタル信号変換のための方法および回路に関する。２．関連技術の論議ディジタル／ディジタル変換のためのディジタル／ディジタル・コンバータ回路および方法は、当技術において公知である。従来のディジタル／ディジタル・コンバータの一例は、米国郵便番号０２０６２、マサチューセッツ州Ｎｏｒｗｏｏｄ、Ｐ．Ｏ．Ｂｏｘ９１０６、ＴｅｃｈｎｏｌｏｇｙＷａｙ１のＡｎａｌｏｇＤｅｖｉｃｅｓ社製のＡＤ１８９０／ＡＤ１８９１非同期サンプル・レート・コンバータである。概念的には、これらのコンバータは、３００ピコ秒の時間分解能を持つ超高速の相等内部サンプル・レートまでの入力データを内蔵し、この内蔵されたデータを所望の出力サンプル・レートまでデシメート（ｄｅｃｉｍａｔｅ）する。オーバーサンプルされたディジタル・データの等価周波数は、約３．２７６８ギガヘルツである。図１は、ＡＤ１８９０／ＡＤ１８９１の全体的な機能ブロック図である。図１に示されるように、データ速度（ｄａｔａｒａｔｅ）Ｆｓ１における入力ディジタル・データが、補間器により元の入力信号サンプルのそれぞれの間にゼロ値のサンプルを挿入することにより、ある比で補間（ｉｎｔｅｒｐｏｌａｔｅ）される。このオーバーサンプル信号は、次にディジタルＦＩＲ低域通過フィルタへ送られてシーケンスを平滑化しあるいは積分する。補間され濾波されたディジタル・データは、ゼロ次の保持抵抗（ｚｅｒｏ −ｏｒｄｅｒｈｏｌｄｒｅｇｉｓｔｅｒ）へ送られ、次いでデシメーメーション・ブロックにおいてディジタル・データ・ストリームをデシメートすることにより非同期的に再びサンプルされて、データ速度Ｆｓ２でディジタル・データ出力を生じる。従来のディジタル／ディジタル・コンバータの制限の１つは、等しく隔てられた時間的間隙における入力信号の大きさを決定するに過ぎないことである。このことは、均一サンプリング（ｕｎｉｆｏｒｍｓａｍｐｌｉｎｇ）として知られる。更に、従来のディジタル／ディジタル・コンバータにおいては、サンプル速度、即ち、到来するディジタル・データ・ストリームの速度は、ディジタル／ディジタル・コンバータのクロックに用いられるマスター・クロックとは無関係であり得ない。この到来ディジタル・データの速度は、ディジタル／ディジタル・コンバータ・チップのマスター・クロックのある整数商（ｉｎｔｅｇｅｒｄｉｖｉｓｉｏｎ）でなければならない。このことは、ディジタル／ディジタル・コンバータが必ずしもマスター・クロックに分割可能ではない２つの異なるデータ速度におけるディジタル・データ（更に一般的には、マスター・クロックに整数分割し得ない速度におけるディジタル・データ）を受取るものとすれば、ディジタル／ディジタル・コンバータのクロッキングのため利用し得る２つの異なる周波数のマスター・クロックが存在しなければならない（更に一般的には、ディジタル／ディジタル・コンバータのクロックに利用し得る到来ディジタル・データとの整数関係を持つマスター・クロックが存在しなければならない）。従来のディジタル／ディジタル・コンバータの別の問題は、典型的にこれらコンバータが外部から供給されるクロック信号によりクロックされるように設計されないことである。ディジタル／ディジタル・コンバータの構成要素は、典型的には、ディジタル／ディジタル・コンバータ・チップに対してマスター・クロックにより決定されるクロック周波数で動作するように最適化される。このことは、一部のディジタル／ディジタル・コンバータがある外部から供給されるクロック信号に対してロックしてこの信号で動作することができないという付加的な制限をもたらす。従って、ディジタル・データ速度におけるなんらかの変化があるならば、ディジタル／ディジタル・コンバータに対する到来ディジタル・データ・ストリームおよびマスター・クロックが必ずしも相互に関連付けられないため、到来ディジタル・データ速度およびマスター・クロックの相対的周波数における時間的変化が全体的なディジタル／ディジタル変換プロセスを乱し得る。更に、ＦＩＲフィルタ・タップ数および関連係数が、フィルタを複雑にしかつ到来ディジタル・データ・ストリームが早いデータ速度を持つ時に高い処理能力を得ることを困難にするほど非常に大きくなり得る。従って、本発明の目的は、「不均一（ＮＯＮＵＮＩＦＯＲＭ）」サンプリング（即ち、サンプリング点の変更可能な時間的間隔）を用いてディジタル／ディジタル変換を行うための方法および装置を提供することである。本発明の別の目的は、外部から供給されるクロック信号にロックすることができ、かつコンバータのマスター・クロックとは独立的なサンプリング・レートを提供することができるディジタル／ディジタル変換を行うための方法および装置を提供することである。発明の概要本発明は、「不均一」サンプリングを用いるディジタル／ディジタル変換のための方法および装置を提供することにより従来技術の制限を克服する。本発明の一実施例においては、当該装置は、第１の補間器、あるいは第１のデータ速度でディジタル信号を受取って第１の増加したデータ速度でディジタル信号を供給するためのサンプルおよびホールド回路のような他の類似の回路と、この第１の補間器に接続されて第２のデータ速度でディジタル信号を提供するよう第１の増加したデータ速度でディジタル信号をデシメートするための第１のデシメータ（ｄｅｃｉｍａｔｏｒ）とを含んでいる。一実施例においては、第１のシグマ−デルタ変調器が第１のデシメータに接続されてこれを制御し、第１のデータ速度を表わす第１のシグマ−デルタ変調された出力信号を生じ、かつ第２のデータ速度でディジタル信号を生じるよう第１のデシメータを制御する。本発明のこの部分は、固定比でディジタル・データを補間し、所望の第２のデータ速度に応じて変更可能な比で補間されたディジタル・データをデシメートする。別の実施例においては、シグマ−デルタ変調器が補間器に接続されてこれを制御し、かつ第１のデータ速度を表わすシグマ−デルタ変調された出力信号を生じ、補間器を制御して、増加したデータ速度でディジタル・データ・ストリームを生じて、デシメータによるデシメーション（ｄｅｃｉｍａｔｉｏｎ）のときに、ディジタル信号が第２の速度にあるようにする。本発明のこの部分は、所望の第２のデータ速度に応じて変更可能な比でディジタル・データを補間し、次いで固定比で補間されたデータをデシメートする。特定の用途の性能要件に従って、第２のデータ速度でデシメートされたディジタル・データは次に、例えば、第１の増加したデータ速度におけるディジタル・データの変更可能なデシメーションによって誘導されたシグマ−デルタ・ノイズを除去するように濾波される。第２のデータ速度におけるディジタル・データは、第２の補間器、あるいは第２のデータ速度におけるディジタル・データを受取って第２の増加されたデータ速度のディジタル信号を供給するサンプルおよびホールド回路のような他の類似の回路へ供給される。第２のデシメータが補間器に接続され、第３のデータ速度におけるディジタル信号を生じるように第２の増加されたデータ速度のディジタル信号をデシメートする。一実施例においては、第２のシグマ−デルタ変調器が第２の補間器に接続されてこれを制御し、第３のデータ速度を表わす第２のシグマ−デルタ変調された出力信号を生じ、第２の補間器を制御して、第２のデシメータによるデシメーションと同時にディジタル信号が第３のデータ速度にあるように第２の増加されたデータ速度におけるディジタル信号を生じる。本発明のこの部分は、所望の第３のデータ速度に応じて変更可能な比でディジタル・データを補間し、次いで固定比で補間されたディジタル・データをデシメートする。別の実施例においては、シグマ−デルタ変調器がデシメータに接続されてこれを制御し、第３のデータ速度を表わすシグマ−デルタ変調された出力信号を生じて、第３のデータ速度におけるディジタル信号を生じるようにデシメータを制御する。本発明のこの部分は、固定比でディジタル・データを補間し、次いで所望の第３のデータ速度に応じて変更可能な比で補間されたディジタル・データをデシメートする。本発明の別の実施例においては、ディジタルＰＬＬであるかあるいは出力が第１のシグマ−デルタ変調器に接続されたアナログＰＬＬである第１のフェーズ・ロック・ループ（位相同期ループ：ＰＬＬ）が、第１のデータ速度を表わす信号を受取ってこの信号にロックし、かつシグマ−デルタ変調された出力信号を生じるように第１のシグマ−デルタ変調器を制御する第１の制御信号をこの第１のシグマ−デルタ変調器へ与えるために設けられる。一実施例においては、第１のシグマ−デルタ変調器が、ＰＬＬにおけるディジタル的に制御された発振器の一部をなしている。この第１のフェーズ・ロック・ループは、回路が任意の外部から供給されるクロック信号にロックしてこれを追跡することを可能にする。本発明の別の実施例においては、ディジタルＰＬＬであるかあるいは出力が第２のシグマ−デルタ変調器に接続されたアナログＰＬＬである第２のフェーズ・ロック・ループ（ＰＬＬ）が、第３のデータ速度を表わす信号を受取り、この信号にロックし、かつ第２のシグマ−デルタ変調出力信号を生じるように第２のシグマ−デルタ変調器を制御する第２の制御信号をこの第２のシグマ−デルタ変調器へ与えるために設けられる。この第２のシグマ−デルタ変調器は、ＰＬＬにおけるディジタル的に制御される発振器の一部をなしている。この第２のフェーズ・ロック・ループは、回路が任意の外部から供給されるクロック信号にロックしてこれを追跡することを可能にする。広義に述べるならば、本発明の方法は、「不均一」サンプリングにより生じるエラーが従来の濾波技術によって除去できる領域へ周波数整形される（即ち、より高い周波数へシフトされる）ようなタイム・ベースのシグマ・デルタ変調を含む。即ち、本発明は、一時的にノイズ整形されるディジタル信号を生じる。本発明の一部において、当該方法は、固定補間（あるいは、ディジタル信号あるいはディジタル・データ・ストリームのデータ速度あるいはサンプル・レートを増加する他の方法）を行い、影像（ｉｍａｇｅ）を除去するよう濾波して、入力データ・ストリームのサンプリング周波数またはデータ速度を表わす周波数選択信号が送られる第１のシグマ−デルタ変調器によってデシメーションが制御される可変デシメーションが後に続く。固定補間（ｆｉｘｅｄｉｎｔｅｒｐｏｌａｔｉｏｎ）とは、補間比がサンプル・レートの如何に拘わらず同じであることを意味する。可変デシメーション（ｖａｒｉａｂｌｅｄｅｃｉｍａｔｉｏｎ）とは、デシメーション比が所望の出力サンプル・レートの関数として変更されることを意味する。特に、ある予め定めた限度内のデータ速度におけるディジタル・データ・ストリームがより高いデータ速度へ補間される。このより高いデータ速度のディジタル・データ・ストリームは、次に、到来ディジタル・データ・ストリームのデータ速度を表わすシグマ−デルタ変調信号である制御信号を用いてデシメートされる。周波数選択信号は、第１のｎ次ｍビットのシグマ−デルタ変調器（ｆｉｒｓｔｎ−ｔｈｏｒｄｅｒｍ−ｂｉｔｓｉｇｍａ−ｄｅｌｔａｍｏｄｕｌａｔｏｒ）を用いて変調される。この制御信号（第２のシグマ− デルタ変調器により出力されるシグマ−デルタ変調された周波数選択数）は、平均として、到来ディジタル・データ・ストリーム（ｉｎｃｏｍｉｎｇｄｉｇｉｔａｌｄａｔａｓｔｒｅａｍ）のデータ速度を表わす。データはこのように、第１のｎ次ｍビットのシグマ−デルタ変調器のクロック周波数における補間／デシメーション・プロセスから抜けだす。このように、当該方法のこの部分は、到来ディジタル・データ・ストリームのデータ速度を第１のｎ次ｍビットのシグマ−デルタ変調器のデータ速度へ変換する。到来ディジタル・データ・ストリームのデータ速度がいったん第１のｎ次ｍビットのシグマ−デルタ変調器のデータ速度へ変換されると、当方法の別の部分は、可変補間（あるいは、ディジタル信号またはディジタル・データ・ストリームのデータ速度またはサンプリング周波数を増加する他の方法）を行い、濾波して影像を除去し、所望の出力サンプル・レートを表わす周波数選択信号が送られる第２のシグマ−デルタ変調器により制御される補間により固定デシメーションが後に続く。可変補間（ｖａｒｉａｂｌｅｉｎｔｅｒｐｏｌａｔｉｏｎ）とは、補間比が所望の出力サンプル・レートの関数として変更されることを意味する。固定デシメーション（ｆｉｘｅｄｄｅｃｉｍａｔｉｏｎ）とは、デシメーション比がサンプル・レートの如何に拘わらず同じであることを意味する。特に、第１のｎ次ｍビットのシグマ−デルタ変調器のデータ速度におけるディジタル・データ・ストリームは、所望の出力データ速度（即ち、サンプル・レートまたはサンプリング周波数）を表わすシグマ−デルタ変調された信号である制御信号を用いて、より高いデータ速度へ補間される。周波数選択信号は、第２のｎ次ｍビットのシグマ−デルタ変調器を用いて変調される。この制御信号（第２のシグマ−デルタ変調器により出力されるシグマ−デルタ変調された周波数選択信号）は、平均として、コンバータにより出力されるディジタル・データのサンプル・レートを表わす。制御信号は、固定デシメーションと同時にデータが所望の出力サンプル・レートにおける補間／デシメーション・プロセスから抜け出す（現われる）すように、データ速度を増加するよう補間器を制御する。このように、当方法のこの部分は、可変デシメーション・プロセスにより出力されるディジタル・データ・ストリームのデータ速度をオーバーサンプルされた信号から所望のサンプル・レートを持つディジタル・データ・ストリームへ変換する。本発明の別の部分において、当方法は、可変補間（あるいは、ディジタル・データ・ストリームのサンプル・レートを増加する他の方法）を行い、影像を除去するため濾波して、その後、入力データ・ストリームのサンプリング周波数を表わす周波数選択数が送られるシグマ−デルタ変調器により制御される補間による固定補間が続く。可変補間（ｖａｒｉａｂｌｅｉｎｔｅｒｐｏｌａｔｉｏｎ）とは、補間比が所望の出力サンプル・レートの関数として変更されることを意味する。固定デシメーション（ｆｉｘｅｄｄｅｃｉｍａｔｉｏｎ）とは、デシメーション比がサンプル・レートの如何に拘わらず同じであることを意味する。ある予め定めた限度内のデータ速度におけるディジタル・データ・ストリームは、到来ディジタル・データ・ストリームのデータ速度を表わすシグマ−デルタ変調された信号である制御信号を用いてより高いデータ速度へ補間される。周波数選択信号は、ｎ次ｍビットのシグマ−デルタ変調器を用いて変調される。この制御信号（シグマ−デルタ変調器により出力されるシグマ−デルタ変調周波数選択数）は、平均として、到来ディジタル・データ・ストリームのデータ速度を表わす。制御信号は、固定デシメーションと同時にデータがｎ次ｍビットのシグマ−デルタ変調器のクロック周波数における補間／デシメーション・プロセスから抜け出す（現われる）ように、データ速度を増加するよう補間器を制御する。このように、当方法の前記部分は、到来ディジタル・データ・ストリームのデータ速度をｎ次ｍビットのシグマ−デルタ変調器のデータ速度へ変換する。到来ディジタル・データ・ストリームのデータ速度がいったん第１のｎ次ｍビットのシグマ−デルタ変調器のデータ速度へ変換されると、当方法の別の部分が固定補間（あるいは、ディジタル・データ・ストリームのサンプル・レートを増加する他の方法）を行い、影像を除去するよう濾波し、その後、出力ディジタル・データ・ストリームの所望のデータ速度を表わす周波数選択数が送られる第２のシグマ−デルタ変調器により制御されるデシメーションにより可変デシメーションが続く。固定補間（ｆｉｘｅｄｉｎｔｅｒｐｏｌａｔｉｏｎ）とは、補間比がサンプル・レートの如何に拘わらず同じであることを意味する。可変デシメーション（ｖａｒｉａｂｌｅｄｅｃｉｍａｔｉｏｎ）とは、所望の出力サンプル・レートの関数として変更されることを意味する。特に、第１のｎ次ｍビットのシグマ−デルタ変調器のデータ速度におけるディジタル・データ・ストリームは、より高いデータ速度へ補間される。このより高いデータ速度のディジタル・データ・ストリームは次に、所望の出力データ速度（またはサンプル・レート）を表わすシグマ−デルタ変調された信号である制御信号を用いてデシメートされる。周波数選択信号は、第２のｎ次ｍビットのシグマ−デルタ変調器を用いて変調される。この制御信号（シグマ−デルタ変調器により出力されるシグマ−デルタ変調された周波数選択信号）は、平均として、コンバータにより出力されるディジタル・データのサンプル・レートを表わす。このように、データは、所望の出力サンプル・レートにおける補間／デシメーション・プロセスから抜け出す（現われる）。このように、当方法のこの部分は、可変補間プロセスにより出力されるディジタル・データ・ストリームのデータ速度をオーバーサンプルされた信号から所望のサンプル・レートを持つディジタル・データ・ストリームへ変換する。本発明の特徴および利点については、添付図面と、詳細な記述の終りに添付される請求の範囲とに関して参照されるべき本発明の以降の詳細な記述から更に容易に理解され明らかになるであろう。図面の簡単な説明参考のため本文に援用される図面において、類似の要素は同じ参照番号が付される。図１は、従来のディジタル／ディジタル・コンバータのブロック図、図２は、本発明の第１の実施例を組込むディジタル／ディジタル・コンバータ回路のブロック図、図３は、図２の回路の更に詳細なブロック図、図４は、図２〜図３、図５〜図５Ａ、図９〜図１０、図１２および図１４〜図１７のｎ次ｍビットのシグマ−デルタ変調器に対して前に記憶された周波数を供給するための回路のブロック図、図５は、図２〜図３および図１６〜図１７の回路におけるロッキング回路を示すブロック図、図５Ａは、図２〜図３および図１６〜図１７の回路におけるロッキング回路とシグマ−デルタ変調器の組合わせの使用を示すブロック図、図６は、図２〜図３、図５〜図５Ａ、図９〜図１０および図１４〜図１７の回路と関連して用いられるロッキング回路のブロック図、図７は、ディジタル／ディジタル・コンバータを外部から供給されるクロック信号へロックするため図２〜図３、図５〜図５Ａ、図９〜図１０、図１２および図１４〜図１７の回路と関連して用いられる第２のロッキング回路のブロック図、図８は、本発明の方法の第１の実施例の諸ステップを示すフローチャート、図９は、本発明の第２の実施例を組込むディジタル／ディジタル・コンバータ回路のブロック図、図１０は、図９の回路の更に詳細なブロック図、図１１は、本発明の方法の第２の実施例の諸ステップを示すフローチャート、図１２は、本発明の第３の実施例を組込むディジタル／ディジタル・コンバータ回路のブロック図、図１３は、図１２の回路における４ビット・コードと対応するサンプリング周波数との間の関係を示すグラフ、図１４は、図９〜図１０、図１２、および図１４〜図１７の回路におけるロッキング回路を示すブロック図、図１５は、図９〜図１０、図１２、および図１４〜図１７の回路におけるロッキング回路とシグマ−デルタ変調器の組合わせの使用を示すブロック図、図１６は、異なるサンプル・レートを持つ信号をディジタル的に混合する回路を示すブロック図、図１７は、１つのデータ速度を持つディジタル・データ・ストリームから異なるデータ速度を持つディジタル・データ・ストリームを生じる回路を示すブロック図、図１８は、信号をディジタル的に混合する本発明の方法の諸ステップを示すフローチャート、および図１９は、本発明による１つのディジタル・データ・ストリームから複数のディジタル・データ・ストリームを生じる方法の諸ステップを示すフローチャートである。詳細な説明例示目的のみのため、また一般性を限定することなく、本発明については、特定のデータ速度、補間（または更に一般的に、サンプル・レートの増加）比、デシメーション比、および動作のクロック周波数との関連において次に説明する。当業者は、本発明が開示された特定の実施例に限定されるものではなく、励磁されるものと異なる動作パラメータを有する他の回路および方法に対して更に一般的に適用できることを認識されよう。図２は、本発明の第１の実施例を広義に示すブロック図である。回路１０の全目的は、システムの予め定めた動作範囲内の任意のデータ速度で線１２上でディジタル・データ・ストリームを受取ること、および線４２上でディジタル・データをディジタル・データ・ストリームへ変換することである。線４２上のディジタル・データ・ストリームのデータ速度は、線１２上のディジタル・データ・ストリームのデータ速度と同じか、より高いか、あるいはより低くてもよい。回路１０は、この機能を、第１のいわゆる「オーバーサンプルされた」信号を生成するように線１２上のディジタル・データ・ストリームのサンプル・レート（Ｆｓ１）を増加し、次いで、線１４上に存在するデータ・ストリームが固定された予め定めたデータ速度であるようにこのより高い速度のデータ・ストリームをデシメートすることによって実施する。換言すれば、回路１０の回路部分１３が、システムの予め定めた動作範囲内の任意のデータ速度でディジタル・データを受取り、このデータを別のデータ速度の線１４上のディジタル・データ・ストリームへ変換する。線１４上のデータ速度は、入力データ・ストリームのデータ速度と同じでも、同じでなくてもよく、固定速度あるいは可変速度でもよい。線１２上のディジタル・データ・ストリームは、任意の幅（即ち、任意のビット数）でよい。線１２上のディジタル・データがいったん線１４上の予め定めたデータ速度へ変換されると、回路１０は線１４上のディジタル・データのサンプル・レートを増加して第２のいわゆる「オーバーサンプル」信号を生成し、次いで線４２上に存在するデータが所望の出力サンプリング・レートであるように、このより高い速度のディジタル・データ・ストリームをデシメートする。換言すれば、回路１０の回路部分１５は、固定の予め定めたデータ速度でディジタル・データを受取り、このデータを別のデータ速度のディジタル・データ・ストリームへ変換する。図２に示される回路１０の回路部分１３において、補間器１６が線１２上でディジタル・データ・ストリームを予め定めた動作範囲内の任意のデータ速度（Ｆｓ１）で受取る。補間器１６は、当業者には周知の方法で、例えばデータ・サンプル間にゼロを挿入することにより、線１２上でディジタル・データ・ストリームのサンプル・レートを増加する（即ち、ディジタル・データ・ストリームをより高いサンプル・レートのディジタル・データ・ストリームへ変換する）。当業者は、サンプルおよびホールド技術の如く線１２上のデータ・ストリームのサンプル・レートを増加するために他の技術も使用できることが判るであろう。補間器１６の目的は、オーバーサンプルされた信号を生じるように線１２上のディジタル・データ・ストリームのサンプル・レートを増加することである。次に、より高いサンプル・レートのディジタル・データ・ストリーム１７がディジタル・フィルタ１８へ送られ、このフィルタが補間プロセスの結果として元のディジタル信号の影像を減衰する。次に、線１９上の濾波されたディジタル・データ・ストリームが、シグマ−デルタ変調器２０の制御下で線１９のディジタル・データ・ストリームをデシメートするデシメーション・ブロック２１へ送られる。フィルタ１８およびデシメーション・ブロック２１を例示目的のため別個の回路要素として示したが、当業者は、これらの機能がＦＩＲまたはＩＩＲフィルタのような１つの計算要素によって周知の方法で行われることを理解されよう。シグマ−デルタ変調器２０は、クロック２２の周波数でディジタル・データを生じ、このデータがデシメーション・ブロック２１のデシメーションを制御する。以下において更に詳細に説明されるように、シグマ−デルタ変調器２０が、線１２上のディジタル・データ・ストリームのデータ速度（Ｆｓ１）を表わす信号２４をシグマ−デルタ変調する。一例が、この機能を例示するのに役立とう。線１２上のデータ・ストリームのデータ速度が４８ＫＨzであると仮定しよう。補間器１６が、データを係数３８４で補間することにより、このデータ速度を１８．４３２ＭＨzへ増加する。クロック２２の周波数が３．０７２ＭＨzであると仮定しよう。データ・ストリーム１２のデータ速度が４８ＫＨzであるので、従って信号２４は４８ＫＨzのサンプリング・レートを表わす多ビットの数字であり、ここで数字のビット数が、線１２上のディジタル・データ・ストリームのデータ速度を表わすことができる精度を制御する。この数字は、シグマ−デルタ変調器２０によってシグマ−デルタ変調され、ディジタル・データ・ストリーム１９における６サンプルごとに１つの出力信号を生じるようにデシメーション・ブロック２１を制御するため用いられる。次に、１８．４３２ＭＨzのデータが６の因数で有効にデシメートされ、従って、線１４上のディジタル・データ・ストリームは平均として３．０７２ＭＨzのデータ速度である。シグマ−デルタ変調器２０は、ｎ次ｍビットのシグマ−デルタ変調器であることが望ましい。シグマ−デルタ変調器の次数が高ければ高いほど、線２６上の出力信号のノイズ整形特性は良好になる。シグマ−デルタ変調器２０により出力される線２６上の信号は、ビット数が増加するに伴いシグマ−デルタ変調器２０を動作させるのに必要なクロック周波数を低減することができるので、ｍビット（ここで、ｍ≧１であり、望ましい実施例においては、１ビットより大きい）となるように選定される。しかし、本発明がそのように限定されないことは理解されよう。変調器を動作させるのに用いられるクロック周波数が必要に応じて増加されるならば、シグマ−デルタ変調器２０はまた１ビット変調器でもよい。本発明の主特徴は、全体として、また特定の回路部分１３においては、この「不均一」サンプリングによって生じるエラー（即ち、サンプリング点におけるノイズ）が周波数領域で整形されるように、サンプリング点の時間的間隙がｎ次ｍビットのシグマ−デルタ変調器によって制御されることである。即ち、本発明により出力されるディジタル信号、ならびにシグマ−デルタ変調器により生じる制御信号は、一時的にノイズ整形（ｎｏｉｓｅ−ｓｈａｐｅｄ）される。本発明の全ての実施例は、この特徴を提供する。シグマ−デルタ型システムの分野で周知のように、回路部分１５によって「不均一」サンプリングの結果として生じるエラーにより生じるディジタル信号におけるこのようなノイズは、従来のディジタル・フィルタ技術によって取除くことができる。幾つかの他の利点もまた得られる。シグマ−デルタ間隔のサンプリング点が生成されるレートと、これらサンプリング点の間隔の制御において用いられるビット数の適切な選定によって、線１４上のディジタル・データ・ストリームの信号／雑音比を制御することができる。オーバーサンプル比を制御するため用いられるシグマ−デルタ変調器の次数を変化させることによって更なる自由度が得られる。本発明の別の特質において、線１７上のディジタル・データ・ストリームに対して用いられる濾波の程度もまた、信号／雑音比を同様に変化させるように変更することができる。線１４上の予め定めたデータ速度におけるディジタル・データは、特定の用途の性能要件に従って、フィルタ１１により任意に濾波される。フィルタ１１は、デシメーション・ブロック２１のシグマ−デルタ変調器の制御の結果として、線１４上のディジタル・データ・ストリームにおけるどのようなシグマ−デルタ・ノイズも除去する。フィルタ１１は、当業者には周知のｓｉｎｃ９６⁴フィルタのような同期タイプ・フィルタでよい。線２８上のフィルタ１１からの濾波されたデータは、回路１０の回路部分１５へ送られる。図２に示される回路１０の回路部分１５において、線２８上の濾波されたディジタル・データ・ストリームが次に補間器３０へ送られる。補間器３０は、当業者には周知の方法でクロック周波数の特定数に対するディジタル・サンプルを反復するサンプルおよびホールド技術を用いることにより、ディジタル・データ・ストリームのサンプル・レートを増加する（即ち、ディジタル・データ・ストリームを線２８上のより高いサンプル・レートのディジタル・データ・ストリームへ変換する）。当業者は、線２８上のデータ・ストリームのサンプル・レートを増加させるために、データ・サンプル間にゼロを挿入する補間技術のような他の技術も使用できることが理解されよう。補間器３０の目的は、オーバーサンプルされた信号を生じるように線２８上のディジタル・データ・ストリームのサンプル・レートを増加することである。補間比（ｉｎｔｅｒｐｏｌａｔｉｏｎ（即ち、線２８上のディジタル・データのサンプル・レートが補間器３０により増加される比）は、シグマ−デルタ変調器３２によって制御される。シグマ−デルタ変調器３２は、シグマ−デルタ変調器２０と同じタイプの変調器でよい。次に、線３４上のより高いサンプル・レートのディジタル・データ・ストリームがディジタル・フィルタ３６へ送られ、このフィルタが補間プロセスの結果として元のディジタル信号の影像を除去する。次に、線３８上の濾波されたディジタル・データ・ストリームは、サンプリング周波数選択信号４４により選択されるサンプル・レート（Ｆｓ２）を持つディジタル・データ・ストリームを線４２上に生じるため固定デシメーション比により線３８上のディジタル・データ・ストリームをデシメートする判断ブロック４０へ送られる。フィルタ３６および判断ブロック４０は例示目的のため別個の回路要素として示したが、当業者は、これらの機能が周知のようにＦＩＲまたはＩＩＲフィルタのような単一の計算要素によって実施できることを理解されよう。シグマ−デルタ変調器３２は、クロック２２の周波数でディジタル・データを生じ、このデータが補間器３０の補間を制御する。以下において更に詳細に述べるように、シグマ−デルタ変調器３２は、線４２上のディジタル・データ・ストリームの所要の出力サンプル・レート（Ｆｓ２）を表わす信号４４をシグマ−デルタ変調する。一例が、この機能を励磁するのに役立とう。線２８上のディジタル・データ・ストリームのデータ速度が３．０７２ＭＨzであるものと仮定しよう。クロック２２の周波数は３．０７２ＭＨzであると仮定しよう。線４２上のデータ・ストリームの所要のデータ速度が３２ＫＨzであるならば、信号４４は従って３２ＫＨzのサンプリング・レートを表わす多ビット数字であり、ここで数字のビット数が線４２上のデータ・ストリームのデータ速度（Ｆｓ２）を指定できる精度を制御する。この数字は、シグマ−デルタ変調器３２によりシグマ− デルタ変調されて、線２８上のディジタル・データ・ストリームのサンプル・レートを係数４だけ増加するように補間器３０を制御うるため使用される。補間器２８は、データを係数４だけ補間することによりこのデータ速度を１２．２８８ＭＨzへ増加する。フィルタ３６により係数３８４だけ濾波した後、結果として得る１２．２８８ＭＨzのデータがデシメートされ（デシメーション比３８４を有するデシメータ４０）、従って、線４２上に出てくるディジタル・データ・ストリームが平均として３２ＫＨzのデータ速度にある。シグマ−デルタ変調器３２は、ｎ次ｍビットのシグマ−デルタ変調器であることが望ましい。シグマ−デルタ変調器の次数が高くなるほど、線４２上の出力信号のノイズ整形特性がよくなる。シグマ−デルタ変調器３２により出力される線４６上の信号は、補間器３０を制御するビット数が増加されるに伴い、シグマ− デルタ変調器３２を動作させるに必要なクロック周波数を低減できるので、ｍビット（ｍ≧１ｎであり、望ましい実施例における１ビットより多い）に選定される。しかし、本発明がそのように限定されるものではないことが理解されよう。シグマ−デルタ変調器３２はまた、変調器を動作するため用いられるクロック周波数が必要に応じて増加されるならば、１ビット変調器でもよい。本発明の主な特徴は、全体として（先に述べたように）、特に、このような不均一サンプリングにより生じるどんなエラー（即ち、サンプリング点におけるノイズ）も周波数領域で整形されるように、サンプリング点の一時的間隙がｎ次ｍビットのシグマ−デルタ変調器により制御される点において回路部分１５である。即ち、本発明により出力されるディジタル信号ならびにシグマ−デルタ変調器により生じる制御信号が一時的にノイズ整形される。本発明の全ての実施例がこの特徴を提供する。シグマ−デルタ・システムの分野で周知のように、回路部分１５によって「不均一」サンプリングの結果として生じるエラーにより生じるディジタル信号におけるこのノイズは、従来のディジタル濾波技術によって除去することができる。他の幾つかの利点もまた得られる。シグマ−デルタ間隔のサンプリング点が生成されるレートと、これらのサンプリング点の間隔の制御において用いられるビット数との適切な選定によって、線４２上のディジタル・データ・ストリームの信号対雑音比を制御することができる。オーバーサンプリング比の制御に用いられるシグマ−デルタ変調器の次数を変化させることによって、更なる自由度が得られる。本発明の別の特質において、線３４上のディジタル・データ・ストリームにおいて用いられる濾波度もまた、信号／雑音比を同様に変化させるために変更できる。図３は、図２のディジタル／ディジタル・コンバータの更に詳細な実施例を示す。回路１００では、回路部分５１は図２の回路部分１３と類似しており、回路部分９１は図２の回路部分１５と類似している。図２の回路１００においては、例えば４ＫＨzないし４８ＫＨzの範囲内にある線５０上のｎビット幅のディジタル・データ・ストリームは補間器５２によって受取られる。補間器５２は、例えば、ディジタル・サンプル間にゼロを挿入するゼロ充填手法を用いて、係数４だけ線５０上のディジタル・データ・ストリームのサンプル・レート（Ｆｓ１）を増加する。補間器５２により出力されるより高いサンプル・レート（ここでは、１６ＫＨzないし１９２ＫＨzの範囲内）の信号が、例えば、有限のインパルス応答タイプのフィルタでよいディジタル低域通過フィルタ５４へ送られる。低域通過フィルタ５４は、線５３上のディジタル・データ・ストリームから線５０上のディジタル信号の帯域影像を除波する。低域通過フィルタ５４からの線５６上の除波されたディジタル・データ・ストリームは、次に、線５６上のディジタル・データ・ストリームのサンプル・レートを係数９６だけ増加する補間器５８へ送られる。線５６上のディジタル・データ・ストリームへ９５個のゼロを挿入することで、挿入されたゼロだけ信号の削除のゆえに、元の信号の利得を低減することになる。しかし、周知のように、フィルタ６２のパラメータは、この利得損を補償するように調整することができる。補間器５８により与えられる線６０上のより高いサンプル・レート（ここでは、１．５３６ＭＨzないし１８．４３２ＭＨzの範囲内）のディジタル・データ信号がディジタル・フィルタ６２へ送られる。先に述べたように、補間器５２、５８の代わりにサンプル・レートを増加するためにサンプルおよびホールド技術のような他の技術を用いることができる。サンプルおよびホールド技術の使用は、この技術が補間プロセスによる元の信号影像の生成時のエネルギ損失を自動的に補償するゆえに有利である。一実施例において、ディジタル・フィルタ６２は線６０上のディジタル・データ・ストリームの影像周波数にゼロを持つように設計されるｓｉｎｃ９６⁴タイプ・フィルタである。しかし、フィルタ６２は、どんなタイプのＩＩＲまたはＦＩＲフィルタでもよい。図３に示された実施例においては、ディジタル・フィルタ６２は、低域通過フィルタ機能とデシメーション機能の両方を提供する。当業者は、これら２つの機能を図２に示された方法で分けることができることを理解しよう。以下において更に詳細に述べるように、フィルタ６２は、３．０７２ＭＨzで線６４上にディジタル・データ・ストリームを出力する。線５３、５６、６０および６４上のディジタル・データ・ストリームが図３におけるｎビット幅として示されることに注意すべきである。Ｎは、ビット数であり、典型的には特定用途の信号／雑音比要件と釣り合った最も広いビット・ストリームとなるように選定される。更に、このディジタル・データ・ストリームは、各線上で異なる幅であり得る。ｎ次ｍビットのシグマ−デルタ変調器６６は、線６４上に出力データ・ストリームを生じるようにフィルタ６２を制御する４ビット数を線６８上に提供する。シグマ−デルタ変調器６６は、一実施例においては、３次の４ビット変調器である。シグマ−デルタ変調器６６は、３．０７２ＭＨzのクロック７０を用いてクロックされる。一実施例において、２０ビットの周波数選定数７２（Ｆｓ１を表わす）がシグマ−デルタ変調器６６Ｎへ入力される。周波数選定数７２は−２¹⁹ないし＋２¹⁹ の範囲におよぶ。この２０ビット数は、シグマ−デルタ変調器６６により出力される４ビット数が線５０上の入力ディジタル・データ・ストリームのサンプル・レート（Ｆｓ１）を表わす精度を制御する。シグマ−デルタ変調器６６は、フィルタ６２を制御するシグマ−デルタ変調された４ビット・コードを生じるように２０ビット数を変調する。このコードの最初のビットは符号ビットである。残りの３つのビットは、線６０上のデータ・ストリームのＰ個ごとの出力サンプルを計算して生じるようにフィルタ６２に指令するコードを生じ、データ・ストリームを変換する有効なサンプル・レートである。表１は、シグマ−デルタ変調器６６により生成される４ビット・コードと、フィルタ６２が出力を生じる間隔と、この４ビット・コードが３．０７２ＭＨzクロックを用いてシグマ−デルタ変調器６６がクロックされる時と対応するサンプリング周波数との間の関係を示す。一部の事例は、システムのこの部分の動作を示している。例示のため、線５０上のディジタル・データ・ストリームが４８ＫＨzのデータ速度（Ｆｓ１）を持つものと仮定しよう。補間器５２は、このデータ速度を１９２ＫＨzへ増加する。補間器５８は、この１９２ＫＨzのサンプリング・レートを１８．４３２ＭＨzへ増加する。フィルタ６２の出力における３．０７２ＭＨz （即ち、シグマ−デルタ変調器６６を制御するクロックのクロック周波数）で線６４上のディジタル・データ・ストリームを生じるために、１８．４３２ＭＨz における線６０上のディジタル・データ・ストリームは、係数６だけデシメートされなければならない。従って、他の４ビット・コードも生じるがより低い発生頻度なので、３次の４ビット・シグマ−デルタ変調器６６によるシグマ−デルタ変調と同時に生成される４ビット・コードが平均として＋２コードとなるように、２０ビットの周波数選定数７２が選定される。想起すべき大切な点は、２０ビットの周波数選定数７２のシグマ−デルタ変調と同時に＋２コードがシグマ−デルタ変調器６６により生じる全てのコードの結果として得る平均であることである。線６４上のデータ・ストリームの入力サンプル・レート（Ｆｓ１）および出力サンプル・レートが整数倍で相互に関連するが、＋２コードは、シグマ−デルタ変調器６６がクロックされるごとに生じることはない。サンプル・レートが相互に整数倍で関連しても、線５０上の入力ディジタル・データ・ストリームにおけるサンプリング点と線６４上の速度が変換されたディジタル・データ・ストリームにおけるサンプリング点との間の時間的ずれを結果として生じるどんなに小さなエラーも、信号／雑音比を変換プロセスが受入れ得ない点まで増大することになる。本発明においては、ノイズを生じる入力ディジタル・データ・ストリームと速度変換されたディジタル・データ・ストリーム間の時間的ずれによるエラーがより高い周波数範囲へ押し込まれるように、時間基準（即ち、サンプル間の時間的間隔）がシグマ−デルタ変調される。このノイズは、フィルタ７４における如き従来の濾波技術によって取除かれる。表１に示されるように、（平均として）＋２コードは、フィルタ６２が線６０上のディジタル・データ・ストリームの６データ・サンプルごとに出力を生じるように指令する。この結果、平均して３．０７２ＭＨzのデータ速度（即ち、サンプル・レートまたはサンプリング周波数）を持つ線６４上の出力データ・ストリームを生じる。別の事例において、線５０上のディジタル・データ・ストリームが４ＫＨzのデータ速度（即ち、サンプル・レートまたはサンプリング周波数）を有するものと仮定しよう。補間器５２が、このデータ速度を１６ＫＨzまで増加する。線６４上のディジタル・データ・ストリームが３．０７２ＭＨzのデータ速度（即ち、クロックを制御するシグマ−デルタ変調器６６のクロック周波数）を有するためには、１．５３６ＭＨzの線６０上のディジタル・データ・ストリームが係数２だけ有効に補間されねばならない。従って、シグマ−デルタ変調器６６が、他の４ビット・コードが生じるが発生頻度がより低いので、平均として同数の−３コードと−４コードを生じるように、２０ビットの周波数選定数７２（Ｆｓ１を表わす）が選定される。即ち、偶発的に、−２、−１、および更に低い頻度で＋１、＋２のコードが生成されることになる。表１に示されるように、−３コードがｓｉｎｃフィルタ６２に、例示したクロック周波数および補間比に対する８ＫＨz のサンプリング周波数と対応する各入力サンプルごとに出力を生じるように指令する。 −４コードは、フィルタ６２が新たな出力は生じずむしろ前の出力を繰返すように、このフィルタを制御するために用いられる。即ち、フィルタ６２は、出力を生じるよう指令されるが、新たなデータ点に達せず前のデータ点が依然としてフィルタ入力にあるので、フィルタ６２は、計算を繰返して同じ出力を再び生じる。例示された補間比とクロック周波数では、−３コードは８ＫＨzのサンプリング周波数を表わし、−４コードがＤＣ（即ち、無信号）のサンプリング周波数を表わす。従って、多くのサンプルの平均として、−３および−４の４ビット・コードが４ＫＨzのサンプリング周波数を生じて、線６４上に３．０７２ＭＨzでディジタル・データ・ストリームを生じる。当業者は、０ないし６４ＫＨzの範囲内の任意のサンプリング周波数がシグマ −デルタ変調器６６によって生じた４ビット・コードの比（ｒａｔｉｏ）を変更することによって生じることが理解されよう。例えば、５６ＫＨzと６４ＫＨz間のサンプリング周波数を得るためには、＋３および＋４コードの適切な比が、２０ビットの数７２の関数としてシグマ−デルタ変調器６６によって出力されることになる。当業者はまた、４ビット・コードの適切な組合わせにより、システムの動作範囲内の任意のサンプル・レートを生じることができることを理解されよう。シグマ−デルタ変調器６６が４ビットのシグマ−デルタ変調器として例示されたが、本発明はそのように限定されるものではない。例えば、変調器に与えられるクロックのクロック周波数が必要に応じて増加されるならば、より少ないビットを出力するシグマ−デルタ変調器を用いることができる。同じように、より大きいビット数を出力するシグマ−デルタ変調器を用いることができ、従って、変調器はより低いレートでクロックすることができる。当業者は、使用されるビット数と使用されるクロック周波数とが所望のノイズ整形と信号／雑音比との関数であること、また特定用途の要件に応じて調整され得ることを理解されよう。時間基準のシグマ−デルタ変調の利点の１つは、サンプリング点付近のエラーまたはジッタの結果として生じるノイズが例えばフィルタ７４によって従来の濾波手法により除去できるシグマ−デルタ特性を有するように、（シグマ−デルタ変調器２０または６６の制御下の）ディジタル・フィルタ６２またはデシメータ２１がそれぞれ指定されたサンプリング周波数（例示された実施例では、３．０７２ＭＨzのクロック周波数）と正確に対応しない時間間隔で出力サンプルを生じるという事実によって、サンプリング時間（または、サンプリング間隔）で生じるジッタ即ち時間的変化がシグマ−デルタ変調器によって変化させられることである。図４は、周波数選定数７２を決定するための代替的なシステムのブロック図である。図４においては、メモリ８０（例えば、ＲＡＭまたはＲＯＭでよい）を用いて、２０ビットの数を含む索引テーブルと、これらの数が対応するサンプリング周波数とを記憶する。ユーザまたは外部ソースからの周波数選定信号に応答して、検出器８２がメモリ８０からの周波数選定信号により指定される所望のサンプリング周波数と最も近似する２０ビット数を選定する。この２０ビット数は、バス８４上でシグマ−デルタ変調器６６に対して出力される。図４のシステムは、本発明の全ての実施例に関連して用いることができる。線６４上でサンプル・レートが変換したディジタル・データ・ストリームが任意にフィルタ７４へ送られ、このフィルタは図２におけるフィルタ１１と類似する方法で動作する。即ち、特定用途の性能要件に従って、フィルタ７４は、ｓｉｎｃフィルタ６２のシグマ−デルタ変調制御の結果として線６４上のディジタル・データ・ストリームにおけるシグマ−デルタ・ノイズを除波するために用いられる。本発明の一実施例では、フィルタ７４は、ｓｉｎｃ９６⁴タイプ・フィルタのようなｓｉｎｃタイプ・フィルタでよい。線８６上の３．０７２ＭＨzのデータ速度を持つ濾波されたディジタル・データ・ストリームは、次に回路１００の回路部分９０へ送られる。線８６上の濾波されたディジタル・データ・ストリームは、次に補間器９２へ送られる。補間器９２は、シグマ−デルタ変調器９４の制御下でサンプルおよびホールド手法または補間手法を用いて、線８６上のディジタル・データ・ストリームのサンプル・レートを増加する。サンプルおよびホールド手法の使用は、これが補間プロセスによる元の信号の影像を生じる際のエネルギ損失を自動的に補償するゆえに有利である。当業者は、線８６上のディジタル・データ・ストリームのサンプル・レートを増加するため、データ・サンプル間にゼロを挿入する補間手法のような他の手法を使用できることを理解されよう。次に、線９６上のより高い速度のディジタル・データ・ストリームが、補間プロセスの結果として存在し得る線９６上のディジタル・データ・ストリームからの影像およびシグマ− デルタ・ノイズを除去する低域通過フィルタ９８へ送られる。一実施例においては、ディジタル・フィルタ９８は、ｓｉｎｃ９６³タイプ・フィルタである。しかし、フィルタ５２はどんなタイプのＩＩＲまたはＦＩＲフィルタでもよい。線１０２上の濾波されたディジタル・データ・ストリームは次に、固定デシメーション比（図示された実施例では、９６）だけ線１０２上のディジタル・データ・ストリームをデシメートするデシメーション・ブロック１０４へ送られる。線１０６上のデシメートされたディジタル・データ・ストリームは次に、低域通過フィルタ１０８によって濾波されて「不均一」サンプリングの結果生じるような影像およびシグマ−デルタ・ノイズを除去する。次いで、線１１０上の濾波されたディジタル・データ・ストリームは固定デシメーション比（図示された実施例では、４）だけ線１１０上のディジタル・データ・ストリームをデシメートして、線１１４上に２０ビットサンプリング周波数選定数１１６により選定されるデータ速度（Ｆｓ２）でディジタル・データ・ストリームを生じるデシメーション・ブロック１１２へ送られる。線８６、９６、１０２、１０６および１１０上のディジタル・データ・ストリームが図３にｎビット幅として示されることに注意すべきである。Ｎは、任意のビット数でよく、典型的には特定用途の信号／雑音比要件に釣り合う最も広いビット・ストリームであるように選定される。更に、このディジタル・データ・ストリームは、各線上で異なる幅であり得る。ｎ次ｍビットのシグマ−デルタ変調器９４は、線１１７上に線９６上にディジタル・データ・ストリームを生じるよう補間器９２を制御する４ビット数を生じる。一実施例では、ｎ次ｍビットのシグマ−デルタ変調器９４は３次の４ビット変調器である。シグマ−デルタ変調器９４はまた、３．０７２ＭＨzクロック７０を用いてクロックされる。一実施例において、２０ビットサンプリング周波数選定数１１６（Ｆｓ２を表わす）が、シグマ−デルタ変調器９４Ｎへ入力される。周波数選定数１１６は、 −２¹⁹ないし＋２¹⁹の範囲にわたる。この２０ビット数は、シグマ−デルタ変調器９４により出力される４ビット数が線１１４上の出力ディジタル・データ・ストリームの所望のサンプリング・レートを表わす精度を制御する。シグマ−デルタ変調器９４は、シグマ−デルタ変調器９４は、補間器９２を制御するシグマ− デルタ変調された４ビット・コードを生じるように前記２０ビット数を変調する。このコードの最初のビットは符号ビットである。残りの３ビットは、データ・ストリームのサンプル・レートを有効に変換するため補間器９２により与えられる補間比（即ち、線８６上のディジタル・データ・ストリームのサンプル・レートが増加される係数）を制御するコードを生じる。表２は、シグマ−デルタ変調器９４により与えられる４ビット・コードと、線９６上のディジタル・データ・ストリームのサンプル・レートが増加される比と、前記４ビット・コードが変調器９４が３．０７２ＭＨzクロックを用いてクロックされる時と対応するサンプリング周波数との間の関係を示す。一部の事例は、システムの当該部分の動作を示す。例示のため、線８６上のディジタル・データ・ストリームのサンプル・レートが、線５０上のディジタル・データ・ストリームに対して回路部分５１により行われる補間／デシメーション・プロセスの結果として３．０７２ＭＨzの一定のサンプル・レートを有するオーバーサンプルされたデータ・ストリームであるものと仮定しよう。線１１４上のディジタル・データ・ストリームの所望のサンプル・レート（Ｆｓ２）が３２ＫＨzであるものと仮定しよう。ディジタル・データ・ストリームを線１１４上に３２ＫＨzで生じるために、線１１０上のディジタル・データ・ストリームは１２８ＫＨzのサンプル・レートを持たねばならず、線９６上のディジタル・データ・ストリームは１２．２８８ＭＨzのサンプル・レートを持たねばならない。従って、３次４ビット・シグマ−デルタ変調器９４によるシグマ−デルタ変調と同時に生成される４ビット・コードが、他の４ビット・コードが生じるが比較的低い発生頻度であるので、平均として０コードとなるように、２０ビットサンプリング周波数選定数１１６が選定される。一実施例において、補間器９２がシグマ−デルタ変調器９４の制御下でサンプルおよびホールド技術を用いて、線８６上のディジタル・データ・ストリームのサンプル・レートを増加する。サンプルおよびホールド技術の使用は、これが補間プロセスによる元の信号の影像を生成する際のエネルギ損失を自動的に補償するので有利である。主な想起点は、２０ビットサンプリング周波数選定数１１６のシグマ−デルタ変調と同時に、０コードがシグマ−デルタ変調器９４により生じる全てのコードの結果として得る平均であることである。線８６上のディジタル・データ・ストリームのサンプル・レートおよび線１１４上のディジタル・データ・ストリームのサンプル・レートが整数倍で相互に関連するが、０コードは、シグマ−デルタ変調器９４がクロックされるごとに生じることはない。サンプル・レートが整数倍で相互に関連する場合でも、線８６上のディジタル・データ・ストリームにおけるサンプリング点と線９６上の速度変換されたディジタル・データ・ストリームにおけるサンプリング点との間の時間的ずれを結果として生じる小さくともエラーが、変換プロセスが受入れ得ない点まで信号／雑音比を増加することになる。本発明においては、線８６時間的ディジタル・データ・ストリームとノイズを生じる線９６上の速度変換されたディジタル・データ・ストリームとの間の時間的ずれによるエラーがより高い周波数範囲へ強制されるように、時間基準（即ち、サンプル間の時間的間隔）がシグマ−デルタ変調される。次にこのノイズは、ディジタル・フィルタ９８および１０８の如き従来の濾波技術によって除去される。表２に示されるように、（平均して）０コードが、補間器９２に線８６上のディジタル・データ・ストリームのサンプル・レートを係数４だけ増加するように指令する。一実施例において、補間器９２がシグマ−デルタ変調器９４の制御下でサンプルおよびホールド技術を用いて、線８６上のディジタル・データ・ストリームのサンプル・レートを増加する。サンプルおよびホールド技術の使用は、これが補間プロセスを増加する際にエネルギ損失を自動的に補償するので有利である。あるいはまた、補間器９２は、ゼロ充填手法を用いて線８６上のディジタル・データ・ストリームの各サンプル間に４つのゼロを挿入する補間法によってサンプル・レートを増加する。ゼロを線８６上のディジタル・データ・ストリームに挿入することで、信号の削除のゆえの元の信号利得の低減を生じることになる。線９６上のより高いサンプル・レートのディジタル・データ・ストリームは、本例では平均して１２．２８８ＭＨzのサンプル・レートを有する。デシメーション・ブロック１０４およびデシメーション回路１１２によるデシメーションと同時に、線１１４上のディジタル・データ・ストリームは、平均して３２ＫＨzのサンプル・レートで生じる。他の事例では、線１１４上のディジタル・データ・ストリームの所望のサンプル・レートが４ＫＨzであるものと仮定しよう。線１１４上に４ＫＨzでディジタル・データ・ストリームを生じるためには、線１１０上のディジタル・データ・ストリームは１６ＫＨzのサンプル・レートを持たねばならず、線９６上のディジタル・データ・ストリームは１．５３６ＭＨzのサンプル・レートを持たねばならない。従って、他の４ビット・コードが生じるが発生頻度が低いので、２０ビットサンプリング周波数選定数１１６は、シグマ−デルタ変調器９４が平均して同数の−３および−４コードを生じる。表２に示されるように、（サンプル・レートの増加係数が１であるので）−３コードが、補間器９２にサンプル・レートを増加しないように指令する。これは、図示されたクロック周波数および補間比に対して８ＫＨzのサンプリング周波数と対応する。前記−４コードは、ディジタル・データ・ストリームのサンプル・レートを係数ゼロだけ増加するように補間器９２を制御する。即ち、補間器９２は、−４コードに応答して出力を生じじ、これにより線８６上のディジタル・データ・ストリームを有効にデシメートする。図示された補間比およびクロック周波数では、−３コードが８ＫＨzのサンプリング周波数を表わし、−４コードがＤＣ（即ち、無信号）のサンプリング周波数を表わす。従って、多くのサンプルの平均として、−３ビットおよび−４ビットのコードは、４ＫＨzのサンプリング周波数を表わす。このため、多くのサンプルの平均として、デシメータ１０４およびデシメータ１１２によるデシメーション後、線１１４上のディジタル・データのデータ速度は平均して４ＫＨzになる。当業者は、０ないし６４ＫＨzの範囲ないのサンプリング周波数がシグマ−デルタ変調器９４によって生じる４ビット・コードの比を変化させることによって生じ得ることを理解されよう。例えば、５６ＫＨzと６４ＫＨz間のサンプリング周波数を得るために、＋３コードおよび＋４コードの適切な比が、２０ビット数１１６の関数としてシグマ−デルタ変調器９４によって出力されることになる。当業者はまた、４ビット・ことができるの適切な組合わせによりシステムの動作範囲内のサンプル・レートを生じ得ることを理解しよう。４ビットのシグマ−デルタ変調が図示されたが、本発明はそのように限定されるものではない。例えば、変調器が比較的早い速度でクロックされるならば、比較的少ないビットを出力するシグマ−デルタ変調器を使用することができる。同じように、より多くのビット数を出力するシグマ−デルタ変調器を使用することができ、従って、変調器はより低い速度でクロックすることができる。当業者は、使用されるビット数および使用されるクロック周波数が所望のノイズ整形および信号／雑音比の関数であること、および特定用途の要件に従って調整できることを理解しよう。回路部分５１に関して先に論じたように、回路部分９０における時間基準のシグマ−デルタ変調の利点の１つは、補間器９２が（シグマ−デルタ変調器９４の制御下で）線１１７上の指定された出力サンプリング周波数（図示された実施例では、０ＫＨzないし６４ＫＨz）と正確に対応しないことがある時間間隔で出力サンプルを生じるという事実によりサンプリング時間（または、サンプリング間隔）時に生じるジッタまたは時間的変化が、サンプリング点付近のエラーまたはジッタが例えばフィルタ９８による従来の濾波技術により除去できるシグマ−デルタ特性を有するように、シグマ−デルタ変調器によって変化させられることである。図４に示される如き周波数選定数を決定するための代替的システムもまた、同じ方法で２０ビットサンプリング周波数選定数１１６を決定するために用いることができる。図５は、ディジタル・フェーズ・ロック・ループ１２０および１２２が図２または図３の回路に組込まれる本発明の別の実施例を示す。このフェーズ・ロック・ループは、ディジタル／ディジタル・コンバータがオフ・チップ信号の如き外部クロック信号で動作しかつこれにロックすることを可能にする。フェーズ・ロック・ループ１２０は、線１２４上の外部周波数ソースにロックしてこれを追跡する。線１２４上の周波数ソースは、それぞれ図２および図３に示されるサンプリング周波数選定信号または２０ビット周波数選定数である。線１２４上の周波数ソースは、線１２６上の回路に達するディジタル・データのデータ速度（Ｆｓ１）で動作するクロックである。あるいはまた、線１２４上の周波数ソースは、線１２６上にデータ速度Ｆｓ１でディジタル・データを供給する回路からのクロックである。従って、フェーズ・ロック・ループ１２０は、線１２６上のディジタル・データのデータ速度を制御するクロックにおける変化を追跡し、これにより回路のこの部分が外部周波数ソースに応答することを可能にする。このように、線１２６上のディジタル・データのデータ速度を制御するクロックを追跡するように補間器１２８、フィルタ１３０およびデシメータ１３２を含む回路１５０の第１の部分を作ることができ、これによりクロック１３４のクロック周波数とは独立的に回路の当該部分を動作させる。同様に、フェーズ・ロック・ループ１２２は、線１３６上の外部周波数ソースに応答して補間器１３８、フィルタ１４０およびデシメータ１４２を制御する。線１３６上の周波数ソースは、それぞれ図２および図３に示されるサンプリング周波数選定信号あるいは２０ビット周波数選定数である。線１３６上の外部周波数ソースは、典型的には、線１４４上のディジタル・データの所望の出力データ速度（Ｆｓ２）で動作するクロックである。このように、線１４４上のディジタル・データのデータ速度は、フェーズ・ロック・ループ１２２が線１３６上の外部周波数ソースの周波数にロックしてこれを追跡するので、クロック１３４のクロック周波数とは独立的に作ることができる。図５Ａは、フェーズ・ロック・ループ１２０が線１２４上で補間器１２８へ供給されるディジタル・データ・ストリームのクロック周波数に等しい周波数を持つ外部周波数ソースを受取る本発明の別の実施例を示す。フェーズ・ロック・ループ１２０は到来するディジタル・データ・ストリームのデータ速度を有するクロックに応答するので、線１２６上でディジタル・データの周波数における変化がフェーズ・ロック・ループ１２０によって追跡され、これにより補間器１２８、フィルタ１３０およびデシメータ１３２の動作を線１２６上で到来するディジタル・データのデータ速度と同期状態に保持する。図５Ａの回路もまた、図３に示されたシグマ−デルタ変調器および可変補間／固定デシメーション回路９０を含んでいる。図５Ａの回路のこの部分は、図３に関して述べた方法で動作する。図５Ａの回路は、固定補間、可変デシメーション部分が到来するディジタル・データ・ストリームのデータ速度にロックできる点において有利である。線１１４上の出てゆくディジタル・データ・ストリームのデータ速度は、２０ビットサンプリング周波数選定数１１６によって制御される。このように、部分１４６および９０は、それぞれクロック１３４のクロック周波数とは独立的にデータを受取りデータを出力することができる。更に、線１１４におけるディジタル・データのデータ速度は、線１２６上のディジタル・データのデータ速度とは独立的でありかつこのデータ速度と関連させ得ない。これらの同じ利点はまた、図５の回路によっても提供される。当業者は、図５および図５Ａが例示であること、およびフェーズ・ロック・ループおよびシグマ−デルタ変調器を本発明による他の方法で組合わせ可能であることを理解しよう。図６は、図５のフェーズ・ロック・ループ１２０の詳細な実施例を示している。フェーズ・ロック・ループ１２０は、シグマ−デルタ変調器２０または６６のようなシグマ−デルタ変調器を組込んでいる。線１２４上の外部クロック・ソースは、線１２４上の外部周波数ソースの周期を表わす信号を生じる周波数カウンタ１６４へ印加される。更に、線１２４上の外部クロックは、線１２４上の外部クロックと以下において更に詳細に述べる線１６８上の信号との間の位相差に比例する信号を生じる位相検出器１６６へ印加される。位相検出器１６６の出力は、微分フィルタ１７０によって濾波され、周波数カウンタ１６４からの線１２４上の外部クロック・ソースの周期を表わす信号と加算器１７２において加算される。加算器１７２の出力は、低域通過フィルタとして機能する積分フィルタ１７４へ送られる。積分フィルタ１７４の出力は、１／周期関数を実行して周波数信号の用途依存スケーリングを与えることにより、前記周期を周波数へ変換する回路１７６へ送られる。回路１７６からの信号は、シグマ−デルタ変調器６６へ送られる。シグマ−デルタ変調器６６からの４ビット・コードは、図２および図３の実施例に関してそれぞれ述べたと同じ方法でデシメータ１３２またはデシメーション・ブロック２１またはｓｉｎｃフィルタ６２を制御するため用いられる。前記４ビット・コードはまた、線１２４上の信号より３８４倍で出力クロックを有効に生じるクロック生成回路１７８へ送られる。回路１７８は、シグマ−デルタ変調器６６からの４ビット・コードに応答してある数の２４．５７６ＭＨz のクロック・サイクルを抑制することによって、この機能を実行する。以降の事例は例解に役立とう。シグマ−デルタ変調器６６が３．０７３ＭＨzのクロックでクロックされるものと仮定しよう。３．０７３ＭＨzのクロックごとに、８つの２４．５７６ＭＨzクロックが回路１７８へ印加される。表１によれば、回路１７８が多数の２４．５７６ＭＨzクロックをシグマ−デルタ変調器６６により出力される４ビット・コードの関数として抑制する。例えば、線１６２上の外部周波数ソースが４８ＫＨzであるならば、シグマ−デルタ変調器６６は平均として＋２コードを出力する。この＋２コードは、８つの２４．５７６ＭＨzクロックの各々から６つを通過させるよう回路１７８に指令する。別の言いかたをすれば、回路１７８は、＋２コードに応答して８つの２４．５７６ＭＨzクロックの各々から２つを抑制する。外部クロック周波数ソースが４ＫＨzであるならば、シグマ−デルタ変調器６６は平均として同数の−３コードおよび−４コードを出力する。この−３コードは、８つの２４．５７６ＭＨzクロックの各々から１つを通過させるように回路１７８に指令する（即ち、回路１７８は、−３コードに応答して８つの２４．５７６ＭＨzクロックの各々から７つを抑制する）。前記−４コードは、２４．５７６ＭＨzクロックを一切通過させないように回路１７８に指令する（即ち、回路１７８は、−４コードに応答して８つの２４．５７６ＭＨzクロックの各々から８つを抑制する）。従って、平均すれば、１６の２４．５７６ＭＨzクロックの各々から１つが、−３コードまたは−４コードの平均に応答して抑制回路１７８を通過することになる。しかし、同じクロックがシグマ−デルタ変調器６６からの各４ビット・コードごとに抑制されるならば、線１８２上の出力データ・ストリームに不要のトーンが現れるおそれがある。従って、回路１７８はまた、線１８２上の出力データ・ストリームにおける不要のトーンを防止するために、出力データ・ストリームをランダムに抑制する付加的な機能を実行する。ランダム化は、８つの位置の各々におけるパルス（シグマ−デルタ変調器６６を制御する各３．０７３ＭＨzクロック・サイクルごとに、８つの２４．５７６ＭＨzクロック・パルスがあることを想起されたい）が平均して等しく抑制されることを保証する。これは、前記位置におけるパルスが抑制される時常にセットされる各ビット位置に対するラッチを提供することにより行われる。この位置におけるパルスは、全ての位置と対応する全てのラッチがセットされるまで再び抑制されず、その時ラッチがクリアされて、この抑制シーケンスが反復される。これは、クロック・サイクル抑制器から結果として生じるトーンを低減する。クロック抑制器回路は、当技術において周知である。このような回路の一例は、Ｄｒ．Ｒ．Ｅ．Ｂｅｓｔ著「フェーズ・ロック・ループ、理論、設計および応用（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ，Ｔｈｅｏｒｙ，Ｄｅｓｉｇｎ，ａｎｄＡｐｐｌｉｃａｔｉｏｎ）」（ＭｃＧｒａｗ−ＨｉｌｌＢｏｏｋＣｏｍｐａｎｙ、１９８４年発行）に見出すことができる。クロック・ランダマイザ／抑制器回路１７８は線１８２上にクロック信号を出力し、この信号は除数比９６を持つ除算器１８４と除数比４を持つ除算器１８８を経て送られるクロック信号を線１８２上に出力し、これら除算器は抑制されランダム化された２４．５７６ＭＨzクロック出力をクロック・ランダマイザ回路１７８によって線１２４上の外部クロックの周波数に減じる。回路１８４および１８８はカウンタである。ここに述べたばかりの事例では、線１２４上の外部クロックが４８ＫＨzであるならば、線１８２上の信号は略々１８．４３２ＭＨzである。９６で除され次いで４で除されると、線１６８上の信号は４８ＫＨzである。線１２４上の外部クロックが４ＫＨzならば、線１８２上の信号は略々１．５３６ＭＨzである。９６で除され、次いで４で除されると、線１６８上の信号は４ＫＨzである。回路１７６、シグマ−デルタ変調器６６およびクロック・ランダマイザ／抑制器回路１７８は一緒にディジタル的に制御される発振器を形成する。図７は、図５の回路において使用されるフェーズ・ロック・ループ１２２の一実施例を示している。フェーズ・ロック・ループ１２２は、フェーズ・ロック・ループ１２０と同じものである。回路１２２において、線１３６上の外部クロック・ソースは、線１３６上の外部周波数ソースの周期を表わす信号を生じる周波数カウンタ１６４へ与えられる。更に、線１３６上の外部クロックは、線１３６上の外部クロックと以下において更に詳細に述べる線１６６上の信号との間の位相差に比例する信号を生じる位相検出器１６６へ与えられる。位相検出器１６６の出力は、微分フィルタ１７０によって濾波され、加算器１７２において周波数カウンタ１６４からの線１３６上の外部クロック・ソースの周期を表わす信号と加算される。加算器１７２の出力は、低域通過フィルタとして機能する積分フィルタ１７４へ送られる。次に積分フィルタ１７４の出力は、１／周期関数を実行して適切なスケーリングを提供することにより、周期を周波数へ変換する回路１７６へ送られる。回路１３６からの信号は、シグマ−デルタ変調器９４へ送られる。シグマ−デルタ変調器９４からの４ビット・コードは、図２および図３の実施例に関してそれぞれ述べたと同じ方法で補間器１３８または補間器３０または９２を制御するために用いられる。前記４ビット・コードはまた、線１３６上の信号の３８４倍の出力クロックを有効に生じるクロック生成回路１７９へ送られる。回路１７９は、シグマ−デルタ変調器９４からの４ビット・コードに応答して、ある数の２４．５７６ＭＨz クロック・サイクルを抑制することによりこの機能を実行する。以降の事例が例示に役立とう。シグマ−デルタ変調器９４が３．０７２ＭＨzクロックでクロックされるものと仮定しよう。３．０７２ＭＨzクロックごとに、８つの２４．５７６ＭＨzクロックが回路１７９へ与えられる。表２によれば、回路１７９は、シグマ−デルタ変調器９４により出力される４ビット・コードの関数として多数の２４．５７６ＭＨzクロックを抑制する。例えば、線１３６上の外部周波数ソースが３２ＫＨzならば、シグマ−デルタ変調器９４は平均として０コードを出力する。この０コードは、８つの２４．５７６ＭＨzクロックの各々から４つを通過させるよう回路１７９に指令する。別の言いかたをすれば、回路１７９は、０コードに応答して８つの２４．５７６ＭＨzクロックの各々から４つを抑制する。外部クロック周波数ソースが４ＫＨzならば、シグマ−デルタ変調器９４は、平均として同数の−３コードおよび−４コードを出力する。この−３コードは、８つの２４．５７６ＭＨzクロックの各々から１つを通過させるよう回路１７９に指令する（即ち、回路１７９が、−３コードに応答して８つの２４．５７６ＭＨzクロックの各々から７つを抑制する）。−４コードは、一切の２４．５７６ＭＨzクロックを通過させないように回路１７９に指令する（即ち、回路１７９は、−４コードに応答して８つの２４．５７６ＭＨzクロックの各々から８つを抑制する）。従って、平均として、−３コードおよび−４コードの平均に応答して、１６の２４．５７６ＭＨzクロックの各々から１つが抑制器回路１７８を通過することになる。ランダマイザ／抑制器回路１７９、除算器１８４および除算器１８８を含むフェーズ・ロック・ループ１２２の残りは、フェーズ・ロック・ループ１２０に関して述べたものと同じように動作する。先に述べたばかりの事例において、線１３６上の外部クロックが３２ＫＨzならば、線１８２上の信号は約１２．２８８ＭＨzである。９６でデシメートされ次いで４でデシメートされると、線１６８上の信号は２３ＫＨzである。線１３６上の外部クロックが４ＫＨzならば、線１８２上の信号は約１．５３６ＭＨzである。９６で除され次いで４で除されると、線１６８上の信号は４ＫＨzである。回路１７６、シグマ−デルタ変調器９４およびクロック・ランダマイザ／抑制器回路１７９は一緒に、１つのディジタル的に制御される発振器を形成する。フェーズ・ロック・ループを含む本発明の実施例は、ディジタル／ディジタル・コンバータがシステムの動作範囲内のデータ速度におけるディジタル・データを受入れ、かつディジタル／ディジタル・コンバータを制御するマスター・クロックと必ずしも同じでないかあるいは更に整数関係または有理数関係ではないデータ速度への到来するディジタル・データの変換を可能にする外部から供給されるクロック・ソースにロックすることを可能にする。図２と図３、および図５と図５Ａに示された本発明の実施例は、可変デシメーションが後続する固定補間と、固定デシメーションが後続する可変補間との組合わせを用いるものと特徴付けることができる。即ち、図２に関して、線１２上のディジタル・データ・ストリームは、固定比で補間されてサンプル・レートを増加する。この比較的高いサンプル・レートのディジタル・データは、シグマ−デルタ変調器２０の制御下で可変的にデシメートされて、別のサンプル・レートで線１４上にディジタル・データ・ストリームを提供する。その後、線２８上のディジタル・データ・ストリーム（線１４上のディジタル・データ・ストリームと同じデータ速度を持つ）は、シグマ−デルタ変調器３２の制御下で可変的に補間されて、サンプル・レートを可変的に増加する。この比較的高いサンプル・レートのディジタル信号は、固定比でデシメートされて別のサンプル・レートで線４２上にディジタル・データ・ストリームを生じる。線１４および２８上のディジタル・データ・ストリームのサンプル・レートは、共通するサンプル・レートである。図示された実施例においては、この共通サンプル・レートは３．０７２ＭＨzである。次に、本発明の方法の第１の実施例を示すフローチャートである図８を参照する。図８は、可変デシメーションが後続する固定補間と、固定デシメーションが後続する可変補間の方法を示す。図８において、当該方法は、第１のデータ速度を持つ入力ディジタル・データが受取られるステップ２００で始まる。ステップ２００から、本方法はステップ２０２へ進み、そこで入力ディジタル・データが固定比で補間されてディジタル・データのサンプル・レートを増加し、オーバーサンプルされたディジタル・データ・ストリームを生じる。ステップ２０２から、本方法はステップ２０４へ進み、そこでステップ２００で受取られたディジタル・データのサンプル・レートを表わす第１のサンプリング周波数選定信号が受取られる。ステップ２０４から、本方法はステップ２０６へ進み、そこで第１のサンプリング周波数選定信号がシグマ−デルタ変調される。ステップ２０６から、本方法はステップ２０８へ進み、そこで補間されたディジタル・データがシグマ−デルタ変調された周波数選定信号の制御下で、シグマ−デルタ変調された第１のサンプリング周波数選定信号により決定される比でデシメートされる。ステップ２０８から、本方法はステップ２１０へ進み、そこで所望の出力サンプル・レートを表わす第２のサンプリング周波数選定信号が受取られる。ステップ２１０から、本方法はステップ２１２へ進み、そこで第２のサンプリング周波数選定信号がシグマ−デルタ変調される。ステップ２１２から、本方法はステップ２１４へ進み、そこでディジタル・データがシグマ−デルタ変調された第２のサンプリング周波数選定信号により決定される比で補間されてディジタル・データのサンプル・レートを増加する。ステップ２１４から、本方法はステップ２１６へ進み、そこで補間されたディジタル・データがデシメートされて所望のサンプル・レートで出力ディジタル・データを生じる。ステップ２１６から、本方法はステップ２１８へ進み、そこでディジタル信号が出力される。図９は、本発明の第２の実施例を広く示すブロック図である。図２および図３に示された第１の実施例におけるように、回路２５０の全目的は、システムの予め定めた動作範囲内の任意のデータ速度における線１２上のディジタル・データ・ストリームを受取り、このディジタル・データを線４２上のディジタル・データ・ストリームへ変換することである。線４２上のディジタル・データ・ストリームのデータ速度は、線１２上のディジタル・データ・ストリームのデータ速度と同じか、これより高いかあるいは低くてよい。指定される点を除いて、回路２５０は、本発明の第１の実施例と同じように動作する。図９に示される回路２５０の回路部分２７４において、線１２のディジタル・データは、線１７上により高いサンプル・レートのディジタル信号を生じるようにシグマ−デルタ変調器２０により更に制御されるクロック・ランダマイザ／抑制器回路１７８の制御下で補間器２５２によって補間される。補間器２５２は、当業者には周知の方法で指定数のクロック・サイクルに対してディジタル・サンプルを繰返すサンプルおよびホールド手法を用いて線１７上のディジタル・データ・ストリームのサンプル・レートを増加する（即ち、ディジタル・データ・ストリームをより高いサンプル・レートのディジタル・データ・ストリームへ変換する）。当業者は、線１２上のデータ・ストリームのサンプル・レートを増加するのに、データ・サンプル間にゼロを挿入する補間手法の如き他の手法も使用できることが理解されよう。補間器２５２の目的は、いわゆるオーバーサンプル信号を生じるように線１２上のディジタル・データ・ストリームのサンプル・レートを増加することである。補間比（即ち、線１２上のディジタル・データのサンプル・レートが補間器２５２によって増加される比）は、シグマ−デルタ変調器２０により更に制御されるクロック・ランダマイザ／抑制器回路１７８によって制御される。次に、線１７上のより高いサンプル・レートのディジタル・データ・ストリームは、補間プロセスの結果として元のディジタル信号の影像を除去するディジタル・フィルタ１８へ送られる。線１９上の濾波されたディジタル・データ・ストリームは次に、予め定めた固定データ速度を持つディジタル・データ・ストリームを線１４上に生じるように固定デシメーション比で線１９上のディジタル・データ・ストリームをデシメートするデシメーション・ブロック２５４へ送られる。フィルタ１８およびデシメーション・ブロック２５４は例示目的のため別個の回路要素として示されたが、当業者は、これらの機能が周知の方法でＦＩＲまたはＩＩＲフィルタのような単一の計算要素によって行えることを理解しよう。シグマ−デルタ変調器２０は、図２および図３の実施例に関して述べたと同じように動作する。シグマ−デルタ変調器２０からの線２６０上のｍビット・コード出力信号は、線１２上のディジタル信号のデータ速度の３８４倍の出力クロックを有効に生じるクロック・ランダマイザ／抑制器回路１７８へ送られる。一実施例において、クロック２６２は２４．５７６ＭＨzクロックである。回路１７８は、図６および図７に関して既に述べたと同じ方法で動作する。回路１７８は、シグマ−デルタ変調器２０からの線２６０上のｍビット・コードに応答してクロック２６２からのある数のクロックを抑制することにより線２５８上にクロックを生じる。しかし、同じ時間的位置におけるクロックがシグマ −デルタ変調器２０からの各多重ビット・コードに対して抑制されるならば、不要のトーンが線２５８上の出力データ・ストリームに現れることがある。従って、回路１７８はまた、線２５８上の出力データ・ストリームにおける不要のトーンを阻止するためにクロック・サイクルをランダムに抑制する付加的な機能を行う。先に述べたように、クロック抑制およびランダマイザ回路は当技術においては周知である。このような回路の一例は、Ｄｒ．Ｒ．Ｅ．Ｂｅｓｔ著「フェーズ・ロック・ループ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐｓ）」（ＭｃＧｒａｗ −ＨｉｌｌＢｏｏｋＣｏｍｐａｎｙ刊、１９８４年版権）に見出すことができる。クロック・ランダマイザ／抑制器回路１７８は、シグマ−デルタ変調器２０が固定クロック周波数を用いてクロックされ可変クロック周波数が線１２上のデータを変更可能に補間するために必要とされるので、線２５８上にサンプリング周波数選定信号２４により指定されるデータ速度の３８４倍であるクロック周波数を生じるために第２の実施例において必要とされる。クロック・ランダマイザ／抑制器回路１７８は、線２５８上に補間器２５２の補間を制御するクロック信号を出力する。線１４上の予め定めたデータ速度におけるディジタル・データは、本発明の第１の実施例に関して先に述べた如きフィルタ１１によって任意に濾波される。線２８上のフィルタ１１からの濾波データは、回路２５０の回路部分２７６へ送られる。図９に示された回路２５０の回路部分２７６において、線２８上の濾波されたディジタル・データ・ストリームが補間器２７０へ送られる。補間器２７０は、例えば当業者には周知の方法でデータ・サンプル間にゼロを挿入することにより、線２８上のディジタル・データ・ストリームのサンプル・レートを増加する（即ち、ディジタル・データ・ストリームをより高いサンプル・レートのディジタル・データ・ストリームへ変換する）。当業者は、線２８上のデータ・ストリームのサンプル・レートを増加するために、サンプルおよびホールド手法の如き他の手法も使用できることが理解されよう。先に述べたように、補間器１７０の目的は、いわゆるオーバーサンプル信号を生成するように線２８上のディジタル・データ・ストリームのサンプル・レートを増加させることである。線３４上のより高いサンプル・レートのディジタル・データ・ストリームは、補間プロセスの結果として元のディジタル信号の影像を除去するディジタル・フィルタ３６へ送られる。線３８上の濾波されたディジタル・データ・ストリームは、以下に更に詳細に説明するように、シグマ−デルタ変調器３２により更に制御されるクロック・ランダマイザ／抑制器回路１７９の制御下で線３８上のディジタル・データ・ストリームをデシメートするデシメーション・ブロック２７２へ送られる。フィルタ３６およびデシメーション・ブロック２７２が例示のため別個の回路要素として示されたが、当業者は、これらの機能が周知の方法でＦＩＲまたはＩＩＲフィルタのような単一の計算要素によって実行できることが理解されよう。シグマ−デルタ変調器２０は、図２および図３の実施例に関して述べたと同じ方法で動作する。シグマ−デルタ変調器３２からの線２６４上のｍビット・コード出力信号は、線２８上のディジタル信号のデータ速度の３８４倍の出力クロックを有効に生じるクロック・ランダマイザ／抑制器回路１７９へ送られる。一実施例において、クロック２６２が２４．５７６ＭＨzクロックである。回路１７９は、回路１７８と同じように動作する。以降の説明は、更に明瞭にするために示される。回路１７９は、シグマ−デルタ変調器３２からの線２６４上のｍビット・コードに応答して、クロック２６２からのある数のクロック・サイクルを抑制することにより線２６８上にクロックを生じる。しかし、同じ時間的位置における同じクロックがシグマ−デルタ変調器３２からの各多重ビット・コードに対して抑制されるならば、不要のトーンが線２６８上の出力データ・ストリームに現れることがある。従って、回路１７９はまた、線２６８上の出力データ・ストリームにおける不要のトーンを阻止するために、クロック・サイクルをランダムに抑制する付加的な機能を実施する。先に述べたように、クロック抑制およびランダマイザ回路は当技術において周知である。このような回路の一例は、Ｄｒ．Ｒ．Ｅ．Ｂｅｓｔ著「フェーズ・ロック・ループ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐｓ）」（ＭｃＧｒａｗ−ＨｉｌｌＢｏｏｋＣｏｍｐａｎｙ刊、１９８４年版権）に見出すことができる。クロック・ランダマイザ／抑制器回路１７９は、シグマ−デルタ変調器３２が固定クロック周波数を用いてクロックされかつ可変クロック周波数が線３８上のデータを変更可能にデシメートするために必要とされるので、周波数選定数４４をサンプリングすることにより指定されるデータ速度の３８４倍であるクロック周波数を持つクロックを線２６８上に生じるため第２の実施例において必要とされる。クロック・ランダマイザ／抑制器回路１７９は、周波数選定数４４をサンプリングすることにより選定されるサンプル・レート（Ｆｓ２）を持つディジタル・データ・ストリームを線４２上に生じるようにデシメータ２７２のデシメーションを制御するクロック信号を線２６８上に出力する。図１０は、図９に示された回路の更に詳細な実施例３００を示す。回路３００の目的および動作は、図２および図３に示された本発明の第１の実施例と類似している。線６０上のより高いサンプル・レートのディジタル・データは、補間プロセスの結果生じる線６０上のディジタル・データ・ストリームの影像を除去するｓｉｎｃ９６³タイプ・フィルタ３０２へ送られる。フィルタ３１０による濾波とデシメータ３１４における固定比８によるデシメーションとの後に、線３０８上のディジタル・データが３．０７２ＭＨzのサンプル・レートで線６４上に現れるように、線３０４上の濾波された更に高いサンプル・レートのディジタル・データが可変比でサンプル・レートを増加する補間器３０６へ送られる。フィルタ３１０は、ＦＩＲまたはＩＩＲフィルタでよい。デシメータ３１４とフィルタ７４の機能は、先に述べたように単一の要素へ組合わせることができる。シグマ−デルタ変調器６６は、クロック７０に応答して３．０７２ＭＨzの一定比で周波数選定数７２を表わす４ビット・コードを生じる。しかし、補間器３０６は、デシメータ３１４により係数８でデシメートされる時線６４上にデータが３．０７２ＭＨzのサンプル・レートで現れるように、２４．５７６ＭＨzのサンプル・レートを持つディジタル・データ・ストリームを線３０８上に生じねばならない。従って、線３０４上のデータを変更可能に補間するため線３１６上に可変周波数のクロックを生じるため、クロック・ランダマイザ／抑制器回路１７８が必要とされる。表１は、シグマ−デルタ変調器６６により生成される４ビット・コードと、クロック・ランダマイザ／抑制器回路１７８を通過させられるクロック数と、変調器６６が３．０７２ＭＨzクロックを用いてクロックされる時、およびクロック・ランダマイザ／抑制器回路１７８と補間器３０６とが２４．５７６ＭＨzクロックを用いてクロックされる時と４ビット・コードが対応する出力サンプル・レート間の関係を示している。幾つかの事例が、第２の実施例の動作を示している。例示の目的のため、線５０上のディジタル・データ・ストリームのサンプル・レートが４８ＫＨzであるものと仮定しよう。補間器５２が、このサンプル・レートを１９２ＫＨzへ増加する。補間器５８は、前記の１９２ＫＨz信号を１８．４３２ＭＨzへ増加する。４次４ビットのシグマ−デルタ変調器６６によるシグマ−デルタ変調と同時に、他の４ビット・コードがより低い発生頻度で生じるが、生成される４ビット・コードが平均して＋２コードになるように、２０ビット周波数選定数７２が選定される。表１によれば、＋２コードがクロック・ランダマイザ／抑制器回路１７８によって処理されて、クロック２６２からの８つの２４．５７６ＭＨzクロック・サイクルの各々から６つを通過させて１８．４３２ＭＨzの平均周波数を持つクロックを生成する。補間器３０６は、線３０８上に２４．５７６ＭＨzの速度でデータを送出する。データは、本例では１８．４３２ＭＨzで線３０４上で補間器３０６に到達する。線３１６上に１８．４３２ＭＨzクロックがアクティブである時は常に、新たなデータ点が線３０４上の補間器入力に到達する。補間器３０６は、１８．４３２ＭＨzデータが線３０８上で２４．５７６ＭＨzで送出されるように、前記データ点を線３０８上の出力データ・ストリームに挿入する。補間器３０６は、次の１８．４３２ＭＨzデータ点に達するまで、この機能を２４．５７６ＭＨzクロックごとに１８．４３２ＭＨz の各データ点をサンプルおよびホールドすることによって実行する。あるいはまた、補間器３０６は、１８．４３２ＭＨzで各データ点間にゼロを挿入してデータを２４．５７６ＭＨzで送出する。サンプルおよびホールド手法の使用は、これが補間プロセスによる元の信号の影像の生成時のエネルギ損失を自動的に補償するので有利である。結果として、補間器３０６は、線３０４上のディジタル・データ・ストリームのサンプル・レートを線３０８上で１８．４３２ＭＨzから２４．５７６ＭＨzへ増加する。フィルタ３１０による濾波とデシメータ３１４によるデシメーションと同時に、ディジタル・データが平均して３．０７２ＭＨ zのサンプル・レートで線６４上に現れる。別の事例においては、線５０上のディジタル・データ・ストリームが４ＫＨz のデータ速度を有するものと仮定しよう。補間器５２は、このデータ速度を１６ＫＨzへ増加する。補間器５８は、この１６ＫＨzのデータ速度を１．５３６ＭＨ zへ増加する。線６４上のディジタル・データ・ストリームが３．０７２ＭＨzのデータ速度を持つためには、１．５３６ＭＨzの線６０上のディジタル・データ・ストリームは、線３０８上のディジタル・データ・ストリームのデータ速度が２４．５７６ＭＨzのデータ速度を持つように、係数１６で有効に補間されねばならない。従って、他の４ビット・コードがより低い発生頻度で生じるが、シグマ −デルタ変調器６６が平均して同数の−３コードおよび−４コードを生じるように２０ビット周波数選定数７２が選定される。即ち、偶発的に−２、−１、および更に少ない頻度で＋１、＋２のコードが生成されることになる。表１に示されるように、−３コードは、８つの２４．５７６ＭＨzクロックの各々から１つを通過させるように回路１７８に指令する（即ち、回路１７８は、−３コードに応答して８つの２４．５７６ＭＨzクロックの各々から７つを抑制する）。−４コードは、２４．５７６ＭＨzクロックを一切通過させないように回路１７８に指令する（即ち、回路１７８は、−４コードに応答して８つの２４．５７６ＭＨz クロックの各々から８つを抑制する）。従って、平均として、１６の２４．５７６ＭＨzクロックの各々から１つが、−３コードおよび−４コードの平均に応答して抑制器回路１７８を通過することになる。励磁した補間比およびクロック周波数では、−３コードは８ＫＨzのサンプリング周波数を表わし、−４コードはＤＣ（即ち、無信号）のサンプリング周波数を表わす。従って、多くのサンプルの平均として、−３コードおよび−４コードのコードは、４ＫＨz×３８４のサンプリング周波数を表わし、線３１６上に（３８４）（４ＫＨz）＝１．５３６ＭＨzでクロックを生じる。先の例で述べたばかりのように、補間器３０６は線３１６上のクロックに応答して、線３０４上の１．５３６ＭＨzデータのサンプリング周波数を線３０８上の２４．５７６ＭＨz へ増加する。ディジタル・データ・ストリームがＮビット幅として示されることに注意すべきである。Ｎは、ビット数であり、典型的には特定用途の信号／雑音比要求と釣り合う最も広いビット・ストリームであるように選定される。線６４上のサンプル・レートが変換されたディジタル・データ・ストリームが図３に関して述べたように動作するフィルタ７４へ任意に送られる。線８６上の３．０７２ＭＨzのデータ速度を持つ濾波されたディジタル・データ・ストリームは次に、回路３００の回路部分３０３へ送られる。次に線８６上の濾波されたディジタル・データ・ストリームは、補間器３２０へ送られる。補間器３２０は、例えば、ディジタル・サンプル間にゼロを挿入するゼロ充填手法を用いて、線８６上のディジタル・データ・ストリームのサンプル・レートを係数８だけ増加する。周知のように、フィルタ３２４のパラメータは、利得損を補償するように調整することができる。補間器３２０により出力される線３２２上のより高いサンプル・レート（ここでは、２４．５７６ＭＨz）の信号がディジタル・フィルタ３２４へ送られる。先に述べたように、補間器３２０の代わりにサンプリング・レートを増加するために、サンプルおよびホールド技術のような他の手法を用いることもできる。線３２６上の濾波されたより高いサンプル・レートのディジタル・データは、フィルタ９８による濾波と、デシメータ１０４における固定比９６およびデシメータ１１２における固定比４でのデシメーションとの後に、線１１４上のディジタル・データが周波数選定数１１６により指定されるサンプル・レートで線１１４上に現れるように、可変比だけサンプル・レートを減少するデジメータ３２８へ送られる。フィルタ９８は、ｓｉｎｃ９６³タイプ・フィルタであるが、ＦＩＲまたはＩＩＲフィルタの任意のタイプでもよい。更に、フィルタ９８およびデシメータ３２８は、先に述べたように単一の要素に組合わせることもできる。シグマ−デルタ変調器９４は、クロック７０に応答して３．０７２ＭＨzの一定速度で周波数選定数１１６を表わす４ビット・コードを生じる。しかし、デシメータ３２８は、出力データ・ストリームの所望のサンプル・レートに従って、例えば１．５３６ＭＨzと２４．５７６ＭＨz間のサンプル・レートを持つディジタル・データ・ストリームを線９６上に生じなければならない。従って、クロック・ランダマイザ／抑制器回路１７９が、線３２６上のデータを変更可能にデシメートするように可変速度のクロックを線３１８上に生じるために必要とされる。表２は、シグマ−デルタ変調器９４により生じる４ビット・コードと、クロック・ランダマイザ／抑制器回路１７９を通過させられるクロック数と、変調器９４が３．０７２ＭＨzクロックを用いてクロックされる時、およびクロック・ランダマイザ／抑制器回路１７９が２４．５７６ＭＨzクロックを用いてクロックされる時に前記４ビット・コードが対応する出力サンプル・レートとの間の関係を示している。幾つかの事例が、第２の実施例の動作を例示する。例示目的のため、線８６上のディジタル・データ・ストリームのサンプル・レートが３．０７２ＭＨzの一定サンプル・レートを持つオーバーサンプルされたデータ・ストリームであるものと仮定しよう。補間器３２０は、係数８で線８６上のディジタル・データ・ストリームのデータ速度を２４．５７６ＭＨzまで増加する。線１１４上に４８ＫＨzでディジタル・データ・ストリームを生じるために、線１０２上にディジタル・データ・ストリームは１９２ＫＨzのサンプル・レートを持たねばならず、線１１０上のディジタル・データ・ストリームはサンプル・レート１８．４３２ＭＨzを持たねばならない。従って、４次４ビットのシグマ−デルタ変調器９４によるシグマ−デルタ変調と同時に、他の４ビット・コードがより低い発生頻度で生成されるが、生成される４ビット・コードが平均として＋２コードとなるように、２０ビットサンプリング周波数選定数１１６が選定される。この＋２コードはクロック・ランダマイザ／抑制器回路１７９へ与えられる。シグマ−デルタ変調器９４へ与えられる３．０７２ＭＨzクロックごとに、８つの２４．５７６ＭＨzクロックがクロック・ランダマイザ／抑制器回路１７９へ与えられる。表２によれば、回路１７９は、シグマ−デルタ変調器９４により出力される４ビット・コードの関数として多くの２４．５７６ＭＨzクロックを抑制する。この＋２コードは、８つの２４．５７６ＭＨzクロックの各々から６つを通過させるように回路９８を指令する。別の言いかたをすれば、回路１７９は、＋２コードに応答して８つの２４．５７６ＭＨzクロックの各々から２つを抑制する。先に述べたように、回路１７９は、線３１８上の出力データ・ストリームにおける不要なトーンを阻止するために指定数のクロック・サイクルを抑制する。別の事例において、線１１４上のディジタル・データ・ストリームの所望のサンプル・レートが４ＫＨzであるものと仮定しよう。補間器３２０は、線８６上のディジタル・データ・ストリームのデータ速度を２４．５７６ＭＨzまで増加する。線１１４上にディジタル・データ・ストリームを４ＫＨzで生じるため、線１０２上のディジタル・データ・ストリームは１６ＫＨzのサンプル・レートを持たねばならず、また線１１０上のディジタル・データ・ストリームは１．５３６ＭＨzのサンプル・レートを持たねばならない。従って、シグマ−デルタ変調器９４が、他の４ビット・コードがより低い発生頻度で生じるが、平均して同数の−３コードおよび−４コードを生じるように、２０ビットサンプリング周波数選定数１１６が選定される。即ち、偶発的に、−２、−１、および更に低い頻度で＋１、＋２のコードが生成される。表２に示されるように、−３コードが、８つの２４．５７６ＭＨzクロックの各々から１つを通過させるよう回路１７９に指令する（即ち、回路１７９は−３コードに応答して８つの２４．５７６ＭＨ zクロックの各々から７つを抑制する）。−４コードは、２４．５７６ＭＨzクロックを一切通過させないように回路１７９に指令する（即ち、回路１７９は、− ４コードに応答して８つの２４．５７６ＭＨzクロックの各々から８つを抑制する）。従って、平均として、１６の２４．５７６ＭＨzクロックの各々から１つが、−３コードおよび−４コードの平均に応答して抑制回路１７９を通過する。図示された補間比およびクロック周波数において、−３コードは８ＫＨzのサンプリング周波数を表わし、−４コードはＤＣ（即ち、無信号）のサンプリング周波数を表わす。従って、多くのサンプルの平均として、前記−３コードおよび −４コードは、４ＫＨz×３８４のサンプリング周波数を表わし、線３１８上に（４ＫＨz）（３８４）＝１．５３６ＭＨzでクロックを生じる。ディジタル・データ・ストリームがＮビット幅として示されることに注意すべきである。Ｎは任意のビット数でよく、典型的には特定用途の信号／雑音比要件と釣り合う最も広いビット・ストリームとなるように選定される。図９および図１０に示される本発明の実施例は、固定デシメーションが後続する可変補間と、次に可変デシメーションが後続する固定補間との組合わせを用いるものとして特徴付けることができる。即ち、図９によれば、線１２上のディジタル・データ・ストリームは、より高いサンプル・レートで線１７にディジタル・データ・ストリームを生じるようにシグマ−デルタ変調器２０の制御下で補間される。このより高いサンプル・レートのディジタル・データ・ストリームは、次に固定比でデシメートされて線１４上の別のサンプル・レートでディジタル・データ・ストリームを生じる。その後、線２８上のディジタル・データ・ストリーム（線１４上のディジタル・データ・ストリームと同じデータ速度を持つ）は固定比で補間されてサンプル・レートを増加する。このより高いサンプル・レートのディジタル信号は次に、シグマ−デルタ変調器３２の制御下で変更可能にデシメートされて、線４２上に別のデータ速度でディジタル・データ・ストリームを生じる。線１４および２８上のディジタル・データ・ストリームのサンプル・レートは、共通のサンプル・レートである。図示された実施例においては、共通のサンプル・レートは３．０７２ＭＨzである。次に、本発明の方法の第２の実施例を示すフローチャートである図１１を参照する。図１１は、固定デシメーションが後続する可変補間と、次に可変デシメーションが後続する固定補間の方法を示す。図１１において、この方法は、第１のデータ速度を持つ入力ディジタル・データが受取られるステップ３４０で始まる。ステップ３４０から、本方法はステップ３４２へ進み、そこでステップ３４０で受取られたディジタル・データのサンプル・レートを表わす第１のサンプリング周波数選定信号が受取られる。ステップ３４０から、本方法はステップ３４４へ進み、そこで第１のサンプリング周波数選定信号がシグマ−デルタ変調される。ステップ３４４から、本方法はステップ３４６へ進み、そこでディジタル・データがシグマ−デルタ変調された第１のサンプリング周波数選定信号により決定される比で補間されて、ディジタル・データのサンプル・レートを増加する。ステップ３４６から、本方法はステップ３４８へ進み、そこで補間されたディジタル・データが固定比でデシメートされる。ステップ３４８から、本方法はステップ３５０へ進み、そこでステップ３４８からのデシメートされたディジタル・データが固定比で補間されて、オーバーサンプルされたディジタル・データ・ストリームを生じるようにディジタル・データのサンプル・レートを増加する。ステップ３５０から、本方法はステップ３５２へ進み、そこで所望の出力サンプル・レートを表わす第２のサンプリング周波数選定信号が受取られる。ステップ３５２から、本方法はステップ３５４へ進み、そこで第２のサンプリング周波数選定信号がシグマ−デルタ変調される。ステップ３５４から、本方法はステップ３５６へ進み、そこで補間されたディジタル・データがシグマ−デルタ変調された第２のサンプリング周波数選定信号により決定された比でシグマ−デルタ変調された周波数選定信号の制御下でデシメートされて、所望のサンプル・レートで出力ディジタル・データを生じる。ステップ３５６から、本方法はステップ３５８へ進み、そこでディジタル信号が出力される。次に、本発明の第３の実施例３７０を示す図１２を参照する。特に、図１２は、クロック・ランダマイザ／抑制器回路を取除くことにより図１０の回路を修正するものである。他の全ての観点において、図１２の回路の構成要素および動作は図１０のそれと同じである。図１２の回路は、図１１に示された方法に従って動作する。クロック・ランダマイザ／抑制器回路が取除かれるので、シグマ−デルタ変調器９４はデシメーション・ブロック３２８により与えられるデシメーション比を直接に制御する４ビット・コードを生じ、シグマ−デルタ変調器６６は補間器３０６により与えられる補間比を直接に制御する４ビット・コードを生じる。表３は、シグマ−デルタ変調器６６または９４により生成される４ビット・コードと、デシメータ３２８が出力を生じる間隔あるいは線３０４上のサンプル・レートが増加される比と、４ビット・コードが３．０７２ＭＨzクロックを用いて変調器６６または９４がクロックされる時に対応するサンプリング周波数との間の関係を示している。例えば、−４コードは、線３２６上のサンプルごとに１つの出力を生じるようにデシメータ３２８を制御し、−３コードは、線３２６上の８つのサンプルごとに１つの出力を生じるようにデシメータ３２８を制御する。同様に、−４コードは、線３０４上と同じサンプル・レートを維持するように補間器３０６を制御し、＋３コードは、係数８だけ線３０４上のサンプル・レートを増加するように補間器３０６を制御する。図１３は、４ビット・コードと、対応するサンプリング周波数との間の１／ｎ関係をグラフで示している。当業者は、単に特定の補間比、デシメーション比および選定されたデータ速度のゆえに、システムが４ビット・コードを対応するサンプリング周波数へマッピングする意味で非線形的であることを理解されよう。しかし、システム自体は線形的であり、かつ４ビット・コードの対応するサンプリング周波数への非線形的マッピングについて補正する動作を提供することにより、先に述べた最初の２つの実施例における如き線形的にマップするシステムを提供できる。あるいはまた、４ビット・コードと対応するサンプリング周波数との間の線形関係があるように、補間比、デシメーション比、およびデータ速度を選定することもできる。当業者はまた、図１３および表２に示した４ビット・コードとサンプリング周波数間の１／ｎ関係が単に例示を意図したものに過ぎず、（本発明の全ての実施例に対して）他の関係も可能であり、本発明の範囲内に見なされるべきであることが理解されよう。図１２に示された回路は、最初の２つの実施例に関して述べたと同じ方法で４ビット・コードの比を変更することにより０ないし６４ＫＨzの範囲内のサンプリング周波数を生成することができる。図１２に示された実施例はまた、図１４および図１５に示された回路で同じように使用することも可能である。４ビット・コードとサンプリング周波数との間のマッピングは図１２に示された実施例においては非線形であるが、この実施例はある利点を提供するものである。図９〜図１０に示された実施例においては、クロック・ランダマイザ／抑制器回路が使用された。このクロック・ランダマイザ／抑制器回路は、クロック・ランダマイザ／抑制器回路がシグマ−デルタ変調器により生成されたシグマ−デルタ変調されたクロック信号を再処理してクロック信号を線形的に抑制するので、図２〜図３に示された本発明の実施例と対比して、低減した信号／雑音比を有するシステムをもたらす結果となり得る。このことは、シグマ−デルタ変調器により生じるノイズ整形を劣化させるおそれがある。図１２に示された回路は、クロック・ランダマイザ／抑制器回路が取除かれることにより信号／雑音比における低下を回避することにおいて有利である。図１４は、ディジタル・フェーズ・ロック・ループ１２０および１２２が図９または図１０の回路に組込まれる本発明の別の実施例２５１を示す。このフェーズ・ロック・ループは、図５の論議に関して先に述べたように動作する。図１５は、単一のフェーズ・ロック・ループが本発明の第２の実施例で用いられる本発明の別の実施例２５３を示す。このフェーズ・ロック・ループは、図５Ａに関して述べた方法で動作する。フェーズ・ロック・ループは、本発明の全ての実施例において用いることができる。図１６は、必ずしも、異なるデータ速度を持つ多数のディジタル信号を到来するディジタル・データ・ストリームのデータ速度のどれかでもその整数倍でもないデータ速度を持つ組合わせあるいは混合されたディジタル信号に組合わせることができる本発明の別の実施例を示す。回路３８０において、多数のディジタル・データ・ストリームが多数の回路部分１３、５１、１４６、２７４あるいは３０１へ供給される。これらの回路部分は、既に先に述べたように動作する。各回路部分が同じクロック周波数を用いてクロックされる限り、線３８８、３９０、、、３９２上のディジタル・データ・ストリームは全て加算器３９４において組合わせることができる同じデータ速度を持ち、線３９６上に組合わされたあるいは混合されたディジタル信号を生じる。本発明のこのような特質においては、共通のデータ速度でディジタル・データ・ストリームを生じるように回路部分１３、５１、１４６、２７４、３０１の任意の組合わせを用いることができる。このように、本発明の当該特質は、異なるデータ速度を有するディジタル信号を混合する装置を有効に提供する。図１７は、回路４００において、出力されるべきディジタル・データ・ストリームのデータ速度が共通のディジタル・データ速度の整数倍である必要がない単一のデータ速度を有するディジタル・データ・ストリームとは異なるデータ速度を持ち得るディジタル信号を供給するための装置を示す。図１７に示されるように、線４０２上の共通のデータ速度を有するディジタル・データ・ストリームは、多数の回路部分１５、９０、２７６、または３０３へ供給される。これら回路部分はそれぞれ、共通のデータ速度をとり、ディジタル・データを異なるデータ速度を持つディジタル・データ・ストリーム４０４、４０６、、、４０８へ変換することができる。回路部分１５、９０、２７６、あるいは３０３の任意の組合わせを図１７の回路に用いることができる。図１６および図１７の両方において、入力ディジタル信号を供給するためアナログ／ディジタル・コンバータが用いられる、そして（あるいは）ディジタル／アナログ・コンバータがこれら回路の出力側に用いられるならば、単一のディジタル信号かあるいは組合わせたアナログ信号を生じるようにアナログ信号を有効にディジタル的に組合わせられる装置を提供することができる。図１８は、本発明による、異なるデータ速度を持つディジタル信号をディジタル的に混合しあるいは組合わせる方法を示す。図１８において、本方法はステップ４２０で始まり、そこで第１のデータ速度におけるディジタル・データが受取られる。ステップ４２０から、本方法はステップ４２２へ進み、そこで第１のデータ速度におけるディジタル・データが第１のシグマ−デルタ変調された制御信号に応答して第２のデータ速度のディジタル・データへ変換されて、第２のデータ速度における第１のディジタル・データ・ストリームを生じる。ステップ４２２から、本方法はステップ４２４へ進み、そこで第３のデータ速度のディジタル・データを受取る。ステップ４２４から、本方法はステップ４２６へ進み、そこで第２のシグマ−デルタ変調された制御信号に応答して、第３のデータ速度のディジタル・データが第２のデータ速度のディジタル・データへ変換されて、第２のデータ速度の第２のディジタル・データ・ストリームを生じる。ステップ２４６から、本方法はステップ４２８へ進み、そこで第１および第２のディジタル・データ・ストリームが単一のディジタル的に混合されるデータ・ストリームへ組合わされる。ステップ４２８から、本方法はステップ４３０へ進み、そこでディジタル的に混合されたデータ・ストリームが出力される。図１９は、単一のディジタル・データ・ストリームとは異なるディジタル・データ・ストリームをディジタル的に生じるための本発明の方法を示す。本方法はステップ４４０で始まり、そこで第１のデータ速度のディジタル・データが受取られる。ステップ４４０から、本方法はステップ４４２へ進み、そこで第１のデータ速度のディジタル・データが、第１のシグマ−デルタ変調された制御信号に応答して第２のデータ速度のディジタル・データへ変換される。ステップ４４２から、本方法はステップ４４４へ進み、そこで第１のデータ速度のディジタル・データが、第２のシグマ−デルタ変調された制御信号に応答して第３のデータ速度のディジタル・データへ変換される。ステップ４４４から、本方法はステップ４４６へ進み、そこで第２のデータ速度のディジタル・データが出力される。ステップ４４６から、本方法はステップ４４８へ進み、そこで第３のデータ速度のディジタル・データが出力される。図１８および図１９に示される方法では、変換ステップ４２２、４２６、４４２および４４４は、図８および図１１に示された方法により特に示されるように実行することができる。要約すれば、本発明は、一実施例において、オーバーサンプルされた信号を生成するように補間することにより、次いでオーバーサンプル信号を変更可能にデシメートすることによって到来するディジタル・データ・ストリームを共通のデータ速度へ変換して、共通のデータ速度のディジタル・データ・ストリームを生じる。次に、共通のデータ速度のディジタル・データ・ストリームが、オーバーサンプル信号を生じるように変更可能に補間され、次いで固定デシメーション比でデシメートされて、所望のサンプル・レートを持つディジタル・データ・ストリームを出力に生じる。別の実施例においては、本発明は、オーバーサンプル信号を生じるように到来するディジタル・データ・ストリームを変更可能に補間することにより、次いで共通のデータ速度のディジタル・データ・ストリームを生じるように固定デシメーション比でオーバーサンプル信号をデシメートすることによって、到来ディジタル・データ・ストリームを共通のデータ速度へ変換する。次に、共通データ速度のディジタル・データ・ストリームが、オーバーサンプル信号を生じるように固定比で補間され、所望のサンプル・レートを持つディジタル・データ・ストリームを出力に生じるように変更可能にデシメートされる。このように、本発明は、システムの動作範囲内の任意のデータ速度の到来ディジタル・データをシステムの動作範囲内の任意のデータ速度の出力ディジタル・データ・ストリームへ変換することができる。本発明はまた、到来するディジタル信号を共通のデータ速度を持つディジタル信号へ変換するために使用することもできる。例えば、図２において、線１２上の到来するディジタル信号は、線２８上の共通データ速度を持つディジタル信号へ変換することができる。この線２８上の共通速度のディジタル信号は、共通のデータ速度のディジタル・データを要求する他の装置により使用される出力信号として出力することができる。本発明のこのような特質は、これが異なるデータ速度を持つディジタル・データ・ストリームを共通のデータ速度を持つディジタル・データ・ストリームへ変換することを可能にするゆえに有利である。この同種の変換はまた、本発明の全ての実施例によって行われる。結果として、本発明は、異なるサンプル・レートを持つかも知れない信号をディジタル的に混合しあるいは組合わせるための有効な装置および方法を提供する。更に、参考のため本文に援用される係属中の米国特許出願におけるように、組合わされるべきディジタル信号がアナログ／ディジタル・コンバータによって提供され、ディジタル／アナログ・コンバータによってアナログ信号へ再変換される時、本発明は、アナログ信号源を混合しあるいは組合わせるための装置および方法を提供する。同様に、本発明は、共通のデータ速度のディジタル・データ・ストリームをシステムの動作範囲内の任意のデータ速度のディジタル・データ・ストリームへ変換することができる。例えば、図２において、線２８上のディジタル・データ・ストリームは、任意のデータ速度のディジタル・データ・ストリームへ変換することができ、線４２上に出力することができる。本発明のこのような特質は、これが共通のデータ速度の線２８上のディジタル・データ・ストリームを他の任意のデータ速度のディジタル・データ・ストリームへ変換することを可能にし、これにより本発明が共通のデータ速度と他のディジタル・システムにより要求されるデータ速度との間のインターフェースを提供することを可能にする。この同種の変換はまた、本発明の全ての実施例によって行われる。更に、参考のため本文に援用される係属中の米国特許出願におけるように、インターフェースされるべきディジタル信号がアナログ／ディジタル・コンバータによって提供される時、および速度変換されたディジタル信号がディジタル／アナログ・コンバータによってアナログ信号へ再変換される時、本発明は、異なるサンプル・レートを持つかも知れないディジタル信号から多くのアナログ信号源を提供するための有効な装置および方法を提供する。本発明は、システムの動作範囲内の任意のデータ速度の到来するディジタル・データ・ストリームをシステムの動作範囲内の任意のデータ速度の出てゆくディジタル・データ・ストリームへ有効に変換する。到来するディジタル・データ・ストリーム、出てゆくディジタル・データ・ストリームのデータ速度、共通のデータ速度、およびシステム・クロックのクロック周波数は、整数または有理数の関係に関連付けられることを必要としない。本発明の別の著しい利点は、ディジタル／ディジタル・コンバータが、ディジタル・データを到来または出力ディジタル・データ速度と変調器のクロック周波数との間の最低の共通周波数までディジタル・データを補間することができる必要がないことである。これは、サンプリング間隔のシグマ−デルタ変調によるものである。従来技術のディジタル／ディジタル・コンバータとは異なり、サンプリング間隔が、到来または出力ディジタル・データ速度と変調器のクロックとの間の固定された関係に正確に対応する必要がない。本発明においては到来、出力および共通のサンプル・レートがシグマ−デルタ・コード化されるので、サンプル・レートは、平均として、より高い周波数範囲へ強制されるサンプリング点におけるノイズまたはジッタを含む所望のサンプル・レートを表わすことになる。このように、本発明は、従来技術では典型的にギガヘルツ・レンジ内にあるＶＨＦへの補間の必要を回避するため、時間基準のシグマ−デルタ・コーディングを利用する。このプロセスの更なる利点は、本発明が集積回路内に組込まれる時、比較的低い補間比を用いることによってチップ面積の著しい節減が具現できることである。本発明の別の重要な利点は、デシメーションと補間の制御のため使用されるシグマ−デルタ変調器が固定クロック周波数を用いてクロックすることができ、固定されたクロック周波数での変調器動作の最適化を可能にすることである。最後に、適切な比率におけるシグマ−デルタ制御コードの適切な組合わせによって、出力ディジタル・データ・ストリームに対する充分な数のサンプル・レートが提供できる。これらのサンプル・レートは、ディジタル／ディジタル・コンバータを動作させるのに使用されるマスター・クロック、あるいは到来するディジタル・データ・ストリームのサンプル・レートと何らの整数あるいは有理数の関係を持つことを必要としない。本文では、ディジタル・データ・ストリームがより高いサンプル・レートのディジタル・データ・ストリームへ変換される方法の説明に補間が用いられたが、本発明はそのように限定されるものではない。本発明の実施のために、ディジタル・データ・ストリームをより高いサンプル・レートのディジタル・データ・ストリームへ変換する任意の方法および装置を用いることができる。本発明において有効な補間器およびデシメータは、Ｊ．ＰｒｏａｋｉｓおよびＤ．Ｍａｎｏｌａｋｉｓ著「ディジタル信号処理の概要（ＩｎｔｒｏｄｕｃｔｉｏｎｔｏＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ）」（１９８８年、ＭａｃｍｉｌｌａｎＰｕｂｌｉｓｈｉｎｇＣｏｍｐａｎｙ刊）に示されるように構成することができる。シグマ−デルタ・システムについて記載する多くの文献がある。一例は、参考のため本文に援用されるＡｎａｌｏｇＤｅｖｉｃｅｓ社刊「混合信号の設計セミナー（Ｍｉｘｅｄ−ＳｉｇｎａｌＤｅｓｉｇｎＳｅｍｉｎａｒ）」なる名称である。本発明の少なくとも１つの実施例について記述したが、当業者には、種々の変更、修正および改善が容易に想着されよう。このような変更、修正および改善は、本発明の趣旨と範囲内に含まれるべきものである。従って、本文の記述は、単なる例示であって、限定を意図するものではない。本発明は、請求の範囲およびその相等内容の記載のみに限定される。

【手続補正書】特許法第１８４条の８【提出日】１９９６年５月１日【補正内容】本発明の少なくとも１つの実施例について記述したが、当業者には、種々の変更、修正および改善が容易に想着されよう。このような変更、修正および改善は、本発明の範囲内に含まれるべきものである。従って、本文の記述は、単なる例示であって、限定を意図するものではない。本発明は、請求の範囲およびその相等内容に記載される如くにのみ限定される。請求の範囲１．第１のデータ・レイトを持つディジタル信号を受取り、第１の増加されたデータ・レイトを持つディジタル信号を供給する第１の補間手段と、前記補間手段に接続され、第１の増加されたデータ・レイトを持つ前記ディジタル信号をデシメートして第２のデータ・レイトを持つディジタル信号を生じる第１のデシメーション手段と、前記第１のデシメーション手段に接続されてこれを制御し、前記第１のデータ・レイトを表わす第１の変調された出力信号を生じ、かつ第２のデータ・レイトを持つディジタル信号を生じるように前記デシメーション手段を制御する第１の変調手段と、前記第１のデシメーション手段に接続されて、前記第２のデータ・レイトを持つ前記ディジタル信号を受取り、かつ第２の増加されたデータ・レイトを持つディジタル信号を供給する第２の補間手段と、前記第２の補間手段に接続されて、前記第２の増加されたデータ・レイトを持つディジタル信号をデシメートして第３のデータ・レイトを持つディジタル信号を生じる第２のデシメーション手段と、前記第２の補間手段に接続されてこれを制御し、第３のデータ・レイトを表わす第２の変調された出力信号を生じ、かつ前記第２の補間手段を制御して前記第２の増加されたデータ・レイトを持つディジタル信号を生じる第２の変調手段とを備えるディジタル／ディジタル・コンバータ・システム。２．第１のデータ・レイトを持つディジタル信号を受取り、第１の増加されたデータ・レイトを持つディジタル信号を供給する第１の補間手段と、前記補間手段に接続されて、前記第１の増加されたデータ・レイトを持つディジタル信号をデシメートして第２のデータ・レイトを持つディジタル信号を生じる第１のデシメーション手段と、前記第１の補間手段の制御に接続されてこれを制御し、前記第１のデータ・レイトを表わす第１の変調された出力信号を生じ、かつ前記第１の補間手段を制御して前記第１の増加されたデータ・レイトを持つディジタル信号を生じる第１の変調手段と、前記第１のデシメーション手段に接続されて、第２のデータ・レイトを持つディジタル信号を受取り、第２の増加されたデータ・レイトを持つディジタル信号を供給する第２の補間手段と、前記第２の補間手段に接続されて、前記第２の増加されたデータ・レイトを持つディジタル信号をデシメートして第３のデータ・レイトを持つディジタル信号を生じる第２のデシメーション手段と、前記第２のデシメーション手段に接続されてこれを制御し、前記第３のデータ・レイトを表わす第２の変調された出力信号を生じ、かつ前記第２のデシメーション手段を制御して前記第３のデータ・レイトを持つディジタル信号を生じる第２の変調手段とを備えるディジタル／ディジタル・コンバータ・システム。３．前記第１と第２の変調手段がシグマ−デルタ変調器を含む請求項１または２の１つに記載のディジタル／ディジタル・コンバータ・システム。４．前記第１と第２の変調された出力信号が多重ビット・コードである請求項３記載のディジタル／ディジタル・コンバータ・システム。５．前記第１と第２のシグマ−デルタ変調器がｎ次変調器（但し、ｎ≧１）である請求項３記載のディジタル／ディジタル・コンバータ・システム。６．前記第１のシグマ−デルタ変調器が前記第１のデータ・レイトを表わすサンプリング周波数選定信号を変調する請求項３記載のディジタル／ディジタル・コンバータ・システム。７．前記第２のシグマ−デルタ変調器が、前記第３のデータ・レイトを表わすサンプリング周波数選定信号を変調する請求項６記載のディジタル／ディジタル・コンバータ・システム。８．前記第１のデシメーション手段と前記第２の補間手段との間に接続されて、前記第１のデータ・レイトを持つディジタル信号のノイズと影像を除去するフィルタ手段を更に備える請求項１または２の１つに記載のディジタル／ディジタル・コンバータ・システム。９．前記第１と第３のデータ・レイトの少なくとも１つを表わす複数の周波数選定数を記憶するメモリ手段と、選定信号に応答して前記周波数選定数の１つを選定し、かつ前記選定された数を前記第１と第２のシグマ−デルタ変調器の少なくとも１つにサンプリング周波数選定信号として提供する手段とを更に備える請求項３記載のディジタル／ディジタル・コンバータ・システム。１０．前記第１の補間手段が、前記第１のデータ・レイトを持つディジタル信号を固定比で補間する請求項７記載のディジタル／ディジタル・コンバータ・システム。１１．前記第１のデシメーション手段が、前記第１の増加されたデータ・レイトを持つディジタル信号を、前記第１のデータ・レイトを表わすサンプリング周波数選定信号により決定される比でデシメートして、前記第２のデータ・レイトを持つディジタル信号を生じる請求項９記載のディジタル／ディジタル・コンバータ・システム。１２．前記第２の補間手段が、前記第２のデータ・レイトを持つディジタル信号を前記第３のデータ・レイトを表わすサンプリング周波数選定信号により決定される比で補間して、前記第２の増加されたデータ・レイトを持つディジタル信号を生じる請求項１１記載のディジタル／ディジタル・コンバータ・システム。１３．前記第２のデシメーション手段が、前記第２の増加されたデータ・レイトを持つディジタル信号を固定比でデシメートする請求項１２記載のディジタル／ディジタル・コンバータ・システム。１４．前記第１の補間手段が、前記第１のデータ・レイトを持つディジタル信号を、前記第１のデータ・レイトを表わすサンプリング周波数選定信号により決定される比で補間して、前記第１のデータ・レイトを持つディジタル信号を生じる請求項７記載のディジタル／ディジタル・コンバータ・システム。１５．前記第１のデシメーション手段が、前記第１の増加されたデータ・レイトを持つディジタル信号を固定比でデシメートする請求項１４記載のディジタル／ディジタル・コンバータ・システム。１６．前記第２の補間手段が、前記第２のデータ・レイトを持つディジタル信号を固定比で補間する請求項１５記載のディジタル／ディジタル・コンバータ・システム。１７．前記第２のデシメーション手段が、前記第２の増加されたデータ・レイトを持つディジタル信号を、前記第３のデータ・レイトを表わすサンプリング周波数選定信号により決定される比でデシメートして、第３のデータ・レイトを持つディジタル信号を生じる請求項１６記載のディジタル／ディジタル・コンバータ・システム。１８．前記第１の変調手段に接続されて、前記第１の変調された出力信号に応答して前記第１のデータ・レイトを表わす周波数を持つクロックを生成する第１のクロック発生手段を更に備える請求項１７記載のディジタル／ディジタル・コンバータ・システム。１９．前記第２の変調手段に接続されて、前記第２の変調された出力信号に応答して前記第３のデータ・レイトを表わす周波数を持つクロックを生成する第２のクロック発生手段を更に備える請求項１８記載のディジタル／ディジタル・コンバータ。２０．前記第１のシグマ−デルタ変調器手段に接続されて、前記第１のデータ・レイトを表わす信号を受取り、該信号にロックし、かつ前記第１のシグマ−デルタ変調器手段を制御して前記第１のシグマ−デルタ変調された出力信号を生じる第１の制御信号を前記第１のシグマ−デルタ変調器手段へ与える第１のフェーズ・ロック・ループ手段を更に備える請求項１または２の１つに記載のディジタル／ディジタル・コンバータ。２１．前記第２のシグマ−デルタ変調器手段に接続されて、前記第３のデータ・レイトを表わす信号を受取り、該信号にロックし、かつ前記第２のシグマ−デルタ変調器手段を制御して前記第２のシグマ−デルタ変調された出力信号を生じる制御信号を前記第２のシグマ−デルタ変調器手段へ与える第２のフェーズ・ロック・ループ手段を更に備える請求項１または２または２０の１つに記載のディジタル／ディジタル・コンバータ。２２．第１のディジタル信号を第２のディジタル信号へ変換する方法において、第１のデータ・レイトを持つディジタル信号を受取るステップと、前記第１のデータ・レイトを表わす第１の変調された出力信号を生じるように第１の制御信号を変調するステップと、第１の増加されたデータ・レイトを持つディジタル信号を生じるように前記第１のデータ・レイトを増加するステップと、第２のデータ・レイトを持つディジタル信号を生じるように、前記第１の変調された出力信号に応答して、第２のデータ・レイトを持つディジタル信号を生じるように前記第１の増加されたデータ・レイトを持つディジタル信号をデシメートするステップと、第３のデータ・レイトを表わす第２の変調された出力信号を生じるように第２の制御信号を変調するステップと、前記第２の変調出力信号に応答して、第２の増加されたデータ・レイトを持つディジタル信号を生じるように前記第２のデータ・レイトを増加するステップと、第３のデータ・レイトを持つディジタル信号を生じるように、前記第２の増加されたデータ・レイトを持つディジタル信号をデシメートするステップとを含む方法。２３．第１のディジタル信号を第２のディジタル信号へ変換する方法において、第１のデータ・レイトを持つディジタル信号を受取るステップと、第１のデータ・レイトを表わす第１の変調された出力信号を生じるように第１の制御信号を変調するステップと、第１の変調制御信号に応答して第１の増加されたデータ・レイトを持つディジタル信号を生じるように、前記第１のデータ・レイトを増加するステップと、第２のデータ・レイトを持つディジタル信号を生じるように、前記第１の増加されたデータ・レイトを持つディジタル信号をデシメートするステップと、第３のデータ・レイトを表わす第２の変調出力信号を生じるように、第２の制御信号を変調するステップと、第２の増加されたデータ・レイトを持つディジタル信号を生じるように前記第２のデータ・レイトを増加するステップと、前記第３のデータ・レイトを持つディジタル信号を生じるように、前記第２の変調出力信号に応答して前記第２の増加されたデータ・レイトを持つディジタル信号をデシメートするステップとを含む方法。２４．前記第１の制御信号を変調しかつ前記第２の制御信号を変調する前記ステップが更に、該第１の制御信号と第２の制御信号とをシグマ−デルタ変調することを含む請求項２２または２３の１つに記載の方法。２５．前記第２のデータ・レイトを持つディジタル信号を濾波するステップを更に含む請求項２２または２３の１つに記載の方法。２６．前記第１のデータ・レイトを増加する前記ステップが該第１のデータ・レイトを固定比で増加することを含む請求項２２記載の方法。２７．前記第１の増加されたデータ・レイトを持つディジタル信号をデシメートする前記ステップが、該第１の増加されたデータ・レイトを持つディジタル信号を前記第１の変調された出力信号により決定される比でデシメートすることを含む請求項２６記載の方法。２８．前記第２のデータ・レイトを増加する前記ステップが、該第２のデータ・レイトを前記第２の変調された出力信号により決定される比で増加することを含む請求項２７記載の方法。２９．前記第２の増加されたデータ・レイトを持つディジタル信号をデシメートする前記ステップが、該第２の増加されたデータ・レイトを固定比でデシメートすることを含む請求項２８記載の方法。３０．前記第１のデータ・レイトを増加する前記ステップが、該第１のデータ・レイトを前記第１の変調された出力信号により決定される比で増加することを含む請求項２３記載の方法。３１．前記第１の増加されたデータ・レイトを持つディジタル信号をデシメートする前記ステップが、該第１の増加されたデータ・レイトを持つディジタル信号を固定比でデシメートすることを含む請求項３０記載の方法。３２．前記第２のデータ・レイトを増加する前記ステップが該第２のデータ・レイトを固定比で増加することを含む請求項３１記載の方法。３３．前記第２の増加されたデータ・レイトを持つディジタル信号をデシメートする前記ステップが、該第２の増加されたデータ・レイトを持つディジタル信号を前記第２の変調された出力信号により決定される比でデシメートすることを含む請求項３２記載の方法。３４．少なくとも２つのディジタル信号を組合わせる方法において、第１のデータ・レイトを持つディジタル信号を受取るステップと、第１の変調された制御信号に応答して、前記第１のデータ・レイトを持つディジタル信号を第２のデータ・レイトを持つ第１のディジタル信号へ変換するステップと、第３のデータ・レイトを持つディジタル信号を受取るステップと、第２の変調された制御信号に応答して、前記第３のデータ・レイトを持つディジタル信号を前記第２のデータ・レイトを持つ第２のディジタル信号へ変換するステップと、前記第２のデータ・レイトを持つ前記第１のディジタル信号と前記第２のデータ・レイトを持つ前記第２のディジタル信号とを前記第２のデータ・レイトを持つ１つのディジタル信号へ組合わせるステップとを含む方法。３５．１つのディジタル信号から少なくとも２つのディジタル信号を提供する方法において、第１のデータ・レイトを持つディジタル信号を受取るステップと、第１の変調された制御信号に応答して、第１のデータ・レイトを持つディジタル信号を第２のデータ・レイトを持つディジタル信号へ変換するステップと、第２の変調された制御信号に応答して、前記第１のデータ・レイトを持つディジタル信号を第３のデータ・レイトを持つディジタル信号へ変換するステップと、前記第２のデータ・レイトを持つディジタル信号を出力するステップと、前記第３のデータ・レイトを持つディジタル信号を出力するステップとを含む方法。３６．前記第１の変調された制御信号と前記第２の変調された制御信号とが、シグマ−デルタ変調された制御信号を含む請求項３４または３５の１つに記載の方法。３７．少なくとも２つのディジタル信号を組合わせる装置において、第１のデータ・レイトを持つディジタル信号を受取る手段と、第１の変調された制御信号に応答して、第１のデータ・レイトを持つディジタル信号を第２のデータ・レイトを持つ第１のディジタル信号へ変換する手段と、第３のデータ・レイトを持つディジタル信号を受取る手段と、第２の変調された制御信号に応答して、前記第３のデータ・レイトを持つディジタル信号を前記第２のデータ・レイトを持つ第２のディジタル信号へ変換する手段と、前記第２のデータ・レイトを持つ前記第１のディジタル信号と前記第２のデータ・レイトを持つ前記第２のディジタル信号とを前記第２のデータ・レイトを持つ１つのディジタル信号へ組合わせる手段とを備える装置。３８．１つのディジタル信号から少なくとも２つのディジタル信号を提供する装置において、第１のデータ・レイトを持つディジタル信号を受取る手段と、第１の変調された制御信号に応答して、前記第１のデータ・レイトを持つディジタル信号を第２のデータ・レイトを持つディジタル信号へ変換する手段と、第２の変調された制御信号に応答して、前記第１のデータ・レイトを持つディジタル信号を第３のデータを持つディジタル信号へ変換する手段と、前記第２のデータ・レイトを持つディジタル信号を出力する手段と、前記第３のデータ・レイトを持つディジタル信号を出力する手段とを備える装置。３９．前記第１の変調された制御信号と前記第２の変調された制御信号とがシグマ−デルタ変調された制御信号を含む請求項３７または３８の１つに記載の装置。４０．第１の変調された制御信号に応答して、第１のデータ・レイトを持つディジタル信号を第２のデータ・レイトを持つディジタル信号へ変換する手段と、第２の変調された制御信号に応答して、前記第２のデータ・レイトを持つディジタル信号を第３のデータ・レイトを持つディジタル信号へ変換する手段とを備えるディジタル／ディジタル・コンバータ・システム。４１．前記第１の変調された制御信号と前記第２の変調された制御信号とがシグマ−デルタ変調された制御信号を含む請求項４０記載のディジタル／ディジタル・コンバータ。４２．第１のディジタル信号を第２のディジタル信号へ変換する方法において、第１の変調された制御信号に応答して、第１のデータ・レイトを持つディジタル信号を第２のデータ・レイトを持つディジタル信号へ変換するステップと、第２の変調された制御信号に応答して、前記第２のデータ・レイトを持つディジタル信号を第３のデータ・レイトを持つディジタル信号へ変換するステップとを含む方法。４３．前記第１の変調された制御信号と前記第２の変調された制御信号とがシグマ−デルタ変調された制御信号を含む請求項４２記載の方法。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号ＰＣＴ／ＵＳ９４／１０２６９ (32)優先日 1994年９月13日 (33)優先権主張国米国（ＵＳ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＵＳ (72)発明者セリーニ，ロナルド・エイアメリカ合衆国マサチューセッツ州02160, ニュートン，ワイルドウッド・アベニュー 24 (72)発明者ソボル，ジェームズ・エムアメリカ合衆国マサチューセッツ州02056, ノーフォーク，ウェア・ドライブ 17 【要約の続き】れる。第１および第２の周波数信号選定数が、ｎ次ｍビットのシグマ−デルタ変調器を用いて変調される。当該方法および装置は、到来するディジタル・データ・ストリームのデータ速度を第１のｎ次ｍビットシグマ−デルタ変調器のデータ速度へ変換し、次いで第１のシグマ− デルタ変調器（２０）からのディジタル・データ・ストリームをｎ次ｍビットのシグマ−デルタ変調器（３２）により決定される出力データ速度へ変換する。

Claims

【特許請求の範囲】１．第１のデータ速度を持つディジタル信号を受取り、第１の増加されたデータ速度を持つディジタル信号を供給する第１の補間手段と、前記補間手段に接続され、第１の増加されたデータ速度を持つ前記ディジタル信号をデシメートして第２のデータ速度を持つディジタル信号を生じる第１のデシメーション手段と、前記第１のデシメーション手段に接続されてこれを制御し、前記第１のデータ速度を表わす第１の変調された出力信号を生じ、かつ第２のデータ速度を持つディジタル信号を生じるよう前記デシメーション手段を制御する第１の変調手段と、前記第１のデシメーション手段に接続されて、前記第２のデータ速度を持つ前記ディジタル信号を受取り、かつ第２の増加されたデータ速度を持つディジタル信号を供給する第２の補間手段と、前記第２の補間手段に接続されて、前記第２の増加されたデータ速度を持つディジタル信号をデシメートして第３のデータ速度を持つディジタル信号を生じる第２のデシメーション手段と、前記第２の補間手段に接続されてこれを制御し、前記第３のデータ速度を表わす第２の変調された出力信号を生じ、かつ前記第２の補間手段を制御して前記第２の増加されたデータ速度を持つディジタル信号を生じる第２の変調手段とを備えるディジタル／ディジタル・コンバータ・システム。２．第１のデータ速度を持つディジタル信号を受取り、第１の増加されたデータ速度を持つディジタル信号を供給する第１の補間手段と、前記補間手段に接続されて、前記第１の増加されたデータ速度を持つディジタル信号をデシメートして第２のデータ速度を持つディジタル信号を生じる第１のデシメーション手段と、前記第１の補間手段の制御に接続されて、前記第１のデータ速度を表わす第１の変調された出力信号を生じ、かつ前記第１の補間手段を制御して前記第１の増加されたデータ速度を持つディジタル信号を生じる第１の変調手段と、前記第１のデシメーション手段に接続されて、第２のデータ速度を持つディジタル信号を受取り、第２の増加されたデータ速度を持つディジタル信号を供給する第２の補間手段と、前記第２の補間手段に接続されて、前記第２の増加されたデータ速度を持つディジタル信号をデシメートして第３のデータ速度を持つディジタル信号を生じる第２のデシメーション手段と、前記第２のデシメーション手段に接続されてこれを制御し、前記第３のデータ速度を表わす第２の変調された出力信号を生じ、かつ前記第２のデシメーション手段を制御して前記第３のデータ速度を持つディジタル信号を生じる第２の変調手段とを備えるディジタル／ディジタル・コンバータ・システム。３．前記第１と第２の変調手段がシグマ−デルタ変調器を含む請求項１記載のディジタル／ディジタル・コンバータ・システム。４．前記第１と第２の変調された出力信号が多重ビット・コードである請求項３記載のディジタル／ディジタル・コンバータ・システム。５．前記第１と第２のシグマ−デルタ変調器がｎ次変調器（但し、ｎ≧１）である請求項３記載のディジタル／ディジタル・コンバータ・システム。６．前記第１のシグマ−デルタ変調器が前記第１のデータ速度を表わすサンプリング周波数選定信号を変調する請求項３記載のディジタル／ディジタル・コンバータ・システム。７．前記第２のシグマ−デルタ変調器が、前記第３のデータ速度を表わすサンプリング周波数選定信号を変調する請求項６記載のディジタル／ディジタル・コンバータ・システム。８．前記第１のデシメーション手段と前記第２の補間手段との間に接続されて、前記第１のデータ速度を持つディジタル信号のノイズと影像を除去するフィルタ手段を更に備える請求項１または２の１つに記載のディジタル／ディジタル・コンバータ・システム。９．前記第１と第３のデータ速度の少なくとも１つを表わす複数の周波数選定数を記憶するメモリ手段と、選定信号に応答して前記周波数選定数の１つを選定し、かつ前記選定された数を前記第１と第２のシグマ−デルタ変調器の少なくとも１つにサンプリング周波数選定信号として提供する手段とを更に備える請求項３記載のディジタル／ディジタル・コンバータ・システム。１０．前記第１の補間手段が、前記第１のデータ速度を持つディジタル信号を固定比で補間する請求項７記載のディジタル／ディジタル・コンバータ・システム。１１．前記第１のデシメーション手段が、前記第１の増加されたデータ速度を持つディジタル信号を、前記第１のデータ速度を表わすサンプリング周波数選定信号により決定される比でデシメートして、前記第２のデータ速度を持つディジタル信号を生じる請求項９記載のディジタル／ディジタル・コンバータ・システム。１２．前記第２の補間手段が、前記第２のデータ速度を持つディジタル信号を前記第３のデータ速度を表わすサンプリング周波数選定信号により決定される比で補間して、前記第２の増加されたデータ速度を持つディジタル信号を生じる請求項１１記載のディジタル／ディジタル・コンバータ・システム。１３．前記第２のデシメーション手段が、前記第２の増加されたデータ速度を持つディジタル信号を固定比でデシメートする請求項１２記載のディジタル／ディジタル・コンバータ・システム。１４．前記第１の補間手段が、前記第１のデータ速度を持つディジタル信号を、前記第１のデータ速度を表わすサンプリング周波数選定信号により決定される比で補間して、前記第１のデータ速度を持つディジタル信号を生じる請求項７記載のディジタル／ディジタル・コンバータ・システム。１５．前記第１のデシメーション手段が、前記第１の増加されたデータ速度を持つディジタル信号を固定比でデシメートする請求項１４記載のディジタル／ディジタル・コンバータ・システム。１６．前記第２の補間手段が、前記第２のデータ速度を持つディジタル信号を固定比で補間する請求項１５記載のディジタル／ディジタル・コンバータ・システム。１７．前記第２のデシメーション手段が、前記第２の増加されたデータ速度を持つディジタル信号を、前記第３のデータ速度を表わすサンプリング周波数選定信号により決定される比でデシメートして第３のデータ速度を持つディジタル信号を生じる請求項１６記載のディジタル／ディジタル・コンバータ・システム。１８．前記第１の変調手段に接続されて、前記第１の変調された出力信号に応答して前記第１のデータ速度を表わす周波数を持つクロックを生成する第１のクロック発生手段を更に備える請求項１７記載のディジタル／ディジタル・コンバータ・システム。１９．前記第２の変調手段に接続されて、前記第２の変調された出力信号に応答して前記第３のデータ速度を表わす周波数を持つクロックを生成する第２のクロック発生手段を更に備える請求項１８記載のディジタル／ディジタル・コンバータ・システム。２０．前記第１のシグマ−デルタ変調器手段に接続されて、前記第１のデータ速度を表わす信号を受取り、該信号にロックし、かつ前記第１のシグマ−デルタ変調器手段を制御して前記第１のシグマ−デルタ変調された出力信号を生じる第１の制御信号を前記第１のシグマ−デルタ変調器手段へ与える第１のフェーズ・ロック・ループ手段を更に備える請求項１または２の１つに記載のディジタル／ディジタル・コンバータ・システム。２１．前記第２のシグマ−デルタ変調器手段に接続されて、前記第３のデータ速度を表わす信号を受取り、該信号にロックし、かつ前記第２のシグマ−デルタ変調器手段を制御して前記第２のシグマ−デルタ変調された出力信号を生じる制御信号を前記第２のシグマ−デルタ変調器手段へ与える第２のフェーズ・ロック・ループ手段を更に備える請求項１または２または２０の１つに記載のディジタル／ディジタル・コンバータ・システム。２２．第１の補間器と、前記第１の補間器の出力に電気的に接続された入力を有する第１のデシメータと、前記第１のデシメータの制御入力に電気的に接続されて、該第１のデシメータにより与えられるデシメーション比を制御する一時的にノイズ整形された制御信号を生じる第１の変調器と、前記第１のデシメータの出力に電気的に接続された入力を有する第２の補間器と、前記第２の補間器の出力に電気的に接続された入力を有する第２のデシメータと、前記第２の補間器の制御入力に電気的に接続されて、該第２の補間器により与えられる補間比を制御する一時的にノイズ整形された制御信号を生じる第２の変調器とを備えるディジタル／ディジタル・コンバータ・システム。２３．第１の補間器と、前記第１の補間器の出力に電気的に接続された入力を有する第１のデシメータと、前記第１の補間器の制御入力に電気的に接続されて、該第１の補間器により与えられる補間比を制御する一時的にノイズ整形された制御信号を生じる第１の変調器と、前記第１のデシメータの出力に電気的に接続された入力を有する第２の補間器と、前記第２の補間器の出力に電気的に接続された入力を有する第２のデシメータと、前記第２のデシメータの制御入力に電気的に接続されて、該第２のデシメータにより与えられるデシメーション比を制御する一時的にノイズ形状された制御信号を生じる第２の変調器とを備えるディジタル／ディジタル・コンバータ・システム。２４．前記第１と第２の変調器がシグマ−デルタ変調器を含む請求項２２または２３の１つに記載のディジタル／ディジタル・コンバータ。２５．第１のディジタル信号を第２のディジタル信号へ変換する方法において、第１のデータ速度を持つディジタル信号を受取るステップと、前記第１のデータ速度を表わす第１の変調された出力信号を生じるように第１の制御信号を変調するステップと、第１の増加されたデータ速度を持つディジタル信号を生じるように前記第１のデータ速度を増加するステップと、第２のデータ速度を持つディジタル信号を生じるように、前記第１の変調された出力信号に応答して前記第１の増加されたデータ速度を持つディジタル信号をデシメートするステップと、第３のデータ速度を表わす第２の変調された出力信号を生じるように第２の制御信号を変調するステップと、前記第２の変調出力信号に応答して、第２の増加されたデータ速度を持つディジタル信号を生じるように前記第２のデータ速度を増加するステップと、第３のデータ速度を持つディジタル信号を生じるように、前記第２の増加されたデータ速度を持つディジタル信号をデシメートするステップとを含む方法。２６．第１のディジタル信号を第２のディジタル信号へ変換する方法において、第１のデータ速度を持つディジタル信号を受取るステップと、第１のデータ速度を表わす第１の変調された出力信号を生じるように第１の制御信号を変調するステップと、第１の変調制御信号に応答して第１の増加されたデータ速度を持つディジタル信号を生じるように前記第１のデータ速度を増加するステップと、第２のデータ速度を持つディジタル信号を生じるように前記第１の増加されたデータ速度を持つディジタル信号をデシメートするステップと、第３のデータ速度を表わす第２の変調出力信号を生じるように第２の制御信号を変調するステップと、第２の増加されたデータ速度を持つディジタル信号を生じるように前記第２のデータ速度を増加するステップと、前記第３のデータ速度を持つディジタル信号を生じるように、前記第２の変調出力信号に応答して前記第２の増加されたデータ速度を持つディジタル信号をデシメートするステップとを含む方法。２７．前記第１の制御信号を変調しかつ前記第２の制御信号を変調する前記ステップが更に、該第１の制御信号と第２の制御信号とをシグマ−デルタ変調することを含む請求項２５または２６の１つに記載の方法。２８．前記第２のデータ速度を持つディジタル信号を濾波するステップを更に含む請求項２５または２６の１つに記載の方法。２９．前記第１のデータ速度を増加する前記ステップが該第１のデータ速度を固定比で増加することを含む請求項２５記載の方法。３０．前記第１の増加されたデータ速度を持つディジタル信号をデシメートする前記ステップが、該第１の増加されたデータ速度を持つディジタル信号を前記第１の変調された出力信号により決定される比でデシメートすることを含む請求項２９記載の方法。３１．前記第２のデータ速度を増加する前記ステップが、該第２のデータ速度を前記第２の変調された出力信号により決定される比で増加することを含む請求項３０記載の方法。３２．前記第２の増加されたデータ速度を持つディジタル信号をデシメートする前記ステップが、該第２の増加されたデータ速度を固定比でデシメートすることを含む請求項３１記載の方法。３３．前記第１のデータ速度を増加する前記ステップが、該第１のデータ速度を前記第１の変調された出力信号により決定される比で増加することを含む請求項２６記載の方法。３４．前記第１の増加されたデータ速度を持つディジタル信号をデシメートする前記ステップが、該第１の増加されたデータ速度を持つディジタル信号を固定比でデシメートすることを含む請求項３３記載の方法。３５．前記第２のデータ速度を増加する前記ステップが該第２のデータ速度を固定比で増加することを含む請求項３４記載の方法。３６．前記第２の増加されたデータ速度を持つディジタル信号をデシメートする前記ステップが、該第２の増加されたデータ速度を持つディジタル信号を前記第２の変調された出力信号により決定される比でデシメートすることを含む請求項３５記載の方法。３７．第１のディジタル信号を第２のディジタル信号へ変換する方法において、第１のデータ速度を持つディジタル信号を受取るステップと、第１の増加されたデータ速度を持つディジタル信号を生じるように、前記第１のデータ速度を固定比で増加するステップと、第２のデータ速度を持つ一時的にノイズ整形されたディジタル信号を生じるように、前記第１の増加されたデータ速度を持つディジタル信号をデシメートするステップと、第２の増加されたデータ速度を持つ一時的にノイズ整形されたディジタル信号を生じるように、前記第２のデータ速度を可変比で増加するステップと、第３のデータ速度を持つディジタル信号を生じるように、前記第２の増加されたデータ速度を持つ前記ノイズ整形されたディジタル信号を固定比でデシメートするステップとを含む方法。３８．第１のディジタル信号を第２のディジタル信号へ変換する方法において、第１の増加されたデータ速度を持つ一時的にノイズ整形されたディジタル信号を生じるように、前記第１のデータ速度を可変比で増加するステップと、第２のデータ速度を持つディジタル信号を生じるように、前記第１の増加されたデータ速度を持つ前記ノイズ整形されたディジタル信号を固定比でデシメートするステップと、第２の増加されたデータ速度を持つディジタル信号を生じるように、前記第２のデータ速度を固定比で増加するステップと、第３のデータ速度を持つ一時的にノイズ整形されたディジタル信号を生じるように、前記第２の増加されたデータ速度を持つディジタル信号をデシメートするステップとを含む方法。３９．少なくとも２つのディジタル信号を組合わせる方法において、第１のデータ速度を持つディジタル信号を受取るステップと、第１の変調された制御信号に応答して、前記第１のデータ速度を持つディジタル信号を第２のデータ速度を持つ第１のディジタル信号へ変換するステップと、第３のデータ速度を持つディジタル信号を受取るステップと、第２の変調された制御信号に応答して、前記第３のデータ速度を持つディジタル信号を前記第２のデータ速度を持つ第２のディジタル信号へ変換するステップと、前記第２のデータ速度を持つ前記第１のディジタル信号と前記第２のデータ速度を持つ前記第２のディジタル信号とを前記第２のデータ速度を持つ１つのディジタル信号へ組合わせるステップとを含む方法。４０．１つのディジタル信号から少なくとも２つのディジタル信号を提供する方法において、第１のデータ速度を持つディジタル信号を受取るステップと、第１の変調された制御信号に応答して、第１のデータ速度を持つディジタル信号を第２のデータ速度を持つディジタル信号へ変換するステップと、第２の変調された制御信号に応答して、前記第１のデータ速度を持つディジタル信号を第３のデータ速度を持つディジタル信号へ変換するステップと、前記第２のデータ速度を持つディジタル信号を出力するステップと、前記第３のデータ速度を持つディジタル信号を出力するステップとを含む方法。４１．前記第１の変調された制御信号と前記第２の変調された制御信号とが、シグマ−デルタ変調された制御信号を含む請求項３９または４０の１つに記載の方法。４２．少なくとも２つのディジタル信号を組合わせる装置において、第１のデータ速度を持つディジタル信号を受取る手段と、第１の変調された制御信号に応答して、第１のデータ速度を持つディジタル信号を第２のデータ速度を持つ第１のディジタル信号へ変換する手段と、第３のデータ速度を持つディジタル信号を受取る手段と、第２の変調された制御信号に応答して、前記第３のデータ速度を持つディジタル信号を前記第２のデータ速度を持つ第２のディジタル信号へ変換する手段と、前記第２のデータ速度を持つ前記第１のディジタル信号と前記第２のデータ速度を持つ前記第２のディジタル信号とを前記第２のデータ速度を持つ１つのディジタル信号へ組合わせる手段とを備える装置。４３．１つのディジタル信号から少なくとも２つのディジタル信号を提供する装置において、第１のデータ速度を持つディジタル信号を受取る手段と、第１の変調された制御信号に応答して、前記第１のデータ速度を持つディジタル信号を第２のデータ速度を持つディジタル信号へ変換する手段と、第２の変調された制御信号に応答して、前記第１のデータ速度を持つディジタル信号を第３のデータを持つディジタル信号へ変換する手段と、前記第２のデータ速度を持つディジタル信号を出力する手段と、前記第３のデータ速度を持つディジタル信号を出力する手段とを備える装置。４４．前記第１の変調された制御信号と前記第２の変調された制御信号とがシグマ−デルタ変調された制御信号を含む請求項４２または４３の１つに記載の装置。４５．第１の変調された制御信号に応答して、第１のデータ速度を持つディジタル信号を第２のデータ速度を持つディジタル信号へ変換する手段と、第２の変調された制御信号に応答して、前記第２のデータ速度を持つディジタル信号を第３のデータ速度を持つディジタル信号へ変換する手段とを備えるディジタル／ディジタル・コンバータ・システム。４６．前記第１の変調された制御信号と前記第２の変調された制御信号とがシグマ−デルタ変調された制御信号を含む請求項４５記載のディジタル／ディジタル・コンバータ。４７．第１のディジタル信号を第２のディジタル信号へ変換する方法において、第１の変調された制御信号に応答して、第１のデータ速度を持つディジタル信号を第２のデータ速度を持つディジタル信号へ変換するステップと、第２の変調された制御信号に応答して、前記第２のデータ速度を持つディジタル信号を第３のデータ速度を持つディジタル信号へ変換するステップとを含む方法。４８．前記第１の変調された制御信号と前記第２の変調された制御信号とがシグマ−デルタ変調された制御信号を含む請求項４７記載の方法。