JP4712760B2 - 効率的かつ正確なフィルタリングおよび補間のための方法およびシステム - Google Patents

Description

（発明の背景）
（発明の分野）
本発明は信号処理に関する。具体的には、本発明は、離散時間入力信号の効率的および正確なフィルタリング技術および補間技術に関する。

（関連技術）
多くの産業処理は、特定の時間に正確な位置によって規定される軌道に沿った移動に関する。フォトリソグラフィーはこのようなプロセスの一例である。フォトリソグラフィーのプロセスにおいて、照射源は照射ビームを投影する。ビームはレチクルを透過するか、またはレチクルから反射されて、レチクルから半導体ウェハなどの基板にレチクル像を転写することが可能になる。

フォトリソグラフィプロセスにおいて走査技術を用いて、レチクル像を基板上に投影する。これらの走査技術は、照射スロットにわたってレチクルを移動して、同時に移動するレチクル像を基板上に露光することを可能にすることに関する。レチクルおよび基板は、１つの次元より多い次元において移動可能なステージ上に配置される。

このようなプロセスにおいて正確な移動を提供するためには、自動コマンドおよび制御システムが必要である。これらのコマンドおよび制御システムは、これらのプロセスを統制する信号処理技術を用いることが多い。しかし、信号処理技術は、計算上、高価であり得、かつ、遅くあり得る。さらに、このような技術を実現する、マイクロコントローラなどの処理プラットフォームは、許容不可能な演算誤差を導入し得る。したがって、必要なのは、このようなシステムに対して、最低数の演算誤差しか誘発せず、最低数の処理動作しか必要とせず、そして最低限の時間量で実行する信号処理技術である。

（発明の要旨）
本発明は、効率的かつ正確な補間技術に関する。本発明の一方法は、第１のサンプリング速度を有する離散入力信号を第２のサンプリング速度を有する離散出力信号に補間するために必要な動作数を減少させる。この方法は、上記入力信号から複数の入力信号値を選択する工程であって、各選択された入力信号値は、上記第１のサンプリング速度での特定の時間的増分に対応する工程と、上記第２のサンプリング速度で発生する時間的増分で、出力信号値を生成する工程とを含む。上記出力信号値を生成する工程は、上記複数の入力信号値と対応する複数のフィルタ応答関数値との内積を計算して、上記内積を時間的に先行する増分出力信号値に加算する工程を含む。

上記第２のサンプリング速度で生じる複数回の増分の間、上記生成工程が繰り返され得る。この繰り返しは対応するセットの離散出力信号値を生成する。

本発明のさらなる方法は、第１のクロック速度を有する離散時間入力信号を第２のクロック速度を有する離散時間出力信号に、最小の演算誤差で正確に処理する。この方法は、上記第１のクロック速度を有する中間信号を生成する上記入力信号をデルタフィルタリングする工程、および上記出力信号を生成する上記中間信号をデルタ補間する工程を含む。

デルタフィルタリングは、上記入力信号から初期値を減算し、フィルタリングされたデルタ信号を生成し、そして、上記フィルタリングされたデルタ信号に上記初期値を加算することによって、入力デルタ信号を計算する工程を含む。デルタ補間は、上記中間信号を上記第２のクロック速度にアップサンプリングする工程、上記アップサンプリングされた中間信号から初期値を減算することによってアップサンプリングされた中間デルタ信号を計算する工程、上記中間デルタ信号をフィルタリングする工程、および上記初期値を上記フィルタリングされた中間デルタ信号に加算する工程を含む。

本発明の別の方法は、第１のクロック速度で生じる複数の入力信号サンプルを有する離散時間入力信号を効率的に処理して、上記第１のクロック速度のＲ倍の速度の第２のクロック速度を有する離散時間出力信号にする。この方法は、上記入力信号を受信する工程、「０パディング」動作を利用する効率的な様態で、Ｎフィルタ係数を有するＮ個のタップの有限の衝撃応答（ＦＩＲ）フィルタで上記入力信号をフィルタリングする工程を含む。

本発明は有利に、補間関数およびフィルタリング関数を最低数のプロセッサ動作で実行することを可能にする。さらに、本発明は有利に、正確な信号処理結果を提供する。これらの技術は、処理制御などの多くの異なる用途に適用可能である。

（好適な実施形態の詳細な説明）
本明細書に組み込まれ、明細書の一部を形成する添付の図面は、本発明を示し、そして説明と共に、本発明の原理を説明し、そして当業者が本発明を作製および使用することを可能にするようにさらに役立つ。図面中、同様の参照符号は、同一または機能的に同一の要素を示す。したがって、参照符号の最も左の桁（単数または複数）は参照符号が初出する図面を示す。

（Ｉ．動作環境）
本発明を詳細に説明する前に、本発明が実現され得る例示的な環境を説明することが有用である。本発明は信号処理技術に関するが、プロファイルプラナーならびにフォトリソグラフィー走査プロセスのコマンドおよび制御などのフォトリソグラフィー用途において特に有用である。図１はこのような環境を示す。

図１は、例示的な動作環境１００のブロック図である。動作環境１００は、プロファイルプラナー１０２、プロファイル実行器１０４、および制御システム１０６を含む。プロファイルプラナー１０２は、ユーザ指定要件によるデバイス軌道を設計する。この設計プロセスの結果、フォトリソグラフィツール内の基板ステージまたはレチクルステージに対する走査軌道などの、デバイス用の軌道を規定する状態信号セット１０８が生成される。プロファイルプラナー１０２は、２倍精度のコンピュータによって実行されるコンピュータプログラム製品として実現される。しかし、プロファイルプラナー１０２は、ハードウェアおよび／またはファームウェア内にも実現され得る。プロファイルプラナー１０２は、オフラインプロセスにおいてこれらの軌道を設計する。したがって、フォトリソグラフィーの場合、基板ステージまたはレチクル走査動作が開始する前に、状態信号セット１０８が生成される。

状態信号セット１０８は、制御システム１０６内に含まれている、基板ステージまたはレチクルステージなどのデバイスの移動を統制する、複数の一定加速状態を規定する。状態信号セット１０８は、位置状態信号１１０、速度状態信号１１２、および加速状態信号１１４を含む。図２を参照してこれらの信号を以下に説明する。各一定加速状態に関して、状態信号１１０、１１２および１１４は対応する値を有する。これらの一定加速状態は、遅いクロック周期の整数倍である可変長間隔の間存在する。これらの状態信号は、時間的に非等距離間隔で隔てられている値を有する。これらの時間的間隔は、１ミリ秒などの遅いクロック周期の整数倍である。

図２は、例示的な状態信号セット１０８を示すチャートである。上述したように、状態信号セット１０８は、位置状態信号１１０、速度状態信号１１２、および加速状態信号１１４を含む。プロファイルプラナー１０２によって生成されるこれらの状態信号は、基板ステージまたはレチクルステージなどの、デバイスの１つの次元における移動を規定する。

これらの信号間の関係を、Ｐ＝Ｐ_ｉ＋１／２Ａｔ^２＋Ｖ_ｉｔおよびＶ＝Ｖ_ｉ＋Ａｔとして表し得る。これらの式において、Ｐｉは位置状態信号１１０を表し、Ｐは位置信号（図３を参照して信号３５０として以下に説明する）を表し、Ａは加速状態信号１１４を表し、Ｖ_ｉは速度状態信号１１２を表し、そしてＶは速度信号（図３を参照して以下に説明するプレ処理構成要素３４０において用いられる）を表す。図２に示すように、位置状態信号１１０は非等距離でサンプリングされている２次曲線である。したがって、速度状態信号１１２は、非等距離でサンプリングされている台形信号である。

加速状態信号１１４は、任意の振幅および幅を有し得る一連の方形パルスおよび／または矩形パルスを含む。これらのパルスは、速度状態信号１１２の値の遷移に対応する。これらのパルスの立ち上がりエッジおよび立ち下がりエッジにおいて、加速状態信号１１４は、大きい第１の時間導関数（ｄｅｒｉｖａｔｉｖｅ）を有する。この第１の導関数を本明細書において「ジャーク（ｊｅｒｋ）」（図示せず）と呼ぶ。これらの立ち上がりエッジおよび立ち下がりエッジは、方形パルスおよび／または矩形パルスを提供するため、加速状態信号１１４は無限のジャーク値（すなわち、デルタ関数）を有する。

図２に示すように、速度状態信号１１２および加速状態信号１１４の値のみが、プロファイルプラナー１０２によって規定される特定の時間に変化する。したがって、これらの信号を、均等に時間間隔を取られたセットのサンプルによって表す代わりに、加速状態信号１１４が変化する特定の瞬間に対応した値によって表す。上述したように、これらの瞬間は遅いクロック周期の整数倍である時間間隔だけ隔てられている。

図１を再度参照すると、プロファイル実行器１０４はプロファイルプラナー１０２から状態信号セット１０８を受信して、これらの信号を出力信号セット１１６に変換する。出力信号セット１１６は、リアルタイム位置信号およびリアルタイム加速出力信号を含む。これらの出力信号（図３および図４を参照してより詳細に説明する）は、状態信号セット１０８に対応するが、固定の速いクロック速度で生じる離散時間信号である。例示的な速いクロック速度は１６ｋＨｚである。この速いクロック速度で生じる離散時間信号は、０．０６２５ミリ秒の時間間隔の隔たりがある値を有する。離散時間信号のクロック速度を増加するプロセスを、本明細書において補間と呼ぶ。プロファイル実行器１０４は出力信号セット１１６を制御システム１０６に送信する。

出力信号セット１１６を生成する際に、プロファイル実行器１０４は、状態信号セット１０８の状態信号をフィルタリングして、図２を参照して上述した過度なジャークを減少させる。これを行うと、プロファイル実行器１０４は、フィルタリングを介して、制御システム１０６内の既存の特定の共振を回避して、速いクロック速度で離散時間信号を生成する。この速いクロック速度が状態信号セット１０８に関連付けられた遅いクロック速度より速いため、プロファイル実行器１０４は、状態信号のフィルタリングおよび補間を実行して、出力信号セット１１６を生成する。

出力信号セット１１６は、位置出力信号１１８および加速出力信号１２０を含む。状態信号１１０〜１１４と同様、これらの信号は離散信号である。しかし、状態信号１１０〜１１４とは異なり、速度信号１１８および加速信号１２０はそれぞれ、均一な時間間隔で隔てられた値を有する。これらの均一な時間間隔は、上述の速いクロック速度の１つの周期に等しい。

プロファイル実行器１０４は、マサチューセッツ州ＮｏｒｗｏｏｄのＡｎａｌｏｇ Ｄｅｖｉｃｅｓ，Ｉｎｃ．製造のＳＨＡＲＣ（Ｒ）ＡＤＳＰ−２１０６２などの固定精度の算術マイクロコントローラによって実行されるコンピュータプログラム製品として実現される。

図３は、プロファイル実行器１０４のインプリメンテーション３００のブロック図である。インプリメンテーション３００は、状態信号インターフェース３０２、出力信号インターフェース３０４、遅いクロック部分３０６および速いクロック部分３０８を含む。状態信号インターフェース３０２は、プロファイルプラナー１０２から状態信号セット１０８を受信する。出力信号インターフェース３０４は出力信号セット１１０を制御システム１０６に送信する。

遅いクロック部分３０６と速いクロック部分３０８とにわたって延びているのは、加速信号経路３１２および位置信号経路３１４である。加速信号経路３１２は、状態信号インターフェース３０２から加速状態信号１１４を受信し、加速出力信号１２０を生成する。位置信号経路３１４は状態信号インターフェース３０２から状態信号１１０、１１２および１１４（すなわち、状態信号セット１０８）を受信する。これらの受信された信号に基づいて、位置信号経路３１４は位置出力信号１１８を生成する。

加速信号経路３１２および位置信号経路３１４は両方、複数の信号処理成分を含む。これらの成分は、フィルタリング、アップサンプリング、および信号遅延などの動作を実行する。当業者であれば理解するように、これらの成分は、マサチューセッツ州ＮｏｒｗｏｏｄのＡｎａｌｏｇ Ｄｅｖｉｃｅｓ，Ｉｎｃ．製造のＳＨＡＲＣ（Ｒ）ＡＤＳＰ−２１０６２などのマイクロコントローラ、または任意の他の適切な処理プラットフォームによって実行されるように書き込まれるソフトウェア機能として実現され得る。

機能の中でも、これらの成分は入力状態信号の補間およびフィルタリングを実行する。信号経路３１２および３１４に関して、この補間によって、同じクロック速度を有する出力信号１１８および１２０が生成される。

位置状態経路３１４は、プレ処理構成要素３４０、プレ補間フィルタ３４２、補間構成要素３４４および時間遅延構成要素３４６を含む。上述したように、位置信号経路３１４は状態信号セット１０８を受信して、位置出力信号１１８を生成する。

プレ処理構成要素３４０は、位置状態信号１１０、速度状態信号１１２および加速状態信号１１４を受信する。これらの信号は処理されて、統合された位置信号３５０を生成し、これは遅いクロック速度である。統合された位置信号３５０は、加速状態信号１１４、速度状態信号１１２および位置状態信号１１０に基づく。統合された位置信号３５０を生成するために、プレ処理構成要素３４０は離散時間統合動作を実行する。これを以下の式（１−１）に表す。

Ｐ_ｎ＝Ｐ_ｉ＋ｎＴ^＊［Ｖ_ｉ＋（ｎＴ^＊Ａ／２）］ （１−１）
式（１−１）において、Ｐ_ｎは統合された位置信号３５０を表し、Ｐ_ｉは位置状態信号１１０を表し、Ｖ_ｉは速度状態信号１１２を表し、ｎは遅いクロック速度でのサンプル時間を表す整数であり、Ｔは遅いクロック周期であり、Ａは加速状態信号１１４を表す。

プレ補間フィルタ３４２は、位置状態信号１１０および統合された位置信号３５０を受信する。プレ処理フィルタ３４２は、これらの信号を処理して、フィルタリングされた位置信号３５２を生成する。フィルタリングされた位置信号３５２を生成することによって、プレ補間フィルタ３４２は統合された位置信号３５０をフィルタリングして、信号３５２が補間構成要素３４４に送信される前に、信号３５２の周波数率を制限する。プレ補間フィルタ３４０は、遅いクロック速度で実行する有限の衝撃応答（ＦＩＲ）フィルタリング技術を用いる。しかし、プレ補間フィルタ３４０は、無限の衝撃応答（ＩＩＲ）フィルタリングなどの、他の種類の離散時間フィルタリング技術を用い得る。

補間構成要素３４４は、フィルタリングされた位置信号３５２および位置状態信号１１０を受信する。これらの信号を受信した後、補間構成要素３４４は２つの関数を実行する。第１に、補間構成要素３４４は、速いクロック速度の信号を生成するアップサンプリング動作を実行する。このアップサンプリング動作は各サンプル間にＬ−１個の０を挿入することに関する。

第２に、補間構成要素３４４は、アップサンプリングされた信号にフィルタリング動作を実行する。このフィルタリング動作により、高周波の共振成分がアップサンプリング機能によって導入されることが防止される。フィルタリングはローパスのＦＩＲフィルタリング動作を用いて実行される。しかし、ＩＩＲフィルタリングなどの他の種類のフィルタリングを用いてもよい。これらのアップサンプリング動作およびフィルタリング動作を共に、本明細書において補間と呼ぶ。この補間動作の結果、補間された信号３５４が生じ、これは時間遅延構成要素３４６に送信される。

プレ補間フィルタ３４２および補間構成要素３４４は両方、「デルタ処理」技術を用いて、これらが実行するフィルタリング動作および補間動作の精度を増す。これらのデルタ処理技術を図４および図５を参照して以下により詳細に説明する。

時間遅延構成要素３４６は、補間された信号３５４を受信する。この構成要素は、速いクロック速度で動作し、そして、位置信号経路３１４の伝播時間および位相を調整することを可能にする。時間遅延構成要素３４６は、位置信号１１８を生成して、これを出力信号インターフェース３０４に送信する。

ここで、説明を加速信号経路３１２に向ける。加速信号経路３１２は、補間構成要素３２０および時間遅延構成要素３２２を含む。加速信号経路３１２は、状態信号インターフェース３０２から加速状態信号１１４を受信して、加速出力信号１２０を生成する。

補間構成要素３４４と同様、補間構成要素３２０は２つの関数を実行する。第１に、補間構成要素３２０は、補間速度Ｌで信号加速状態信号１１４をアップサンプリングする。第２に、補間構成要素３２０は、このアップサンプリングされたデータにフィルタリング動作を実行する。このＦＩＲフィルタリング動作は、高周波の共振成分がアップサンプリング関数によって導入されることを防止する。これらの関数の結果、補間構成要素３２２は、補間された加速信号３３０を生成し、これは、時間遅延構成要素３２２に伝送される。

時間遅延構成要素３２２は、補間された加速信号３３０を受信して、加速信号経路３１２の伝播時間および位相を調整することを可能にする。このような遅延を被ることによって、時間遅延構成要素３２２は加速出力信号１２０を生成し、これは出力インターフェース３０４に送信される。

（ＩＩ デルタ処理）
フィルタ３４２および補間構成要素３４４などのプロファイル実行器１０４はデルタ処理の機能を用いる。この機能により、位置出力信号１１８などの出力信号内の演算誤差が減る。デルタ処理は、絶対位置を表す時間可変信号から位置状態信号１１０を減算することを含む。この減算により、絶対位置を表す対応する信号より小さい動的範囲を有する「デルタ信号」が得られる。

図４は、デルタ処理を用いるフィルタ３４２のインプリメンテーション４００を示すブロック図である。インプリメンテーション４００は、絶対位置アレイ４０２、ＦＩＲ係数アレイ４０４、第１のスカラー加算ノード４０６、ベクトル乗算ノード４０８、ベクトル加算ノード４１０、第２のスカラー加算ノード４１２および遅延モジュール４１４を含む。

絶対位置アレイ４０２は、プレ処理構成要素３４０から入力信号４２８（すなわち、統合された位置信号３５０）を受信する。絶対位置アレイ４０２は、統合された位置信号を処理して、平行位置信号のセット４３０を供給する。平行位置信号のセットは、複数の離散時間信号を含む。これらの離散時間工程のそれぞれに関して、これらの信号は信号３５０から選択された複数の隣接値を含む。したがって、平行位置信号のセット４３０を介して、絶対位置アレイ４０２は、スカラー加算ノード４０６、信号３５０からの複数の隣接値を同時に送信する。

スカラー加算ノード４０６は、平行位置信号のセット４３０および位置状態信号１１０を受信する。スカラー加算ノード４０６は、平行信号セット４３０内の信号それぞれから位置状態信号１１０を減算する。この減算により、デルタ平行信号のセット４３２が生成され、これはベクトル乗算ノード４０８に送信される。信号セット４３２はデルタ等級尺度を有する。この尺度は、信号セット４３０の絶対等級尺度より小さい。

ベクトル乗算ノード４０８は、デルタ平行信号のセット４３２およびＦＩＲ係数アレイ４０４内に格納されている複数のＦＩＲフィルタ係数上で要素ごとの乗算を実行する。この乗算により、平行積算信号のセット４３４が生成され、これは、ベクトル加算ノード４１０に送信される。

ベクトル加算ノード４１０は、平行積算信号のセット４３４内の各信号を加算する。この加算の結果、１つの（すなわち、スカラー）デルタフィルタリングされた信号４３６が生じる。

スカラー加算ノード４１２は、デルタフィルタリングされた信号４３６および遅延位置状態信号４３８を受信する。遅延位置状態信号４３８は、遅延モジュール４１４によって所定の遅延時間が遅延された位置状態信号１１０である。この所定の遅延時間は、加算ノード４０６と４１２との間での信号の上述の伝送に関連付けられた伝播の遅延と一致する。

スカラー加算ノード４１２は、デルタフィルタリングされた信号４３６および遅延位置状態信号４３８を加算し、これにより、フィルタリングされた位置信号３５２が得られる。この加算により、フィルタリングされた信号４３６がデルタスケールから絶対スケールに返される。本明細書に説明するように、フィルタリングされた位置信号３５２は補間構成要素３４４に送信される。

インプリメンテーション４００のデルタ処理アプローチにより、フィルタ３４２が、フィルタリング動作に関連付けられた、演算（すなわち、加算および乗算）によって生じる切り上げ誤差を最小限に抑えることが可能になる。この誤差を最小限に抑えることは、スカラー加算ノード４０６における平行位置信号のセット４３０から位置状態信号１１０を減算することを介して達成される。この減算の結果、信号セット４３２が得られ、これは信号セット４３０より小さい等級を有する。

固定された正確な処理環境において、固定された正確な数的表示に起因した切り上げ誤差は、入力信号の等級の直接関数である。デルタの平行信号セット４３２のように、入力信号の等級を下げると、ノード４０８および４１０において実行される演算が最小限に抑えられる。この最小化により、より小さい誤差を有する出力信号４４０（すなわち、フィルタリングされた位置信号３５２）が得られる。

図５は、補間構成要素３４４のインプリメンテーション５００を示すブロック図である。インプリメンテーション５００はインプリメンテーション４００に類似する。しかし、インプリメンテーション５００は、入力信号５２０（すなわち、フィルタリングされた位置信号３５２）のサンプリング速度を増加させるアップサンプリングモジュール５０２を含む。これにより、アップサンプリングされた信号５２２が生成され、これは、絶対位置アレイ４０２に送信される。インプリメンテーション５００はさらに、図４を参照して上述したインプリメンテーション４００のデルタ処理機能を用いるために、位置状態信号１１０を受信する。したがって、インプリメンテーション４００と同様、インプリメンテーション５００によって用いられるデルタ処理技術は、より小さい誤差を有する出力信号５２０（すなわち、補間された信号３５４）を生成する。

したがって、本発明は、第１のクロック速度を有する離散時間入力信号ｐ（ｎ）を効率的に処理して、第２のクロック速度を有する離散時間出力信号にする技術を含む。この技術は演算誤差を最小限に抑える。

図６は、この効率的な処理技術の動作を示すフローチャートである。この動作は工程６０２で開始する。工程６０２において、入力信号は、第１のクロック速度を有する中間信号を生成するようにフィルタリングされたデルタである。一実施例としてプロファイル実行器１０４のインプリメンテーション３００を用いて、フィルタ３４２は工程６０２を実行する。したがって、この実施例において、入力信号は位置信号３５０であり、中間信号はフィルタリングされた位置信号３５２である。

工程６０２は、ｄ（ｎ）＝ｐ（ｎ）−ｐ_ｉ（但し、ｐ_ｉはｐ（ｎ）の初期値である場合の入力デルタ信号）によって、ｄ（ｎ）を計算する工程を含む。フィルタ３４２のインプリメンテーション４００を参照すると、ｐ_ｉは位置状態信号１１０であり、この計算はスカラー加算ノード４０６によって実行される。工程６０２はさらに、ｄ（ｎ）からフィルタリングされたデルタ信号ｆ（ｎ）を生成する工程、およびｐ_ｉをｆ（ｎ）に加算する工程を含み、これにより、中間信号が生成される。デルタフィルタリングされた信号４３６は例示的なｆ（ｎ）を供給する。

次に、工程６０４において、中間信号はデルタ補間されて、出力信号を生成する。再度、プロファイル実行器１０４を例として用いて、補間構成要素３４４は工程６０４を実行する。したがって、この例において、出力信号は補間された信号３５４である。

工程６０４は、中間信号を第２のクロック速度にアップサンプリングする工程を含む。アップサンプリングモジュール５０２は、この工程の例示的な実行を提供し、アップサンプリングされた信号５２２はアップサンプリングされた中間信号の例である。工程６０４はさらに、ｕ（ｎ）＝ｉ（ｎ）−ｐ_ｉ（但し、ｉ（ｎ）はアップサンプリングされた中間信号であり、ｐ_ｉはｐ（ｎ）の初期値である場合のアップサンプリングされた中間デルタ信号）によって、ｕ（ｎ）を計算する工程を含む。補間モジュール３４４のインプリメンテーション５００を参照すると、位置状態信号１１０はｐ_ｉの一例を提供し、デルタ平行信号のセット４３２はｕ（ｎ）の一例を提供する。

さらに、工程６０４は、ｕ（ｎ）からフィルタリングされた中間デルタ信号ｇ（ｎ）を生成する工程を含む。補間構成要素３４４のインプリメンテーション５００を参照して、デルタフィルタリング信号４３６はｇ（ｎ）の一例である。工程６０４はさらに、ｐ_ｉをｇ（ｎ）に加算する工程を含み、これにより、出力信号が生成される。上述したように、補間された信号３５４は一つの例示的な出力信号である。

（ＩＩＩ 位相のバランス調整）
プロファイル実行器１０４は、所望されるより高い性能に応じて、位相内または位相外のいずれかで、加速出力信号１２０および位置出力信号１１８を生成する柔軟性を有する。時間遅延構成要素３２４および３４６によって生じる時間遅延を用いて、各経路の総合的な位相の遅延を調整し得る。これらの位相の遅延を、下の式（２−１）および（２−２）に量的に表す。式（２−１）は、加速信号経路３１２の位相の遅延を表す。式（２−２）は位置信号経路３１４の位相の遅延を表す。

式（２−１）および（２−２）に関して、
ＴＤＡは加速信号経路３１２の伝播の遅延であり、
ＳＴは遅いクロック速度の周期であり、
ＴＦＩＲＰＳはフィルタ３４２内のタップ数であり、
ＴＤＰは位置信号経路３１４の伝播の遅延であり、
ＦＴは速いクロック速度の周期であり、
Ｔ_ｅｑは補間構成要素３４４によって用いられるフィルタ内のタップ数であり、
ＴＦＩＲＡＳは補間構成要素３２０によって用いられるフィルタ内のタップ数である。

式（２−２）は、１つの遅いクロック速度の周期、ＳＴのさらなる時間の遅延を含む。この用語は、補正信号３１６を生成する上述の２段階２重統合プロセスを説明する。

図７は、加速出力信号１２０を示すグラフである。図２を参照して本明細書に説明するように、プロファイル実行器１０４によって状態信号のセット１０８から、この出力信号を生成する。

図１〜図３を参照して本明細書に説明するように、プロファイル実行器１０４は、位置出力信号１１８および加速出力信号１２０を含む出力信号のセット１１６を生成する。この信号のセットは、１つの軸における移動を規定する。基板およびレチクルステージなどのデバイスは、多次元（例えば、３−Ｄ）の移動が可能である。このようなデバイスに関して、プロファイルプラナー（ｐｌａｎｎｅｒ）１０２、プロファイル実行器１０４および制御システム１０６を各次元に対して用いて、各次元において、移動が制御される。

（ＩＶ フィルタリング技術）
図３〜図５を参照して説明したように、プロファイル実行器１０４はフィルタリングの機能性を含む。離散時間ＦＩＲフィルタを用いてこの機能性を実現し得る。ＦＩＲフィルタは継続時間が限られている衝撃応答関数を有するフィルタである。無限の衝撃応答（ＩＩＲ）フィルタとして、これらの離散時間フィルタをさらに実現し得る。ＦＩＲフィルタと対照的に、ＩＩＲフィルタは、期間が無限である衝撃応答関数を有する。

補間構成要素３２０および３４４によって実行されるアップサンプリング関数は非線形である。これらが非線形であるため、これらの補間構成要素によって実行されるフィルタリング特性は重要である。上述したように、これらの構成要素は、遅いクロック速度で入力信号を受信し、対応して再構築された信号を速いクロック速度で出力する。適切なフィルタリング技術を用いない限り、このような再構築に関連付けられた非線形性により、信号経路３１２および３１４にノイズが導入され得る。

補間構成要素３２０および３４４は種々のフィルタリング設計を用い得る。このような設計の１つを、Ｌ個のサンプルごとに、Ｌ−１個の連続した０でインターリーブされたシーケンス上に用いた場合、この設計は、最も近いゼロではないサンプルを用いて理想的な帯域が制限された補間を実行する線形位相ＦＩＲフィルタリングアプローチである。元の帯域制限α（０＜α≦１）×ナイキスト周波数が想定されている。

ある種類の補間フィルタ設計は、Ｌ個のサンプルごとに、Ｌ−１の連続した０でインターリーブされたシーケンス上に、ｎ次のラグランジュ多項式の補間を実行するＦＩＲフィルタリングアプローチである。フィルタリング技術は、ｎが偶数の場合には（ｎ＋１）^＊Ｌの長さを有し、ｎが奇数の場合には（ｎ＋１）^＊Ｌ−１の長さを有する。但し、ｎは補間を実行するために用いられるタップ数である。

図８〜図１４は、線形位相ＦＩＲフィルタリングアプローチおよびラグランジュＦＩＲフィルタリングアプローチの３つの異なる設計の周波数応答を示す１セットのグラフである。

３つの線形位相ＦＩＲアプローチに関して、アプローチのうちの１つは５つのタップのフィルタリングを用い、一方、他の２つのアプローチは２つのタップのフィルタリングを用いる。これらの２つのタップのフィルタリングアプローチに関して、αはそれぞれ、１／５および１／２０に等しい。ラグランジュアプローチは３つのタップのみを用いる。

図７〜図１２に示すように、線形位相の２つのタップのＦＩＲフィルタリングアプローチの形状および３次のラグランジュフィルタリングアプローチの形状は類似している。しかし、これらの名前にも関わらず、線形位相フィルタリングアプローチの結果、完全な線形位相は生じない。したがって、ラグランジュアプローチの方が好ましい。

これらのフィルタリングアプローチによって導入される誤差を、以下の式（３−１）から（３−５）に表す。これらの式において、Ｙ（ω）は、補間構成要素３２２または補間構成要素３３０の出力信号の離散時間フーリエ変換（ＤＴＦＴ）を表す。さらに、Ｈ（ω）は構成要素のフィルタリング関数のＤＴＦＴを表し、Ｘ（ω）は対応するアップサンプリングされた（すなわち、補間された）信号のＤＴＦＴを表し、これはフィルタリングされていない。

フーリエ変換のたたみこみの特性に起因して、Ｙ（ω）を以下のように書き得る。

Ｙ（ω）＝Ｈ（ω）Ｘ（ω） （３−１）
この関係を以下のようにも表し得る。

式（３−２）において、φは信号位相を表す。

補間フィルタリングアプローチのいずれかの位相を以下の式（３−３）に表す。

式（３−３）において、

は線形位相構成要素を表し、

は非線形位相構成要素を表す。上述のラグランジュフィルタリングアプローチに関して、この非線形構成要素は０である。したがって、ラグランジュアプローチに関して、Ｙ（ω）を以下の式（３−４）のように書き得る。

式（３−４）から、Ｙ（ω）、ｙ（ｋ）の逆フーリエ変換は式（３−５）に従う。

式（３−５）において、

は理想的な出力を表す。

が０に等しい場合、補間構成要素３２０および３４４の出力は理論的出力と同一である。

上述したように、補間構成要素３２０および３４４はアップサンプリングされた信号上でフィルタリング動作を用いる。このような補間構成要素に関して、遅いクロック入力信号の形状の知識があれば、補間フィルタリング技術を選択することが可能になり、この技術により、結果として生じる補間された信号と元の入力データ（これに「遅いクロック」信号が基づく）との間の誤差が最小限に抑えられる。

補間構成要素３４４は、統合された位置信号３５０に関する形状情報を用いて、
補間された信号３５４内の誤差を最小限に抑える。プロファイル実行器１０４の場合、以下の式（４−１）に示すように、２次の多項式によって任意の時間ｔに位置状態信号１１０を表し得る。

Ｐ（ｔ）＝Ｐ（ｔ_０）＋Ｖ（ｔ_０）（ｔ−ｔ_０）＋１／２Ａ（ｔ_０）（ｔ−ｔ_０）^２ （４−１）
式（４−１）において、Ｐ（ｔ）は統合された位置信号３５０を表し、Ｖ（ｔ）は速度状態信号１１２を表し、Ａ（ｔ）は加速状態信号１１４を表し、ｔ_０は開始時間値を表す。

統合された位置信号３５０（およびフィルタリングされた位置信号３５２）を２次の多項式として表し得るため、統合された位置信号３５０の理想的な補間フィルタを調整すると、２次の信号が「再生」される。３つのタップ（３次）のラグランジュ補間フィルタは、このような２次の再生を実行する。さらに、本明細書に説明するように、このようなフィルタは線形位相を有する。この線形位相により、これらの経路が同じ補間フィルタを用いない場合に、加速信号経路３１２と位置信号経路３１４との間の信号の位相のバランス調整を行うことが可能になる。さらに、ラグランジュ補間フィルタは有利に、「速いクロック」のナイキスト周波数より下の周波数が切り捨てられている。したがって、補間構成要素３４４はこのような３つのタップのラグランジュフィルタリングを用いる。

（Ｖ 制御システム）
図１５は制御システム１０６のブロック図である。制御システム１０６は、補正モジュール１５０２、フィルタリングモジュール１５０４、フィードフォワードゲインモジュール１５０６、プラント１５０８ならびに加算ノード１５１０および１５１２を含む。制御システムは、位置出力信号１１８および加算出力信号１２０をプロファイル実行器１０４から受信して、軸位置１５１４を生成する。軸位置はプラント１５０８の移動を表す時間可変信号である。

プラント１５０８は、プロファイル実行器１０４から受信された出力信号セット１１６の形態の命令を介して制御システム１０６の制御下にある、基板ステージまたはレチクルステージなどのデバイスである。

（ＶＩ．効率的な補間およびフィルタリング）
プロフィール実行器１０４のインプレメンテーション３００には、複数の信号経路（すなわち、信号経路３１２および３１４）がある。これらの経路にはそれぞれ、アップサンプリング（ｕｐｓａｍｐｌｉｎｇ）機能およびフィルタリング機能を離散時間入力シーケンスに行う補間コンポーネントがある。本発明は、これらの機能の性能を効率的に組み合わせる技術を提供する。この技術を用いると、加速信号経路３１２の補間コンポーネント３２０によって行なわれるこれらの補間機能およびフィルタリング機能を最少数のプロセッサを動作させるたけで行なうことが可能となるため、有利である。プロセッサの動作回数を最小限にすると、出力信号セット１１６の生成に関連する実行時間およびエラーが低減する。

プロフィール実行器１０４は、プロフィール計画器１０２から状態信号セット１０８を受信する。本明細書中に説明するように、状態信号セット１０８は、複数の離散時間信号を含む。離散時間信号は、複数のパルスからなる列である。

補間コンポーネント３２０は、加速状態信号１１４を受信する加速信号経路３１２内にある。図２を参照して上述したように、加速状態信号１１４は、一連の実質的に方形のパルスを含む。

図１６Ａは、例示的な方形信号１６００を示すグラフである。任意の方形信号（例えば、加速状態信号１１４）を、それぞれが所定の振幅および遅延を有するステップ信号のシーケンスとして表すことが可能である。この原理を図１６Ｂに示す。図１６Ｂは、方形信号１６００を一連のステップ信号１６０２、１６０４および１６０６に分解した様子を示す。このステップ信号を数式（５−１）で表したものを以下に示す。

数式（５−１）において、Ａ（ｔ）は方形信号１６００を表し、ａ_ｋμ_ｋ（ｔ−Ｔ_ｋ）は、ｋ＝１、３のときの各ステップ信号１６０２〜１６０４を表す。

補間コンポーネント３２０によって行なわれるアップサンプリング機能およびフィルタリング機能の性能を、振幅および継続時間が加速状態信号１１４と同じ一連の箱型フィルタのたたみこみと、補間コンポーネント３２０のインパルス応答関数を有する（決定論的）入力信号による上述したフィルタリングアプローチとしてみなすことにより、補間コンポーネント３２０が信号に補間およびフィルタリングを行なう際に必要とする動作数を低減することができる。

方形信号を表した数式（５−１）を考えると、補間コンポーネント３２０によって行なわれるこの信号のアップサンプリングおよびフィルタリング動作は、以下の数式（６−１）によって表される。

数式（６−１）において、Ｆ（ｔ）は、補間コンポーネント３２０によって用いられるフィルタリングを用いたアプローチの長さＮのインパルス応答関数であり、ここで、ｔ＝０、１、２、．．．、Ｎ−１である。しかし、Ｆ（α）がゼロ以外の数値となるのは、０≦α≦Ｎの場合のみである。

計算コストが最も高くなる場合としては、符号が異なる２つのパルス（またはステップ）が続けて発生した場合でありかつその発生の間の遅延間隔が当該フィルタがフィルタ長さ以内で調整するほどには十分に長くない場合がある。代数演算を行なうことにより、この場合における数式（６−１）を長く表したものを以下の数式（６−２）として示す。

数式（６−２）において、α_１は第１のステップの振幅であり、α_３は第２のステップの振幅であり、α_２＝α_１−α_３である。

数式（６−２）は、補間コンポーネント３２０の補間機能およびフィルタリング機能を行なうのに必要な動作数は、フィルタ長さＮに依存しないことを示す。数式（６−２）は、高速クロックレートで行なわれる６つの動作（３つの乗算および３つの加算）を明らかにしたものである。

別の状況では、２つのパルスが用いられるＦＩＲフィルタよりも幅が小さく、パルス間の間隔は、フィルタが整定するのに十分ではない。この状況において、

数式（６−３）において行なわれる計算に必要な動作はわずか５つである。本発明における他の場合では、必要な計算は５つよりも少ないこともある。計算能力を大量に必要とする場合が他に無い間は、用いられるフィルタ長さは、フィルタを整定させるために割り当てられた遅延時間よりも短かくありさえすればよい。

一般的には、効率的なフィルタリング技術および補間技術は、以下の数式（７−１）によって表される。

数式（７−ｌ）において、Ｌは、フィルタ長さＮの間に発生し得る入力パルスの最大数である。また、数式（７−１）において、Ｆ（ｔ−Ｔ_ｉ）が発生するたびに、数式（５−１）において表される遅延入力階段関数の１つに対応するＦＩＲフィルタ係数が得られる。

数式（７−１）に示す効率的なフィルタリングおよび補間アプローチを用いると、動作数を２＊Ｎから３＊Ｌまで低減することができる。そのため、Ｌ＜＜Ｎの場合、計算効率を実質的に増加させ、またエラーを最低限にすることができる。

図１７は、上述したような効率的なフィルタリングおよび補間の動作シーケンスを示すフローチャートである。この動作は、ステップ１７０２から開始する。ステップ１７０２において、プロフィール実行器１０４は、入力信号（例えば、加速状態信号１１４）から複数の入力信号値を選択する。選択された入力信号値はそれぞれ、低速のクロックレートにおける特定の時間増分に対応する。このステップの性能は、数式（５−１）に示すような方形信号を一連のステップ信号として表すステップを含む。

次に、ステップ１７０４において、プロフィール実行器１０４は、高速のクロックレートにおいて発生する時間増分で出力信号値の生成を行う。ステップ１７０４は、積の合計を計算し、この積合計値と先行する時間増分の出力信号値とを加算するステップを含む。これらの計算ステップは、上記の数式（７−１）に示している。

ステップ１７０４は、複数の出力信号値を生成するための高速クロックレートにおいて発生する時間増分で繰り返すことが可能である。その結果、完全に補間された信号３３０が生成される。

（ＶＩＩ．効率的な補間―ゼロパディング）
本発明は、補間プロセスにおいてフィルタ動作を効率的に行なうための技術を含む。この技術は、アップサンプリングの間にゼロが加算されることを利用したものであり、これにより、フィルタリング動作の計算による負荷を低減する。補間コンポーネント３４４は、この技術を用いている。

補間は、補間コンポーネント３４４および３２０によって行なわれる。上述したように、補間工程では、アップサンプリングプロセスおよびフィルタリングプロセスが行なわれる。サンプリングレート７を用いて未知の信号をより高速のサンプリング期間Ｔ_ｆ＝Ｔ_ｓ／Ｒ（Ｒは整数）にアップサンプリングする場合、Ｒ−１ゼロをサンプル間に導入する。例えば、Ｔ_ｓ＝６４ミリ秒でありかつＴ_ｆは１ミリ秒である場合、このようなアップサンプリングでは、６３個のゼロをサンプル間に挿入する。図１８は、１／１０にアップサンプルされた低速のクロックレートにおけるランプ関数を示すグラフである。

図１８に示すように、このアップサンプルされた信号は、オリジナルの「低速クロック」間隔におけるオリジナルの信号のみと等しい。このような「低速クロック」間隔間におけるポイントを「補間」するためには、アップサンプルされた信号を高速クロックレートでフィルタリングする必要がある。この補間フィルタリングは、「高速クロック」と関連付けられたナイキスト周波数以下のカットオフ周波数を有する任意のローパスフィルタによって行なうことが可能である。例示的なフィルタについては、上記にて図８〜１４を参照しながら説明した。

本明細書中、補間のアップサンプリングプロセスを用いてゼロを導入する工程を「ゼロパディング」と呼ぶ。補間コンポーネント３４４は、このゼロパディングを利用して、自身の各フィルタリング動作に必要な動作数を低減するものである。以下に、この効率的な補間フィルタリング機能を数学的に分析した結果を示す。

本明細書中において説明したように、補間コンポーネント３４４は、アップサンプリング機能およびフィルタリング機能を低速のクロックレートから高速クロックレートで行なう。これらの機能は補間比Ｒを持ち、この補間比Ｒを以下の数式（８−１）中に示す。

数式（８−１）において、Ｔ_ｓは低速のクロックレートを表し、Ｔ_ｆは高速のクロックレートを表す。

ＦＩＲフィルタリングを一例として用いて、「Ｎ個の」タップ（ｔａｐ）のＦＩＲフィルタの各補間コンポーネントのフィルタリング動作、出力、ｙ（ｔ）を数式（８−２）によって表す。

数式（８−２）において、ｂ_ｉは１番目のフィルタ係数を表し、ｕ（ｔ）は時間ｔにおける入力信号を表し、Ｔ_ｆは高速クロックサンプリング期間を表す。

ｕ（ｔ−ｋＴ_ｆ）（ｋ＝０、１、２、．．．、Ｒ−ｌ）を非補間信号の最終値とすることにより（ｋＴｆは複数の低速のクロックである点に留意されたい）、先行するＲ−１サンプルはゼロとなる。これを以下の数式（８−３）に示す。

次に、ｔ−ｋＴ_ｆ＝ｍＴ_ｓ−ｋＴ_ｆ（Ｔ_ｓは低速のクロックサンプリング期間）にすることにより、数式（８−３）を以下の数式（８−４）に示すようにすることができる。

数式（８−４）は、ｉ＝０、１、．．．Ｒ−１の場合に当てはまる。

ここで、数式（８−４）を通じて、数式（８−２）を以下の数式（８−５）に示すように表すことが可能となる。

数式（８−５）において、関数上限（Ａ）を、Ａ以上の最も近似の整数に丸める。

数式（８−５）は、最小数の動作数で補間フィルタリング動作を行なう。この最小数の動作数を数式（８−６）において表す。プロフィール実行器の動作数Ｎ−１はＲよりも多い場合が多い。

ここで、３つのタップ（Ｎ＝３）のＦＩＲフィルタリングプロセスおよび２の補間ファクタ（Ｒ＝２）を用いて補間フィルタの最適化を行なう例について説明する。数式（９−１）は、この例示的な補間プロセスによって生成された出力シーケンスを表したものである。

数式（９−１）において、ｕ（ｔ）は補間フィルタリングプロセスに対する入力を表し、ｙ（ｔ）はプロセスによる出力を表す。係数ｂ_０、ｂ_２、およびｂ_３は、ＦＩＲフィルタリング係数を表す。

ｕ（ｔ−ｋＴ_ｆ）＝ｕ（ｍＴ_ｓ）（ここで、ｋ＝０、１およびｍ＝１、２、３．．．）とすることにより、入力シーケンスｕ（ｋ）の特徴を数式（９−２）および（９−３）に示す。

従って、この実施例に必要な動作の最大数を数式（９−４）に示す。

数式（９−４）に示すように、この例示的な補間フィルタリング機能を行なう際に必要な数は３つだけである。

この特徴は、一連の複数のたたみこみを用いたフィルタ（例えば、ＦＩＲフィルタ）にも適用される。一連のＦＩＲフィルタは、１つのＦＩＲフィルタに対応する。この等価なフィルタの応答関数は、一連のＦＩＲフィルタ全ての離散たたみこみである。そのため、この対応するＦＩＲフィルタのタップ数は、たたみこみを用いた個々のフィルタのタップの合計数である。一連に構成された２つのフィルタ（例えば、補間コンポーネント３４４内のＦＩＲフィルタおよび補間コンポーネント３４４の出力に結合された補間後フィルタ（図示せず））の一例を以下に示す。

Ｎ_ｉを、複数のフィルタパラメータｂ_ｋ（ｋ＝０、１、２、．．．Ｎ−１）を有する第１のＦＩＲフィルタのタップ数を表すものとし、Ｎ_ｃおよびＮｃを、第１のＦＩＲフィルタと連続する第２のＦＩＲフィルタのタップ数を表すものとする。第２のＦＩＲフィルタは、Ｎ_ｓ個のタップと、対応する複数のフィルタパラメータｃ_ｌ、（ｌ＝１、２、．．．Ｎ_ｓ−１）とを含む。第１のフィルタおよび第２のフィルタのたたみこみから得られたフィルタのパラメータをを以下の数式（１０−１）に示す。

数式（１０−１）において、

そのため、効率的な補間フィルタリング技術を用いて、これらの２つの一連のフィルタの出力を以下の数式（１０−２）および（１０−３）に表す。

数式（１０−３）に示す出力を得るために必要な動作の合計を、以下の数式（１０−４）に示す。

ここで、この一連のフィルタリングの一例についてプロフィール実行器１０４を参照しながら説明する。例示的な補間コンポーネント３４４は７９個のタップのＦＩＲフィルタを用い、補間された信号３５４をフィルタリングする補間後フィルタ（図示せず）は、５０個のタップのＦＩＲフィルタである。この実施例において、補間コンポーネント３４４は、信号３５２にアップサンプリング動作を２０回行なう。従来の一連のフィルタリングによるアプローチでは、７９＊２＋５０＊２＝２５９回の動作が必要となる。しかし、数式（１０−５）に示すように、効率的な補間フィルタリング機能を用いることにより、この補間フィルタリングを行なうのに必要な動作数を２９回まで少なくする。

このようにして動作数を低減すると、動作回数が減るたけではなく、処理プラットフォームによって行われる計算（例えば、限定された精密演算を用いた計算）を通じて累積するエラーも減る。この機能は、高速のクロックレートで行なわれる。

（ＶＩＩＩ．インプレメンテーション）
本明細書中に記載の機能は、ハードウェア、ソフトウェアまたはこれらの組み合わせを用いてインプリメントすることが可能であり、コンピュータシステムまたは他の処理システムとしてインプリメントすることも可能である。実際、一実施形態において、本発明は、本明細書中に記載の機能を実施することが可能なコンピュータシステムに関する。例示的なコンピュータシステム１９０１を図１９に示す。コンピュータシステム１９０１は、プロセッサ（例えば、プロセッサ１９０４）を１つ以上含む。プロセッサ１９０４は、通信バス１９０２に接続される。様々なソフトウェアの実施形態について、この例示的コンピュータシステムを用いて説明する。当業者にとって、この説明を読めば、他のコンピュータシステムおよび／またはコンピュータアーキテクチャを用いて本発明をインプリメントする方法は明らかである。

コンピュータシステム１９０２は、メインメモリ１９０６（好適にはランダムアクセスメモリ（ＲＡＭ））も含み、２次メモリ１９０８も含んでもよい。２次メモリ１９０８は、例えば、ハードディスクドライブ１９１０および／またはリムーバブル格納ドライブ１９１２（例えば、フロッピー（登録商標）（Ｒ）ディスクドライブ、磁気テープドライブ、光学ディスクドライブなど）を含み得る。リムーバブル格納ドライブ１９１２は、リムーバブル格納ユニット１９１４に対する読出しおよび／または書き込みを周知の方法で行なう。リムーバブル格納ユニット１９１４としては、フロッピー（Ｒ）ディスク、磁気テープ、光学ディスクなどがあり、格納ユニット１９１４に対する読出しおよび書き込みはリムーバブル格納ドライブ１９１２によって行なわれる。理解されるように、リムーバブル格納ユニット１９１４は、コンピュータソフトウェアおよび／またはデータを内部に格納しているコンピュータによる使用が可能な格納媒体を含む。

別の実施形態において、２次メモリ１９０８は、コンピュータプログラムまたは他の命令をコンピュータシステム１９０１にロードするための他の簡単な手段を含み得る。このような手段を挙げると、例えば、リムーバブル格納ユニット１９２２およびインターフェース１９２０がある。このようなものの例を挙げると、プログラムカートリッジおよびカートリッジインターフェース（例えば、ビデオゲームデバイスに見受けられるようなもの）、リムーバブルメモリチップ（例えば、ＥＰＲＯＭまたはＰＲＯＭ）および関連付けられたソケット、ならびにソフトウェアおよびデータをリムーバブル格納ユニット１９２２からコンピュータシステム１９０１に転送することを可能にする他のリムーバブル格納ユニット１９２２およびインターフェース１９２０がある
コンピュータシステム１９０１は、通信インターフェース１９２４も含み得る。通信インターフェース１９２４を用いると、ソフトウェアおよびデータをコンピュータシステム１９０１と外部デバイスとの間で転送することが可能になる。通信インターフェース１９２４の例を挙げると、モデム、ネットワークインターフェース（例えば、イーサネット（登録商標）（Ｒ）カード）、通信ポート、ＰＣＭＣＩＡスロットおよびカードなどがある。通信インターフェース１９２４を介して転送されるソフトウェアおよびデータは信号の形態をしており、信号形態としては、通信インターフェース１９２４による受信が可能な電子信号、電磁気信号、光学信号または他の信号であればよい。これらの信号１９２６は、チャンネル１９２８を介して通信インターフェースに提供される。このチャンネル１９２８は、信号１９２６を搬送し、ワイヤまたはケーブル、光ファイバ、電話線、セルラー電話リンク、ＲＦリンクおよび他の通信チャンネルを用いてインプリメントすることが可能である。

本文書において、「コンピュータプログラム媒体」および「コンピュータによる使用が可能な媒体」という用語を、リムーバブル格納デバイス１９１２、ハードディスクドライブ１９１０に取り付けられたハードディスク、および信号１９２６などの媒体を指すものとして頻繁に用いる。これらのコンピュータプログラム商品は、コンピュータシステム１９０１にソフトウェアを提供するための手段である。

コンピュータプログラム（コンピュータ制御論理とも呼ばれる）は、メインメモリおよび／または２次メモリ１９０８に格納される。通信インターフェース１９２４を介してコンピュータプログラムを受信することも可能である。このようなコンピュータプログラムは、実行されると、コンピュータシステム１９０１が本明細書中にて説明したような本発明の機能を行なうことを可能にする。詳細には、コンピュータプログラムは、実行されると、プロセッサ１９０４が本発明の機能を行なうことを可能にする。従って、このようなコンピュータプログラムは、コンピュータシステム１９０１の制御器を表す。

本発明をソフトウェアを用いてインプリメントした一実施形態において、このソフトウェアをコンピュータプログラム商品に格納し、リムーバブル格納ドライブ１９１２、ハードドライブ１９１０または通信インターフェース１９２４を用いてコンピュータシステム１９０１にロードすることができる。制御論理（ソフトウェア）は、プロセッサ１９０４によって実行されると、本明細書中にて述べたような機能をプロセッサ１９０４に行なわせる。

別の実施形態において、例えばハードウェアコンポーネント（例えば、特定用途向け集積回路（ＡＳＩＣ））を用いたハードウェアとして本発明を主にインプリメントする。本明細書中に記載の機能を行なうためのハードウェアステートマシンのインプレメンテーションは、関連分野（単数または複数）の当業者にとって明らかである。

さらに別の実施形態において、ハードウェアおよびソフトウェアの組み合わせを用いて本発明をインプリメントする。このような組み合わせの例を挙げると、マイクロコントローラがある（ただし、これに限定されない）。

（ＩＸ．結論）
本発明の様々な実施形態について説明してきたが、これらの実施形態はひとえに例示目的のために示したものであり、限定目的のために示したものではないことが理解される。よって、本発明の範囲は、上述した例示的な実施形態のいずれによっても限定されるべきではなく、本明細書中の特許請求の範囲およびその均等物のみによって規定されるべきである。

図１は、例示的な動作環境のブロック図である。 図２は、例示的な状態信号セット１０８を示すチャートである。 図３は、プロファイル実行器のインプリメンテーションのブロック図である。 図４は、デルタ処理を用いるフィルタのブロック図である。 図５は、デルタ処理を用いる補間構成要素のブロック図である。 図６は、効率的な処理技術の動作を示すフローチャートである。 図７は、加速出力信号を示すグラフである。 図８は、種々のフィルタ応答を示すグラフである。 図９は、種々のフィルタ応答を示すグラフである。 図１０は、種々のフィルタ応答を示すグラフである。 図１１は、種々のフィルタ応答を示すグラフである。 図１２は、種々のフィルタ応答を示すグラフである。 図１３は、種々のフィルタ応答を示すグラフである。 図１４は、種々のフィルタ応答を示すグラフである。 図１５は、制御システムのブロック図である。 図１６Ａは、例示的な方形信号の表示を示すグラフである。 図１６Ｂは、例示的な方形信号の表示を示すグラフである。 図１７は、効率的な補間およびフィルタリングに関する動作の連続を示すフローチャートである。 図１８は、アップサンプリングされた遅いクロック速度のランプ関数を示すグラフである。 図１９は、例示的なコンピュータシステムのブロック図である。

Claims (15)

1. 第１のクロックレートを有する離散時間入力信号ｐ（ｎ）を第２のクロックレートを有する離散時間出力信号に処理する方法であって、
   前記入力信号から該入力信号の初期値を減算し、該初期値を減算した入力信号をフィルタリングしてデルタ信号を生成し、該生成したデルタ信号に前記初期値を加算するデルタフィルタリングを行なって、前記第１のクロックレートを有する中間信号を生成する工程と、
   該中間信号を前記第２のクロックレートにアップサンプリングし、該アップサンプリングした前記中間信号から前記初期値を減算して中間デルタ信号を生成し、該生成した中間デルタ信号をフィルタリングし、該フィルタリングした中間デルタ信号に前記初期値を加算するデルタ補間を行なって、前記出力信号を生成する工程と、
   を包含する、方法。
2. 前記デルタフィルタリング工程は、
   ｄ（ｎ）＝ｐ（ｎ）−ｐ_ｉに従って入力デルタ信号ｄ（ｎ）を計算する工程であって、ｐ_ｉはｐ（ｎ）の初期値である、工程と、
   フィルタリングされたデルタ信号ｆ（ｎ）をｄ（ｎ）から生成する工程と、
   ｆ（ｎ）にｐ_ｉを加算し、これにより前記中間信号を生成する工程と、
   を包含する、請求項１に記載の方法。
3. 前記生成する工程は、有限インパルス応答（ＦＩＲ）によってフィルタリングされたデルタ信号ｆ（ｎ）をｄ（ｎ）から生成する工程を包含する、請求項２に記載の方法。
4. 前記デルタ補間する工程は、
   前記中間信号を前記第２のクロックレートにアップサンプリングする工程と、
   アップサンプリングされた中間デルタ信号ｕ（ｎ）をｕ（ｎ）＝ｉ（ｎ）−ｐ_ｉに従って計算する工程であって、ｉ（ｎ）は該アップサンプリングされた中間信号であり、ｐ_ｉはｐ（ｎ）の初期値である、工程と、
   フィルタリングされた中間デルタ信号ｇ（ｎ）をｕ（ｎ）から生成する工程と、
   ｇ（ｎ）にｐ_ｉを加算し、これにより前記出力信号を生成する工程と、
   を包含する、請求項１〜請求項３のいずれか１項に記載の方法。
5. 前記中間デルタ信号ｇ（ｎ）を生成する工程は、有限インパルス応答（ＦＩＲ）によってフィルタリングされたデルタ信号ｇ（ｎ）をｕ（ｎ）から生成する工程を包含する、請求項４に記載の方法。
6. 前記第２のクロックレートは、前記第１のクロックレートの整数倍である、請求項１〜請求項５のいずれか１項に記載の方法。
7. 前記入力信号は位置信号である、請求項１〜請求項６のいずれか１項に記載の方法。
8. 前記出力信号は、フォトリソグラフィーによる走査動作を制御する制御システムへと送られる、請求項１〜請求項７のいずれか１項に記載の方法。
9. 第１のクロックレートを有する離散時間入力信号ｐ（ｎ）を第２のクロックレートを有する離散時間出力信号に処理するシステムであって、
   前記入力信号から該入力信号の初期値を減算し、該初期値を減算した入力信号をフィルタリングしてデルタ信号を生成し、該生成したデルタ信号に前記初期値を加算するデルタフィルタリングを行なって、前記第１のクロックレートを有する中間信号を生成する手段と、
   該中間信号を前記第２のクロックレートにアップサンプリングし、該アップサンプリングした前記中間信号から前記初期値を減算して中間デルタ信号を生成し、該生成した中間デルタ信号をフィルタリングし、該フィルタリングした中間デルタ信号に前記初期値を加算するデルタ補間を行なって、前記出力信号を生成する手段と、
   を包含する、システム。
10. 前記デルタフィルタリング手段は、
    ｄ（ｎ）＝ｐ（ｎ）−ｐ_ｉに従って入力デルタ信号ｄ（ｎ）を計算する手段であって、ｐ_ｉはｐ（ｎ）の初期値である、手段と、
    フィルタリングされたデルタ信号ｆ（ｎ）をｄ（ｎ）から生成する手段と、
    ｆ（ｎ）にｐ_ｉを加算し、これにより前記中間信号を生成する手段と、
    を備える、請求項９に記載のシステム。
11. 前記生成する手段は、有限インパルス応答（ＦＩＲ）によってフィルタリングされたデルタ信号ｆ（ｎ）をｄ（ｎ）から生成する手段を備える、請求項１０に記載のシステム。
12. 前記デルタ補間する手段は、
    前記中間信号を前記第２のクロックレートにアップサンプリングする手段と、
    該アップサンプリングされた中間デルタ信号ｕ（ｎ）をｕ（ｎ）＝ｉ（ｎ）−ｐ_ｉに従って計算する手段であって、ｉ（ｎ）は該アップサンプリングされた中間信号であり、ｐ_ｉはｐ（ｎ）の初期値である、手段と、
    フィルタリングされた中間デルタ信号ｇ（ｎ）をｕ（ｎ）から生成する手段と、
    ｇ（ｎ）にｐ_ｉを加算し、これにより前記出力信号を生成する手段と、
    を備える、請求項９〜請求項１１のいずれか１項に記載のシステム。
13. 前記中間デルタ信号ｇ（ｎ）を生成する手段は、有限インパルス応答（ＦＩＲ）によってフィルタリングされたデルタ信号ｇ（ｎ）をｕ（ｎ）から生成する手段を備える、請求項１２に記載のシステム。
14. 前記第２のクロックレートは、前記第１のクロックレートの整数倍である、請求項９〜請求項１３のいずれか１項に記載のシステム。
15. 前記出力信号は、フォトリソグラフィーによる走査動作を制御する制御システムへと送られる、請求項９〜請求項１４のいずれか１項に記載のシステム。

Images