KR100189525B1 - 시그마 델타 변조방식의 디지탈/아나로그 변환장치 - Google Patents

시그마 델타 변조방식의 디지탈/아나로그 변환장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
시그마 델타 변조방식의 디지털 데이터를 아나로그 신호로 변환하는 디지털/아나로그 변환장치에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
인터플레이터에 있어 덤프 및 누산회로를 사용함으로써 구성이 복잡하게 되며 아나로그 시그마 델타 복조기를 사용함에 있어 집적화하기 곤란한 것을 개선한다.
3. 발명의 해결방법의 요지
시그마 델타 변조방식에 의해 디지털변환된 입력 디지털데이타의 샘플링 레이트를 변환하고 쉬프트시켜 비트 레졸루션을 높인후 2차 IIR 필터링에 의해 인터폴레이션하며, 인터폴레이션된 데이터를 디지털 디그마 델타 복조하며, 복조된 데이터를 아나로그신호로 변환한다.
4. 발명의 중요한 용도
시그마 델타 변조방식의 디지털/아나로그 변환장치에 이용한다.

Description

시그마 델타 변조방식의 디지털/아나로그 변환장치
제1도는 일반적인 시그마 델타 변조방식의 디지털/아나로그 변환장치의 블록구성도
제2도는 본 발명에 따른 2차 IIR 필터의 구성도
제3도는 본 발명에 따른 시그마 델타 변조방식의 디지털/아나로그 변환장치의 블록 구성도
* 도면의 주요부분에 대한 부호의 설명
342 : 샘플링 레이트 변환회로 344 : 인터플레이터
346 : 디지털 시그마 델타 복조회로 348 : 아나로그 디지털/아나로그 변환기
본 발명은 디지털 데이터를 아나로그 신호로 변환하는 디지털/아나로그(Digital-to-Analog; 이하 D/A라 함) 변환장치에 관한 것으로, 특히 시그마 델타(이하 ΣΔ라 함) 변조방식을 이용한 D/A 변환장치에 관한 것이다.
일반적으로 ΣΔ변조를 이용한 아나로그/디지탈(이하 A/D라 함) 변환장치는 아나로그 ΣΔ 변조기와 데시메이터(decimator)와 저역통과필터(Low Pass Fillier; 이하 LPF라 함)와 누산 및 덤프(accumulate and dump)회로로 구성된다. 이러한 아나로그 ΣΔ 변조기는 A/D 변환장치를 사용하는 목적에 따라 2차, 3차, 4차 ΣΔ 변조기를 사용하고 있다. 그리고 데시메이터와 LPF와 누산 및 덤프회로는 통상적으로 콤필터(comb filter)로서 구현하여 고주파 잡음을 제거한다. 이때 신호 대 잡음비를 높여 A/D변환에 대한 다이내믹 레인지(dynamic range), 즉 비트 레졸루션(bit resolution)을 높이기 위해서는 콤필터를 다수개 사용하며, 데시메이터는 고주파 잡음을 줄이기 위해 동작 주파수를 낮추어 여러단의 콤필터를 통과할때마다 밴드내에서의 잡음을 줄여나가도록 한다.
한편 상기한 바와 같은 ΣΔ변조방식의 A/D 변환장치에 의해 변환된 디지털데이타를 다시 아나로그신호를 변환하는 D/A변환장치는 통상적으로 제1도에 도시한 바와 같이 레지스터(100)와 LPF(102)와 선형 인터플레이터(interpolator)(104)와 아나로그 ΣΔ복조기(106)로 구성된다. 이러한 D/A 변환장치는 선형 인터폴레이터(104)에서 비트 레졸루션을 낮추어 가면서 주파수를 올려수 즉, 베이스밴드(baseband)에서 패스밴드(passband)로 변환시켜 주어야 한다. 이러한 동작은 통상적으로 A/D변환장치와 역순, 즉 덤프 및 누산회로를 사용하여 수행한다.
상기한 바와 같이 종래의 ΣΔ변조방식을 이용한 D/A 변환장치는 인터플레이터에 있어서 덤프 및 누산회로를 사용함으로써 그만큼 많은 수의 레지스터들을 사용하여야함에 따라 구성이 복잡하게 되는 단점이 있었다. 또한 아나로그 ΣΔ복조기를 사용함에 따라 집적화하기 곤란한 문제점이 있었다.
따라서 본 발명의 목적은 보다 간단한 구성을 가지는 ΣΔ변조방식의 D/A 변환장치를 제공함에 있다.
본 발명의 다른 목적은 집적화가 용이한 ΣΔ변조방식의 D/A변환장치를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명은 ΣΔ 변조방식에 의해 디지털변환된 입력 디지털데이타의 샘플링 레이트(sampling rate)를 변환하는 샘플링 레이트 변환화로와, 샘플링 레이트 변환된 데이터를 쉬프트시켜 비트 레졸루션을 높인후 2차 IIR(2nd order Imfinite Impulse Response) 필터링에 의해 인터폴레이션하는 인터플레이터와, 인터폴레이션된 데이터를 디지털 ΣΔ 복조하는 디지털 ΣΔ 복조회로와, 복조된 데이터를 아나로그신호로 변환하는 아나로그 D/A변환기를 구비하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
하기 설명에서 구체적인 회로구성, 부품, 논리상태, 비트수, 주파수등과 같은 많은 특정상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나고 있다. 이들 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명한 것이다. 그리고 본 발명의 요지를 불필요하게 흐를 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
우선 본 발명은 제2도에 도시한 바와 같은 2차 IIR 필터를 이용하여 데시메이터와 인터폴레이터를 구성한다. 제2도에서 쉬프트(shifter)(200)는 입력 데이터 X를 7비트 쉬프트시킨다. 가산기(202)는 쉬프터(200)의 출력과 지연기(204)의 출력 W와 쉬프트(212)의 출력을 가산하여 지연기(204)에 인가한다. 지연기(204)는 가산기(202)로부터 인가되는 데이터를 1주기동안 지연시켜 쉬프터(206)에 인가한다. 쉬프터(206)는 지연기(204)의 출력 W를 6비트 쉬프트시킨다. 가산기(208)는 쉬프터(206, 212)의 출력을 가산하여 지연기(210)에 인가한다. 지연기(210)는 가산기(208)로부터 인가되는 데이터를 1주기동안 지연시켜 최종 출력 Y으로서 출력하는 동시에 쉬프터(212)에 인가된다. 쉬프터(212)는 지연기(210)의 출력 Y를 7비트 쉬프트시켜 가산기(202, 208)에 인가한다.
상기 쉬프터(200)에 의한 데시메이션 비를 al이라 하고 쉬프터(206)의 데시메이션 비를 a2라 하며 쉬프터(212)의 데시메이션 비를 b1라 하면, a1과 b1은 1/128이 되고 a2는 1/64가 된다. 그러면 지연기(204)의 출력 W는 하기 (1)식과 같이 되고, 지연기(210)로부터 출력되는 최종 출력 Y는 하기 (2)식과 같이 된다.
W=(b1Y+a1X+W)Z-1······· (1)
Y=(a2W+b1Y+Y)Z-1······· (2)
상기 (1)식과 (2)식으로부터 최종 출력 Y를 구하면 하기 (3)식과 같이 된다.
상기한 바와 같은 2차 IIR 필터를 이용하여 인터플레이터를 구현한다면, 종래에 비해 절반정도의 하드웨어 구성을 간단하게 할 수 있다.
제3도는 상기한 제2도의 2차 IIR 필터를 이용하여 구현한 본 발명에 따른 ΣΔ변조방식의 D/A 변환장치의 블록구성도를 도시한 것이다. 샘플링 레이트 변환회로(342)는 래치회로(300, 302)로 구성되어 입력되는 16비트의 디지털데이타 Din를 샘플링클럭 fs에 의해 샘플링 레이트를 변환한다. 샘플링클럭신호 fs는 입력 디지털 데이터 Din의 전송클럭신호 fd에 비해 2배의 주파수를 가지며, 래치회로(300, 302)는 디지털데이타 Din를 샘플링클럭신호 fs에 의해 순차로 래치한다. 인터폴레이터(344)는 샘플링 레이트 변환회로(342)에 의해 샘플링 레이트 변환된 데이터를 8비트 쉬프터(304)에 의해 8비트 쉬프트시켜 비트 레졸루션을 24비트로 높인후, 데이터 셀렉터(306, 314)와 가산기(308, 316)와 래치회로(310, 318)와 6비트 쉬프터(312)와 번전회로(320)와 7비트 쉬프터(322)로 구성되는 2차 IIR 필터링에 의해 인터폴레이션한다. 데이터 셀렉터(306)는 8비트 쉬프터(304)와 7비트 쉬프터(322)의 출력을 제2클럭신호 CK2에 따라 하나씩 교호적으로 선택하여 출력한다. 제2클럭신호 CK2는 샘플링클럭신호 fs에 비해 128배의 주파수를 가진다. 가산기(308)는 데이터 셀렉터(306)와 래치회로(310)의 출력을 가산한다. 래치회로(310)는 가산기(308)의 출력을 제1클럭신호 CK1에 의해 래치하여 제1클럭신호 CK1의 1주기동안 지연시킨다. 제1클럭신호 CK1는 샘플링클럭신호 fs에 비해 256배의 주파수를 가진다. 6비트 쉬프터(312)는 래치회로(310)의 출력을 6비트 쉬프트시킨다. 데이터 셀렉터(314)는 6비트 쉬프터(312)와 7비트 쉬프터(322)의 출력을 제2클럭신호 CK2에 따라 하나씩 교호적으로 선택하여 출력한다. 가산기(316)는 데이타 셀렉터(314)와 래치회로(318)의 출력을 가산한다. 래치회로(318)는 가산기(316)의 출력을 제1클럭신호 CK1에 의해 래치하여 제1클럭신호 CK1의 1주기동안 지연시킨다. 반전회로(320)은 래치회로(318)의 출력을 반전시킨다. 7비트 쉬프터(322)는 반전회로(320)의 출력을 7비트 쉬프트시켜 데이터 셀렉터(306, 314)에 인가한다. 디지털 ΣΔ 복조회로(346)는 4비트 쉬프터(324)와 가산기(326, 328, 334, 336)와 래치회로(330, 338)와 1비트 쉬프터(322)와 데이터 셀렉터(340)로 구성되어 인터플레이터(344)에 의해 인터플레이션된 데이터를 디지털 ΣΔ 복조한후, 복조된 24비트중 MSB(Most Significant Bit) 1비트만을 출력한다. 4비트 쉬프터(324)는 래치회로(318)의 출력을 4비트 쉬프트시킨다. 가산기(326)는 4비트 쉬프터(324)와 데이터 셀렉터(340)의 출력을 가산한다. 가산기(328)는 가산기(326)와 래치회로(330)의 출력을 가산한다. 래치회로(330)는가산기(328)의 출력을 제2클럭신호 CK2에 의해 래치하여 제2클럭신호 CK2의 1주기동안 지연시킨다. 1비트 쉬프터(332)는 래치회로(330)의 출력을 1비트 쉬프트시킨다. 가산기(334)는 1비트 쉬프터(332)와 데이터 셀렉터(340)의 출력을 가산한다. 가산기(336)는 가산기(334)와 래치회로(338)의 출력을 가산한다. 래치회로(338)는 가산기(336)의 출력을 제2클럭신호 CK2에 의해 래치하여 제2클럭신호 CK2의 1주기동안 지연시키며 MSB 1비트를 아나로그 D/A변환기(348)와 데이터 셀렉터(340)에 인가한다. 데이터 셀렉터(340)는 미리 설정된 제1, 제2범위값 VAL1, VAL2를 래치회로(338)의 출력중 MSB에 의해 선택하여 가산기(334, 326)에 인가한다. 제1, 제2범위값 VAL1, VAL2은 디지털 ΣΔ 복조회로(346)에 대한 동적범위(dynamic ramge)를 위한 값으로서, 하기 (4)식과 같이 2의 보수값이며 24비트 가산시 오버플로우가 발생하지 않는 값으로 정한다.
BAL = -1×bVAL2 . . . . . (4)
상기한 바와 같이 인터플레이터(346)에 의해 발생된 1비트의 데이터는 아나로그 D/A변환기(348)에 의해 아나로그신호 Aout로 변환된다.
상술한 바와 같이 본 발명은 보다 간단한 구성으로서 ΣΔ 변조방식의 D/A 변환을 할 수 있을 뿐만아니라 용이하게 집적화하여 장치의 사이즈를 소형화할 수 있는 잇점이 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 특히 본 발명의 실시예에서는 16비트의 입력 디지털데이타를 24비트로 처리하는 것을 예시하였으나, 비트수는 입력 디지털데이타의 비트수 또는 처리시의 비트 레졸루션에 따라 얼마든지 변화시킬 수 있음을 알 수 있을 것이다. 따라서 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허 청구의 범위와 특허 청구의 범위의 균등한 것에 의해 정하여야 한다.

Claims (6)

  1. 시그마 델타 변조방식으로 디지털변환된 디지털데이타를 아나로그신호로 변환하는 디지털/아나로그 변환장치에 있어서, 상기 디지털데이타의 샘플링 레이트를 변환하는 샘플링 레이트 변환회로와, 상기 샘플링 레이트 변환된 데이터를 쉬프트시켜 비트 레졸루션을 높인후 2차 IIR 필터링에 의해 인터플레이션하는 인터폴레이터와, 상기 인터폴레이션된 데이터를 디지털 시그마 델타 복조하는 디지털 시그마 델타 복조회로와, 상기 복조된 데이터를 아나로그신호로 변환하는 디자탈/아나로그 변환기를 구비하는 것을 특징으로 하는 디지털/아나로그 변환장치.
  2. 제1항에 있어서, 상기 샘플링 레이트 변환회로가 상기 입력 디지털데이타의 전송클럭신호에 비해 2배의 주파수를 가지는 샘플링클럭신호에 의해 샘플링 레이트를 변환하는 것을 특징으로 하는 디지털/아나로그 변환장치.
  3. 시그마 델타 변조방식으로 디지털변환된 16비트의 디지털데이타를 아나로그신호로 변환하는 디지털/아나로그 변환장치에 있어서, 상기 디지털데이타를 입력 디지털데이타의 전송클럭신호에 비해 2배의 주파수를 가지는 샘플링클럭신호에 의해 샘플링 레이트를 변환하는 샘플링 레이트변환회로(342)와, 상기 샘플링 레이트 변환회로(342)의 출력을 8비트 쉬프트시켜 비트 레졸루션을 24비트로 높이는 8비트 쉬프터(304)와, 상기 8비트 쉬프터(304)의 출력을 일입력단자에 입력하며 다른 입력단자에 입력되는 데이터와 제2클럭신호 CK2에 따라 하나씩 교호적으로 선택하여 출력하는 데이터 셀렉터(306)와, 상기 데이터 셀렉터(306)의 출력을 지연된 데이터와 가산하는 가산기(308)와, 상기 가산기(308)의 출력을 제1클럭신호 CK1에 의해 래치하여 제1클럭신호 CK1의 주기동안 지연시키며 지연된 데이터를 상기 가산기(308)에 인가하는 래치회로(310)와, 상기 래치회로(310)의 출력용 6비트 쉬프트시키는 6비트 쉬프터(312)와, 상기 6비트 쉬프터(312)의 출력을 일입력단자에 입력하며 다른 입력단자에 입력되는 데이터와 제2클럭신호 CK2에 따라 하나씩 교호적으로 선택하여 출력하는 데이터 셀렉터(314)와, 상기 데이터 셀렉터(314)의 출력을 지연된 데이터와 가산하는 가산기(316)와, 상기 가산기(316)의 출력을 제1클럭신호 CK1에 의해 래치하여 제1클럭신호 CK1의 1주기동안 지연시키며 지연된 데이터를 상기 가산기(316)에 인가하는 래치회로(318)와, 상기 래치회로(318)의 출력을 반전시키는 반전회로(320)와, 상기 반전회로(320)의 출력을 7비트 쉬프트시켜 상기 데이터 셀렉터(306, 314)에 인가하는 7비트 쉬프터(322)와, 상기 래치회로(318)의 출력을 디지털 시그마 델타 복조하고 복조된 24비트의 데이터중 MSB 1비트를 출력하는 디지털 시그마 델타 복조회로(346)와, 상기 디지털 시그마 델타 복조회로(346)로부터 출력되는 1비트의 데이터를 아나로그신호로 변환하는 아나로그 디지털/아나로그 변환기(348)로 구성하는 것을 특징으로 하는 디지털/아나로그 변환장치.
  4. 제3항에 있어서, 상기 제1클럭신호 CK1는 상기 샘플링신호 fs에 비해 256배의 주파수를 가지며, 상기 제2클럭신호 CK2는 상기 샘플링클럭신호 fs에 비해 128배의 주파수를 가지는 것을 특징으로 하는 디지털/아나로그 변환장치
  5. 제4항에 있어서, 상기 디지털 시그마 델타 복조회로(346)가, 상기 래치회로(318)의 출력을 4비트 쉬프트시키는 4비트 쉬프터(324)와, 미리 설정된 제1, 제2범위값을 선택데이타에 의해 선택하여 출력하는 데이터 셀렉터(340)와, 상기 4비트 쉬프터(324)와 상기 데이터 셀렉터(340)의 출력을 가산하는 가산기(326)와, 상기 가산기(326)의 출력을 지연된 데이터와 가산하는 가산기(328)와, 상기 가산기(328)의 출력을 제2클럭신호 CK2에 의해 래치하여 제2클럭신호 CK2의 1주기동안 지연시키며 데이터를 상기 가산기(328)에 인가하는 래치회로(330)와, 상기 래치회로(330)의 출력을 1비트 쉬프트시키는 1비트 쉬프터(332)와, 상기 1비트 쉬프터(332)와 상기 데이터 셀렉터(340)의 출력을 가산하는 가산기(334)와, 상기 가산기(334)의 출력을 지연된 데이터와 가산하는 가산기(336)와, 상기 가산기(336)의 출력을 제2클럭신호 CK2에 의해 래치하여 제2클럭신호 CK2의 1주기동안 지연시키며 지연된 데이터를 상기 가산기(336)에 인가하며 MSB 1비트를 상기 데이터 셀렉터(340)에 상기 선택데이타로서 인가하는 동시에 상기 아나로그 디지털/아나로그 변환기(348)에 인가하는 래치회로(338)로 구성하는 것을 특징으로 하는 디지털/아나로그 변환장치.
  6. 제5항에 있어서, 상기 제1, 제2범위값이 상기 디자탈 시그마델타 복조회로(346)에 대한 동적범위를 위한 값으로서 2의 보수값으로 설정하는 것을 특징으로 하는 디지털/아나로그 변환장치.
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