KR100645249B1

KR100645249B1 - 프로그래머블 디지털 중간 주파수 송수신기

Info

Publication number: KR100645249B1
Application number: KR1020017014176A
Authority: KR
Inventors: 서브라마니안래비
Original assignee: 모픽스 테크놀로지 아이엔씨
Priority date: 1999-05-07
Filing date: 2000-05-05
Publication date: 2006-11-13
Also published as: WO2000069085A1; CA2371090A1; US6611570B1; AU5127300A; KR20020006044A; JP2002544705A; EP1192723A1; WO2000069085A9

Abstract

모노리틱 CMOS 프로그래머블 디지털 중간 주파수 수신기(20)는 프로그래머블 메모리(29), 클럭 발생기(26), 시그마 델타 컨버터(22), 디지털 다운컨버터(24), 및 데시메이션 필터 네트워크(28)을 구비한다. 프로그래머블 메모리(29)는 프로그래머블 파라메타 k를 표현하는 제1 값, 및 프로그래머블 파라메타 N을 표현하는 제2 값을 수신하고 저장한다. 프로그래머블 메모리(29)에 결합된 클럭 발생기(26)는 제1, 2 및 3 클럭 신호를 발생한다. 제1 클럭 신호는 제1 주파수 f₁을 가지며, 제2 클럭 신호는 f₁/k와 거의 같은 제2 주파수를 가지며, 제3 클럭 신호는 f₁/N과 거의 같은 제3 주파수를 갖는다. 시그마 델타 컨버터(22), 디지털 다운컨버터(24) 및 데시메이션 필터 네트워크(28)는 각각의 제1, 2 및 3 클럭 신호를 사용하여 각 세트의 디지털 신호를 발생한다.

모노리틱 CMOS 프로그래머블 디지털 중간 주파수 수신기, 프로그래머블 메모리, 클럭 발생기, 시그마 델타 컨버터, 디지털 다운컨버터, 데시메이션 필터 네트워크, 프로그래머블 파라메타, 클럭 신호, 주파수, 디지털 신호

Description

프로그래머블 디지털 중간 주파수 송수신기{PROGRAMMABLE DIGITAL INTERMEDIATE FREQUENCY TRANSCEIVER}

본 발명은 총체적으로 통신 소자에 관한 것이다. 보다 상세하게는, 본 발명은 통신 시스템용, 프로그래머블의 완전한 디지털 중간 주파수 송수신기에 관한 것이다.

중간 주파수 송수신기는 전통적으로 아날로그 소자로서 구현되어 왔다. 갈수록 증가하는 중간 주파수 송수신기 기능의 수가 디지털 회로로서 구현되고 있다. 도 1은 흔히 대역 디지털화 수신기라고 하는 종래 기술의 완전한 디지털 중간 주파수 수신기(10)를 블럭 형태로 도시하고 있다. 수신기(10)는 입사 중간 주파수 입력 신호를 직접 디지털화하는 플래시 아날로그-디지털 컨버터(A/D)(12)를 포함한다. 플래시 A/D(12)는 큰 샘플링 대역폭과 높은 무스퓨리어스 동적 범위의 장점을 제공하지만, 이들 장점은 커다란 단점에 의해 상쇄된다. 먼저, 플래시 A/D(12)는 전형적으로 디지털 합성기(13) 및 디지털 필터(14)를 실현하는데 사용되는 표준 디지털 CMOS 프로세스보다는 바이폴라 CMOS 프로세스를 사용하여 실현된다. CMOS 프 로세스의 이와 같은 차이점은 단일 기판 상에 수신기(10)의 구현을 방해한다. 둘째, 플래시 A/D(12)의 진폭 해상도는 약 8 비트로 제한된다. 전체적으로 수신기(10)는 다음과 같은 다른 단점이 있다. 수신기(10)는 중간 주파수 F_IF샘플링 주파수 F 및 다운 변환 주파수 F_M를 포함한 약 특정 고정 주파수로 설계되어 있다. 이들 값중에서 임의의 값의 변화는 재설계를 필요로 한다.

다른 유형의 A/D는 완전한 디지털 IF 송수신기에 플래시 A/D에 대한 적절한 대체방법이 되지 못하는 것으로 간주되고 있다. 시그마-델타 변조기는 오디오 어플리케이션에서 A/D로서 사용되고 있으나, 이들 주파수 범위는 무선 어플리케이션용에는 부적절하다. 간단히 설명하면, 델타 변조는, 출력 디지털 코드가 아날로그 입력 신호의 절대값이라기 보다는 아날로그 입력 신호의 변경 또는 구배를 표현하는 아날로그-디지털 변환 프로세스이다. 시그마-델타 컨버터는, 나이퀴스트 컨버터를 필요로 할 샘플링 비보다 훨씬 높은(약 64배)속도로 아날로그 신호가 샘플링되는 오버샘플링 아날로그-디지털 컨버터이다. 시그마-델타 컨버터는 델타 변조를 수행하기 전에 아날로그 신호를 적분한다. 아날로그 신호의 적분은, 전통적인 델타 변조에 대한 경우에서와 같이 아날로그 신호의 변경 보다는 엔코드된다.

완전한 디지털 IF 수신기의 요구는 완전한 디지털 IF 송신기의 요구로부터 명확하다. 도 6은 디지털-아날로그 컨버터(D/A)(104,106) 및 아날로그 합성기(108)를 구비하는 종래 기술의 중간 주파수 송신기(100)를 블럭 형태로 도시한다. D/A 컨버터(104)는 디지털 정위상 데이터(I)를 아날로그 I 신호로 변환하는 한편, D/A 컨버터(106)는 디지털 직교 데이터(Q)를 아날로그 Q 신호로 변환한다. 아날로그 합성기(108)는 클럭 신호 F_M를 사용하여 아날로그 I 및 Q 신호를 합성하여 IF 출력 신호를 발생한다. 종래 기술의 송신기(100)는 적어도 세가지 단점이 있다. 첫째, 송신기(100)는 전적으로 아날로그 소자로 구현되어 고성능에 비용이 많이 든다는 것이다. 두번째, 그 아날로그 회로 때문에 송신기(100)는 모노리틱 CMOS 소자로 구현될 수 있다. 마지막으로, 송신기(100)는 중간 주파수 F_IF, 및 업 변환 주파수 F_M의 대략 특정 고정 값을 갖도록 설계된다. 이들 주파수중의 하나의 값의 변경은 재설계를 필요로 한다.

따라서, 통신 어플리케이션을 위해 고도로 집적된 플렉서블의 저비용 저전력 소자의 어플리케이션에 적합한 모노리틱, 프로그래머블 완전한 디지털 중간 주파수 송수신기의 필요성이 존재한다.

본 발명의 모노리틱 CMOS 프로그래머블 디지털 중간 주파수 수신기는 프로그래머블 메모리, 클럭 발생기, 시그마 델타 컨버터, 디지털 다운컨버터, 및 데시메이션 필터 네트워크를 포함한다. 프로그래머블 메모리는 프로그래머블 파라메타 k의 제1 값 대표, 및 프로그래머블 파라메타 N의 제2 값 대표를 수신하고 저장한다. 프로그래머블 메모리에 결합된 클럭 발생기는 제1, 제2 및 제3 클럭 신호를 발생한다. 제1 클럭 신호는 제1 주파수 f_I를 가지며, 제2 클럭 신호는 f_I/k와 거의 같은 제2 주파수를 가지며, 제3 클럭 신호는 f_I/N와 거의 같은 제3 주파수를 갖는다. 시그마 델타 컨버터는 제1 클럭 신호를 사용하여 중간 주파수를 갖는 아날로그 입력 신호를 샘플링하여, 제1 세트의 디지털 신호를 발생한다. 디지털 다운컨버터는 제2 클럭 신호를 사용하여 제1 세트의 디지털 신호를 필터 다운(filters down)하여 제2 세트의 디지털 신호를 발생한다. 마지막으로, 데시메이션 필터 네트워크는 제3 클럭 신호를 사용하여 제2 세트의 디지털 신호를 필터링하여 제3 세트의 디지털 신호를 발생한다.

본 발명은 또한, 완전한 디지털 프로그래머블 모노리틱 CMOS IF 송수신기로서 구현될 수 있다. 완전한 디지털 아키텍춰는 중간 주파수 업-변환(up-conversion) 및 다운-변환(down-conversion)을 달성한다. 조합 시그마 델타 아키텍춰 및 다위상 필터는 업-변환 및 다운-변환을 달성하는데 사용된다.

본 발명은 비싼 아날로그 구성요소를 저가의 CMOS 디지털 회로로 교체하는 것을 가능하게 한다. 본 발명은 다양한 범위의 중간 주파수 및 채널 대역폭에 걸쳐 단일 아키텍춰의 사용을 용이하게 한다. 완전한 디지털 경로는 선형 송신 및 수신 경로를 보장한다.

본 발명을 보다 잘 이해하기 위해서는, 첨부하는 도면과 결합된 다음의 상세한 설명을 참조하여야 한다.

도 1은 종래 기술의 완전한 디지털 중간 주파수 수신기도.

도 2는 본 발명의 실시예에 따른 완전한 디지털 중간 주파수 수신기도.

도 3은 본 발명의 IF 송수신기를 실현하는데 사용되어야 하는 디지털 및 아날로그 회로의 복잡성 및 k 간의 관계를 도시하는 도면.

도 4는 본 발명의 실시예에 따른 완전한 디지털 중간 주파수 송신 프로세서도.

도 5는 본 발명의 실시예에 따른 완전한 디지털 중간 주파수 송수신기도.

도 6은 종래 기술의 중간 주파수 송신기도.

도면에 걸쳐 대응하는 부분에는 유사한 참조번호가 부여된다.

A. IF 필터

도 2는 본 발명의 중간 주파수 (IF) 수신기(20)를 도시한다. IF 수신기(20)는 시그마-델타 컨버터(22), 디지털 다운-컨버터(24), 클럭 발생기(26), 데시메이션 필터 네트워크(28) 및 프로그래머블 메모리(29)를 포함한다. 종래기술의 수신기(10)와 달리, IF 수신기(20)는 프로그래머블하며, 서로 다른 중간, 샘플링 및 다운 변환 주파수를 수용할 수 있다. IF 수신기(20)는 기판(21) 상의 모노리틱 CMOS 소자로서 실현된다는 점에서 종래 기술의 수신기(10)와는 다르다.

B. 시그마-델타 컨버터

시그마-델타 컨버터(22)는 라인(19) 상으로 입력 아날로그 IF 신호를 취하고 이들 디지털화하여 디지털 다운-컨버터(24)에 결합된 라인(23) 상으로 출력 이진 워드를 발생한다. 시그마-델타 컨버터는, 그 동작 범위가 오디오 범위에 국한되어 있기 때문에 IF 송수신기에서 A/D 컨버터로서 사용되고 있지 않다. 그러나, 시그나-델타 컨버터의 주파수 범위를 개선한 VLSI 기술이 오디오 범위를 벗어나 확장하기 때문에, IF 송수신기 내에서의 그 사용이 가능하게 된다.

시그마-델타 컨버터(22)를 사용하여 A/D 변환을 수행하면, 적어도 두가지 장점을 얻는다. 먼저, 시그마-델타 컨버터(22)는 디지털 다운-컨버터(24), 클럭 발생기(26), 데시메이션 필터 네트워크(28) 및 프로그래머블 메모리(29)와 같이 표준 디지털 CMOS 프로세스를 사용하여 실현될 수 있다. 이는 IF 수신기(20)의 단일 칩 구현을 가능하게 한다. 둘째, 플래시 컨버터와 비교하여, 시그마-델타 컨버터(22)는 보다 큰 양자화 해상도, 즉 8 비트 해상도와 비교하여 16 비트 해상도를 제공하낟.

더욱 도 2를 참조하면, 시그마-델타 컨버터(22)에의 다른 입력 신호는 두개의 클럭 신호, 제1 주파수 F_S를 갖는 샘플 클럭 신호, 및 주파수 F_S/k를 갖는 제2 클럭 신호를 포함한다. 주파수 F_S및 F_S/k는 프로그래머블이어서 수신기(20)가 IF 주파수 범위를 수용하게 한다. 이들 주파수의 조정은 이하 클럭 발생기(26)를 참조하여 설명될 것이다. 시그마-델타 컨버터(22)의 가장 효율적인 구현은 k=4의 경우에 도달되는데, 여기서 나이퀴스트 대역통과 샘플링은 정확한 샘플 데이타 스펙트럼이 디지털 도메인에서 선택되는 것을 보장한다.

시그마-델타 컨버터(22)는 종래의 기술중의 하나를 사용하여 실현될 수 있다. 예로서, 본 발명은 Oversampling Methods for A/D and D/A Conversion in OVERSAMPLING DELTA-SIGMA DATA CONVERTER: THEORY, DESIGN, AND SIMULATION(1992)에서 James C. Candy 및 Gabor C.가 설명한 시그마-델타 변조기 중의 하나로서 구현될 수 있다.

C. 수신기 다운-컨버터 및 필터

라인(23) 상의 시그마-델타 컨버터(22)의 이진 디지털 출력은 프로그래머블 디지털 다운-컨버터(24)에 공급된다. 이 입력은 다운-컨버터(24)의 정위상(I) 및 직교(Q) 쌍 모두에 공급되고, 다운-컨버터(24)는 입력 신호를 그 주파수가 F_S/k인 제2 클럭 신호의 위상 쉬프트 버젼으로 곱하여 라인(25,27) 상에 다운-컨버트된 적절한 위상 쉬프트 IQ 출력을 발생한다.

다음에 다운-컨버터(24)로부터의 디지털 출력 신호의 각각은 대역 양자화 노이즈를 제거하는 디지털 데시메이션 필터 네트워크(28)에 공급된다. 데시메이션 필터 네트워크(28)는 두개의 유한 임펄스 응답 필터(FIR 필터)(30)를 포함한다. 각각의 FIR 필터(30)는 비율 F_S의 입력을 수신하고, 이들 제3 클럭 신호에 의해 결정되는 비율로 데시메이트한다. 제3 클럭 신호는 주파수 F_S/N_i를 갖는데, 여기서 N_i는 서비스 i와 연관된 프로그래머블 파라메타이다. 제3 클럭 신호는 또한 클럭 발생기(26)에 의해 발생된다. 부수적으로, FIR 필터(30)의 필터 계수는 또한 소정의 채널 및 대역을 벗어난 노이즈 스펙트럼의 특성에 따라 프로그램가능하다. 이 들 계수는 효율적인 VLSI 구현을 위해 캐녹-신호화-숫자(canonic-signed-digits)로서 표현될 수 있다. FIR 필터(30)의 출력은 멀티플렉서(32)에 공급된다. 멀티플렉서(32)는 IQ 채널 간에 그 입력을 번갈아 스위치하여, 라인(33) 상으로 신호 검출 프로세스(도시되지 않음)에 공급되는 기저대역 IQ 비트스트림을 발생한다.

D. 클럭 발생기 및 프로그래머블 메모리

클럭 발생기(26)는 프로그래머블 메모리(29)와 결합하여 IF 수신기(20)에 필요한 클럭 신호를 발생한다. 이들 클럭 신호는 주파수 F_S를 갖는 제1 클럭 신호, 주파수 F_S/k를 갖는 제2 클럭 신호, 및 주파수 F_S/N을 갖는 제3 클럭 신호를 포함한다. 이들 세가지 클럭 신호 모두의 주파수는 조정될 수 있어, IF 수신기(20)가 단일 고정 주파수보다는 IF 주파수 범위를 수용할 수 있게 한다. F_S의 값은 수정 발진기 회로를 거쳐 제어된다. F_S를 위해 선택된 값은 IF 수신기(20)에 의해 지원되는 중간 주파수 F_IF에 의존한다. 일반적으로, F_S는 F_IF의 배이고 주파수 나이퀴스트 비율 이상이어야 한다. 바람직하게, F_S와 F_IF 간의 관계는 수학시 (1)로서 표현된다.

F= (4F_IF)/(2k-1) 여기서, k는 비제로 정수임.

선택된 k의 값은 F_IF값 뿐만아니라 IF 수신기(20)를 실현하는데 사용되어야 하는 회로의 종류에 영향을 미친다. 도 3은 k와 IR 수신기(20)를 실현하는데 사용 되어야만 하는 디지털 및 아날로그 회로의 복잡성 간의 관계를 도시한다. k가 증가함에 따라, 필요한 디지털 회로의 복잡성도 증가하는 한편, 필요한 아날로그 회로의 복잡성은 감소한다. 다른 인수가 이미 IF 수신기(20)로서 기판(21) 상에 제작되었을 다른 회로 내의 극히 복잡한 디지털 회로의 사용을 암시한다고 가정하면, IF 수신기(20) 이전에 비교적 간단하고 값싼 아날로그 회로를 사용하는 능력이 바람직하다. 4만큼의 k의 값은 간단하고 값싼 아날로그 회로의 사용을 허용할 것이다. 선정된 값 k을 표현하는 값이 프로그래머블 메모리(29)에 저장되어, 제2 클럭 신호의 F/k의 조정을 허용한다.

제3 클럭 신호의 주파수 F_s/N는 F_symbol기호 비율 또는 기호 주파수를 지칭한다. 이 기호 비율을 IF 수신기(20)에 의해 처리되는 서비스 i에 의해 표시되는데, 각각의 서비스는 독특한 기호 비율을 갖는다. F_s의 선택된 값 및 지원되어야 하는 기호 비율이 주어졌을 때, N_i의 필요 값은 수학식(2)를 사용하여 결정되어 프로그래머블 메모리(29)에 프로그램될 수 있다.

N_i=F_s/F_symbol 여기서, i는 정수임.

k에 대한 1의 값 및 N_i의 표준 기호 비율이 거의 100이라고 가정하면, FIR 필터 계수값과 함께 k와 N_i의 값은 프로그래머블 메모리(29)에 저장된다. 메모리(29)의 프로그래밍은 마이크로프로세서(40) 및/또는 디지털 신호 프로세서(DSP)(42)의 제어하에 있다. 메모리(29)는 k와 N_i의 값을 나타내는 신호를 클럭 발생기(26)에 결합한다.

E. 모노리틱 CMOS 송신기

도 4는 본 발명의 실시예에 따른 완전한 디지털 프로그래머블 IF 송신기(50)를 도시한다. IF 송신기(50)는 단일 CMOS 프로세스를 사용하여 기판(21)에 제조되고, 디지털 보간기 네트워크(52), 디지털 직교 변조기(54) 및 디지털-아날로그 컨버터(D/A)(56)를 포함한다. 종래 기술의 송신기(100)와는 달리, IF 송신기(50)는 기저대역 I 및 Q 신호를 디지털적으로 업 컨버터(digitally up converts)하여, 나머지 전송 함수들이 디지털적으로 수행될 수 있게 하며 모노리틱 CMOS 소자로서 구현될 수 있게 한다. IF 송신기(50)의 디지털 구현은 재설계없이 주파수 값의 수정을 가능하게 한다.

라인(51) 상의 입력 디지털 I 및 Q 신호는 디멀티플렉서(58)에 전달되어 라인(57,59) 상에서 정위상 및 직교(IQ) 디지털 스트림으로 분리한다. 다음에 각각의 스트림은, 보간을 위해 인수 G를 사용하는 보간기(60)에 공급된다. 다시, 나이퀴스트 대역통과 샘플링 이론 및 G=4을 사용하면 극히 효율적인 구현의 결과가 된다. 디지털 보간은 효율적인 sin(x)/x 필터링 또는 효율적인 트리고노메틱 근사화(trigonometric approximations)를 사용하여 달성될 수 있다. 보간기(60)는 블럭 발생기(26)로부터 수신된 두개의 클럭을 사용하여 그 함수를 수행하는데, 두개의 클럭중 하나는 F_S/B의 주파수를 가지며 다른 하나는 F_S/(G*B)의 주파수를 갖는 다. G와 유사하게, B는 프로그래머블 파라메타이다. 각각의 보간기(60)의 출력은 다음에 델타-시그마 변조기(62)에 공급되는데, 델타-시그마 변조기(62)는 F_S의 주파수를 갖는 클럭 신호를 사용하여 라인(61,63) 상에 디지털 출력 신호를 발생한다. 델타-시그마 변조기(62)는 Oversampling Methods for A/D and D/A Conversion in OVERSAMPLING DELTA-SIGMA DATA CONVERTER: THEORY, DESIGN, AND SIMULATION(1992)에서 James C. Candy 및 Gabor C.가 설명한 유형의 변조기를 사용하여 실현될 수 있다.

변조기(54)는 라인(61,63)상에 신호를 입력하고 이들을 I-채널 합성기 및 Q-채널 합성기에 결합한다. 변조기(54)는, F_S/L의 주파수를 갖는 제6 클럭 신호의 위상 쉬프트 버젼을 사용하여 그 입력 신호를 합성한다. 합산기(64)는 I-채널 합성기 및 Q-채널 합성기의 출력을 합산하고, 그 결과로 나타나는 디지털 워드가 D/A(56)에 공급된다. D/A(56)는 저비용 아날로그 IF 재구성 필터를 통과하기 전에 F_S/2의 비율로 동작하는 샘플-앤-홀트 회로(sample-and-hold circuit)(66)를 사용한다. 그 결과로 나타나는 출력은 라인(67) 상의 IF 신호이다.

IF 송신기(50)에 의해 사용되는 클럭 신호는 프로그래머블 메모리(29)과 결합하여 클럭 발생기(26)에 의해 발생된다. 이들은 F_S/B의 주파수를 갖는 제4 클럭 신호, F_S/(G*B)의 주파수를 갖는 제5 클럭 신호, F_S/L의 주파수를 갖는 제6 클럭 신호, 및 F_S/2의 주파수를 갖는 제7 클럭 신호를 포함한다. 이전에 설명한 바와 같 이, F_S 주파수의 값은 수정 발진기 회로를 거쳐 제어된다. F_S에 대해 선택된 값은 IF 수신기에 의해 지원될 중간 주파수 F_IF에 따라 수정 발진 제어기(도시되지 않음)을 거쳐 제어된다. F_N 클럭 신호가 오버 샘플링 델타-시그마 변조기(60)를 클럭하는데 사용될 것이기 때문에, F_S에 대해 선택된 값은 F_IF의 배 그리고 주파수 나이퀴스트 비율이상이어야 한다. 바람직하게, F_S = F_IF.

제4 클럭 신호의 주파수는, B의 값에 의존하는데, 여기서 B는 라인(67) 상의 출력 신호의 대역폭을 표현한다. 선정된 값 B를 표현하는 값은 프로그래머블 메모리(29)에 저장되어, 제4 클럭 신호의 주파수 F/B의 조정을 가능하게 한다.

파라메타 G_i는 기호 비율 F_Ssybol을 나타내는 F_S/(G_i*B)의 주파수 값을 제어한다. 각각의 서비스 i는 IF 송신기(50)에 의해 지원된다. 따라서, 파라메타 G_i에 대한 적절한 값은 수학식 (3)의 관계를 사용하여 결정될 수 있다.

G_i=F_S/(F_symbol*B)

전형적으로, G_i의 값은 64-128 범위 내에서 선정된다. 선정된 G_i/를 표현하 값은 프로그래머블 메모리(29)에 저장되어, 제5 클럭 신호의 주파수의 조정을 가능하게 한다.

파라메타 L은 샘플-앤-홀드 회로(66)에 의해 사용되는 제6 클럭 신호의 주파 수의 값들, F_S/L을 제어한다. 전송 종단에서 L의 값에 대한 제약은 없지만, 연관된 수신기의 설계는 큰 값에 의해 단순화된다. 따라서, L의 바람직한 값은 약 24-36이다. 선정된 값 L을 표현하는 값은 프로그래머블 메모리(29)에 저장되어, 제6 클럭 신호의 주파수의 조정을 가능하게 한다.

메모리(29)의 프로그래밍은 마이크로프로세서(40) 및/또는 디지털 신호 프로세서(DSP)(42)의 제어하에 있다(도 2). 메모리(29)는 B, G_i 및 L 값을 표현하는 신호를 클럭 발생기(26)에 결합한다.

E. 모노리틱 CMOS IF 송수신기

도 5는 이전에 설명한 IF 수신기(20) 및 IF 송신기(50)을 결합하는, 본 발명의 실시예에 따른 완전한 디지털 중간 주파수 송수신기를 도시한다.

F. 요약

기술분야의 숙련자는, 본 발명이 중간 주파수 신호 처리에 대해 파라메타가능하고 프로그램가능한 아키텍춰를 제공한다는 것을 알 것이다. 완전한 디지털 아키텍춰는 중간 주파수 업-변환 및 다운-변환을 달성한다. 조합 시그마-델타 아키텍춰 및 다위상 필터는 업-변환 및 다운-변환을 달성하는데 사용된다.

본 발명은 저비용의 CMOS 디지털 회로로 값비싼 아날로그 구성요소를 대체하는 것을 가능하게 한다. 본 발명은 다양한 범위의 중간 주파수 및 채널 대역폭에 걸쳐 단일 아키텍춰의 사용을 용이하게 한다. 완전한 디지털 경로는 선형 송신 및 수신 경로를 보장한다.

상기 설명은 예시적인 것이고, 본 발명의 철저한 이해를 제공하기 위해 특정 에를 제시한 것이다. 그러나, 기술분야의 숙련자는 이 특정 실시예가 본 발명을 실시하기 위해 필요하지 않다는 것을 알 것이다. 다른 예에서, 공지된 회로 및 장치가 본 발명으로부터 불필요한 혼란을 피하기 위해 블럭 형태로 도시되어 있다. 따라서, 본 발명의 특정 실시예의 상기 설명은 예시적이고 설명을 위해 제시되었다. 이들은 개시된 정확한 헝태로 본 발명을 배제하거나 제한하도록 의도되어 있지 않다. 본 발명 및 그 응용을 최적으로 설명하기 위해 본 실시예들이 선택되어 설명되어, 다른 기술분야의 숙련자가 특정 사용에 적합한 것으로 다양하게 수정된 본 발명 및 다양한 실시예를 최상으로 이용할 수 있게 한다. 본 발명의 영역은 다음의 특허청구범위 및 그 등가물에 의해 한정되도록 의도되어 있다.

Claims

CMOS 프로그래머블 디지털 중간 주파수 수신기에 있어서,

프로그래머블 파라메타 k를 표현하는 제1 값 및 프로그래머블 파라메타 N을 표현하는 제2 값을 수신하고 저장하는 프로그래머블 메모리;

상기 프로그래머블 메모리에 결합되어, 제1 주파수 f_I를 갖는 제1 클럭 신호, f_I/k와 거의 같은 제2 주파수를 갖는 제2 클럭 신호, 및 f_I/N과 거의 같은 제3 주파수를 갖는 제3 클럭 신호를 발생하는 클럭 발생기;

상기 제1 클럭 신호를 사용하여 중간 주파수를 갖는 아날로그 입력 신호를 샘플링하여 제1 세트의 디지털 신호를 발생하는 시그마 델타 컨버터;

상기 제2 클럭 신호를 사용하여 상기 제1 세트의 디지털 신호를 합성하여(mixing down) 제2 세트의 디지털 신호를 발생하는 디지털 다운컨버터(downconverter); 및

상기 제3 클럭 신호를 사용하여 상기 제2 세트의 디지털 신호를 필터링하여 제3 세트의 디지털 신호를 발생하는 데시메이션 필터

를 구비하는 CMOS 프로그래머블 디지털 중간 주파수 수신기.
모노리틱(monolithic) CMOS 프로그래머블 디지털 중간 주파수 송수신기에 있 어서,

제1 값, 제2 값, 제3 값, 제4 값 및 제5 값을 수신하고 저장하기 위한 프로그래머블 메모리 - 상기 제1 값은 프로그래머블 파라메타 k를 나타내고, 상기 제2 값은 프로그래머블 파라메타 N를 나타내고, 상기 제3 값은 프로그래머블 파라메타 G를 나타내고, 상기 제4 값은 프로그래머블 파라메타 B를 나타내고, 상기 제5 값은 프로그래머블 파라메타 L을 나타냄-;

상기 프로그래머블 메모리에 결합되어, 제1,2,3,4,5 및 6 클럭 신호를 발생하는 클럭 발생기 - 상기 제1 클럭 신호는 제1 주파수 f₁을 가지며, 상기 제2 클럭 신호는 f₁/k와 거의 같은 제2 주파수를 가지며, 상기 제3 클럭 신호는 f₁/N과 거의 같은 제3 주파수를 가지며, 상기 제4 클럭 신호는 f₁/B와 거의 같은 제4 주파수를 가지며, 상기 제5 클럭 신호는 f₁/GB와 거의 같은 제5 주파수를 가지며, 상기 제6 클럭 신호는 f₁/L과 거의 같은 제6 주파수를 가짐-;

제1 중간 주파수를 갖는 아날로그 입력 신호를 수신하기 위한 수신기; 및

제2 중간 주파수를 갖는 아날로그 출력 신호를 송신하기 위한 송신기

를 구비하되,

상기 수신기는,

상기 제1 클럭 신호를 사용하여 상기 아날로그 입력 신호 샘플링하여 제1 세트의 디지털 신호를 발생하는 시그마 델타 컨버터,

상기 제2 클럭 신호를 사용하여 상기 제1 세트의 디지털 신호를 합성하여(mixing down) 제2 세트의 디지털 신호를 발생하는 디지털 다운컨버터(downconverter), 및

상기 제3 클럭 신호를 사용하여 상기 제2 세트의 디지털 신호를 필터링하여 제3 세트의 디지털 신호를 발생하는 데시메이션 필터를 포함하고,

상기 송신기는,

상기 제4 및 5 클럭 신호를 사용하여 제4 세트의 디지털 신호를 보간하여 제5 세트의 디지털 신호를 발생하는 디지털 보간기 네트워크,

상기 제6 클럭 신호를 사용하여 상기 제4 세트의 디지털 신호를 합 성하여(mixing up) 제6 세트의 디지털 신호를 발생하는 디지털 직교 변조기, 및

상기 제6 세트의 디지털 신호를 상기 아날로그 출력 신호로 변환하기 위한 디지털-아날로그 컨버터를 구비하는 모노리틱(monolithic) CMOS 프로그래머블 디지털 중간 주파수 송수신기.
CMOS 프로그래머블 디지털 중간 주파수 주파수 수신기를 사용하여 중간 주파수를 갖는 아날로그 입력 신호를 수신하는 방법에 있어서,

프로그래머블 파라메타 k를 표현하는 제1 값 및 프로그래머블 파라메타 N을 표현하는 제2 값을 수신하고 저장하는 단계;

제1 주파수 f_I를 갖는 제1 클럭 신호, f_I/k와 거의 같은 제2 주파수를 갖는 제2 클럭 신호, 및 f_I/N과 거의 같은 제3 주파수를 갖는 제3 클럭 신호를 발생하는 단계;

시그마 델타 컨버터 및 상기 제1 클럭 신호를 사용하여 중간 주파수를 갖는 상기 아날로그 입력 신호를 샘플링하여 제1 세트의 디지털 신호를 발생하는 단계;

상기 제2 클럭 신호를 사용하여 상기 제1 세트의 디지털 신호를 합성하여(mixing down) 제2 세트의 디지털 신호를 발생하는 단계; 및

상기 제3 클럭 신호를 사용하여 상기 제2 세트의 디지털 신호를 필터링하여 제3 세트의 디지털 신호를 발생하는 단계

를 포함하는 방법.
모노리틱(monolithic) CMOS 프로그래머블 디지털 중간 주파수 송수신기를 사용하여 아날로그 IF 신호를 송신하고 수신하는 방법에 있어서,

제1 값, 제2 값, 제3 값, 제4 값 및 제5 값을 수신하고 저장하는 단계 - 상기 제1 값은 프로그래머블 파라메타 k를 나타내고, 상기 제2 값은 프로그래머블 파라메타 N를 나타내고, 상기 제3 값은 프로그래머블 파라메타 G를 나타내고, 상기 제4 값은 프로그래머블 파라메타 B를 나타내고, 상기 제5 값은 프로그래머블 파라메타 L을 나타냄-;

제1,2,3,4,5 및 6 클럭 신호를 발생하는 단계 - 상기 제1 클럭 신호는 제1 주파수 f₁을 가지며, 상기 제2 클럭 신호는 f₁/k와 거의 같은 제2 주파수를 가지며, 상기 제3 클럭 신호는 f₁/N과 거의 같은 제3 주파수를 가지며, 상기 제4 클럭 신호는 f₁/B와 거의 같은 제4 주파수를 가지며, 상기 제5 클럭 신호는 f₁/GB와 거의 같은 제5 주파수를 가지며, 상기 제6 클럭 신호는 f₁/L과 거의 같은 제6 주파수를 가짐-;

시그나 델타 컨버터 및 상기 제1 클럭 신호를 사용하여 제1 IF 주파수를 갖는 아날로그 입력 신호를 샘플링하여 제1 세트의 디지털 신호를 발생하는 단계;

상기 제2 클럭 신호를 사용하여 상기 제1 세트의 디지털 신호를 합성하여(mixing down) 제2 세트의 디지털 신호를 발생하는 단계;

상기 제3 클럭 신호를 사용하여 상기 제2 세트의 디지털 신호를 필터링하여 제3 세트의 디지털 신호를 발생하는 단계;

상기 제4 및 5 클럭 신호를 사용하여 제4 세트의 디지털 신호를 보간하여 제5 세트의 디지털 신호를 발생하는 단계;

상기 제6 클럭 신호를 사용하여 상기 제4 세트의 디지털 신호를 합 성하여(mixing up) 제6 세트의 디지털 신호를 발생하는 단계; 및

상기 제6 세트의 디지털 신호를 제2 IF 주파수를 갖는 아날로그 출력 신호로 변환하는 단계

를 포함하는 방법.
모노리틱(monolithic) CMOS 프로그래머블 디지털 중간 주파수 송신기에 있어서,

제1 값, 제2 값, 제3 값, 제4 값 및 제5 값을 수신하고 저장하기 위한 프로그래머블 메모리 - 상기 제1 값은 프로그래머블 파라메타 k를 나타내고, 상기 제2 값은 프로그래머블 파라메타 N를 나타내고, 상기 제3 값은 프로그래머블 파라메타 G를 나타내고, 상기 제4 값은 프로그래머블 파라메타 B를 나타내고, 상기 제5 값은 프로그래머블 파라메타 L을 나타냄-;

상기 프로그래머블 메모리에 결합되어, 제1,2 및 3 클럭 신호를 발생하는 클럭 발생기 - 상기 제1 클럭 신호는 f₁/B와 거의 같은 제1 주파수를 가지며, 상기 제2 클럭 신호는 f₁/GB와 거의 같은 제2 주파수를 가지며, 상기 제3 클럭 신호는 f₁/L과 거의 같은 제63주파수를 가짐-;

상기 제1 및 2 클럭 신호를 사용하여 제1 세트의 디지털 신호를 보간하여 제2 세트의 디지털 신호를 발생하는 디지털 보간기 네트워크;

상기 제3 클럭 신호를 사용하여 상기 제2 세트의 디지털 신호를 합 성하여(mixing up) 제3 세트의 디지털 신호를 발생하는 디지털 직교 변조기; 및

상기 제3 세트의 디지털 신호를 아날로그 출력 신호로 변환하기 위한 디지털-아날로그 컨버터

구비하는 모노리틱(monolithic) CMOS 프로그래머블 디지털 중간 주파수 송신 기.