JP2002544705A - プログラム可能デジタル中間周波数トランシーバ - Google Patents

プログラム可能デジタル中間周波数トランシーバ

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JP2002544705A JP2000617570A JP2000617570A JP2002544705A JP 2002544705 A JP2002544705 A JP 2002544705A JP 2000617570 A JP2000617570 A JP 2000617570A JP 2000617570 A JP2000617570 A JP 2000617570A JP 2002544705 A JP2002544705 A JP 2002544705A
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Abstract

(57)【要約】 モノリシックＣＭＯＳプログラム可能デジタル中間周波数受信機（２０）は、プログラム可能メモリ（２９）、クロック発生器（２６）、シグマ/デルタ変換器（２２）デジタルダウンコンバータ（２４）、デシマルフィルタネットワーク（２８）を備えている。プログラム可能メモリ（２９）は、プログラム可能パラメータｋを表す第１値、プログラム可能パラメータＮを表す第２値を受信および記憶する。クロック発生器（２６）は、プログラム可能メモリ（２９）と結合しており、第１クロック信号、第２クロック信号、第３クロック信号を生成する。第１クロック信号は第１周波数ｆlを有し、第２クロック信号は、ｆl/ｋとほぼ等しい第２周波数を有し、第３クロック信号は、ｆl/Ｎとほぼ等しい第３周波数を有する。シグマ/デルタ変換器（２２）、デジタルダウンコンバータ（２４）、デシマルフィルタネットワーク（２８）は、それぞれ対応する第１、第２、第３クロック信号を使用して、対応するデジタル信号セットを生成する。

Description

【発明の詳細な説明】
【０００１】 （関連明細書の参照） 本明細書は、１９９９年５月７日付けで出願の米国特許出願第６０/１３３．
１３６号の仮特許「プログラム可能デジタル中間ン周波数トランシーバ」（“Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅ
ｑｕｅｎｃｙ Ｔｒａｎｓｃｅｉｖｅｒ”）から優先権を請求するものである。 （発明の簡単な説明） 本発明は概して通信装置に関するものである。特に、本発明は、通信システム
で使用するプログラム可能な完全デジタル中間周波数トランシーバに関するもの
である。
【０００２】 （発明の背景） これまで、中間周波数トランシーバはアナログ装置として実現されてきた。ま
た、中間周波数トランシーバの増加し続ける機能数はデジタル回路によって実現
されてきた。図１は、一般に帯域デジタル化受信機と呼ばれる、従来技術の完全
デジタル中間周波数受信機１０をブロック線図形式で示したものである。受信機
１０は、入力される中間周波数入力信号を直接デジタル化するフラッシュアナロ
グ/デジタル変換器（Ａ/Ｄ）１２を備えている。フラッシュＡ/Ｄ１２の利点は
、広いサンプリング帯域幅と、高いスプリアス・フリー・ダイナミック・レンジ
であるが、しかし、これらの利点は著しい欠点によって相殺されてしまう。第１
に、フラッシュＡ/Ｄ１２は一般に、デジタル混合機１３、デジタルフィルタ１
４を実現するために使用される標準のデジタルＣＭＯＳプロセスではなく、２極
ＣＭＯＳプロセスを使用して実現される。ＣＭＯＳプロセスにおけるこの違いが
、１枚の基板上への受信機１０の実現を妨げてしまう。第２に、フラッシュＡ/
Ｄ１２の振幅の解像度が約８ビットに限定されている。概して、受信機１０はこ
れ以外にも欠点がある。受信機１０は、中間周波数ＦIF、サンプリング周波数Ｆ S 、ダウンコンバージョン周波数ｉを含む特定の決まった周波数の付近で設計さ
れている。これら数量のいずれの値を変更する場合にも再設計が必要となる。
【０００３】 これ以外のタイプのＡ/Ｄは、完全デジタルＩＦトランシーバにおけるフラッ
シュＡ/Ｄの適切な代用品とは考慮されなかった。シグマ/デルタ変換器は、音声
回路用途におけるＡ/Ｄとして使用されるが、その周波数範囲は、無線用途にお
ける使用には不適当である。簡略的に説明すると、デルタ変調は、出力デジタル
コードが、アナログ入力信号の絶対値ではなく、アナログ入力信号の変化または
傾斜を表すアナログ-デジタル変換プロセスである。シグマ/デルタ変換器は、ア
ナログ信号を、ナイキスト変換器で必要とされるサンプリング値よりもずっと高
い値（例えば６４倍）においてサンプリングするオーバサンプリング・アナログ
-デジタル変換器である。シグマ/デルタ変換器は、デルタ変調を実行する前に、
アナログ信号を積分する。アナログ信号の積分は、アナログ信号に変換されるの
ではなく、従来のデルタ変調の場合と同様に記号化される。
【０００４】 完全デジタルＩＦ受信機の必要性は、完全デジタルＩＦ送信機の必要性と全く
同じである。図６は、デジタル-アナログ変換器（Ａ/Ｄ）１０４＆１０６、アナ
ログ混合機１０８を備えた、従来技術による中間周波数送信機１００をブロック
線図形式で示している。Ｄ/Ａ１０４はデジタルｉｎ-ｐｈａｓｅデータ（Ｉ）を
アナログＩ信号に変換し、Ｄ/Ａ１０６はデジタル直角位相データ（Ｑ）をアナ
ログＱ信号に変換する。アナログ混合機１０８は、ＩＦ出力信号を生成するため
に、クロック信号ＦＭを用いてアナログＩ、Ｑ信号を混合する。従来技術による
送信機１００には少なくとも３つの欠点がある。第１の欠点は、送信機１００は
全体的にアナログ装置で実現さるため、高いパフォーマンスは高価になってしま
う。第２の欠点は、そのアナログ回路送信機１００のために、モノリシックＣＭ
ＯＳ装置として実現することができない。最後は、送信機１００は、中間周波数
ＦＩＦとアップコンバージョン周波数ＦＭの特定の決まった値付近で設計されて
いる。これらのいずれの周波数の値にいかなる変更を行う場合にも、再設計が必
要である。
【０００５】 従って、通信用途の、高集積で、柔軟性があり、安価の低電力装置での使用に
適した、モノリシックプログラム可能完全デジタル中間周波数トランシーバが
必要性である。
【０００６】 （発明の概要） 本発明のモノリシックＣＭＯＳプログラム可能デジタル中間周波数受信機は、
プログラム可能メモリ、クロック発生器、シグマ/デルタ変換器デジタルダウン
コンバータ、デシマルフィルタネットワークを備えている。プログラム可能メモ
リは、プログラム可能パラメータｋを表す第１値、プログラム可能パラメータＮ
を表す第２値を受信および記憶する。クロック発生器は、プログラム可能メモリ
と結合しており、第１クロック信号、第２クロック信号、第３クロック信号を生
成する。第１クロック信号は第１周波数ｆlを有し、第２クロック信号は、ｆl/
ｋとほぼ等しい第２周波数を有し、第３クロック信号は、ｆl/Ｎとほぼ等しい第
３周波数を有する。シグマ/デルタ変換器は、第１デジタル信号セットを生成す
るために、第1クロック信号を用いて、中間周波数を有するアナログ入力信号を
サンプリングする。デジタルダウンコンバータは、第２デジタル信号を生成する
ために、第２クロック信号を用いて、第１デジタル信号セットをミックスダウン
する。最後に、デシメーションフィルタネットワークが、第３デジタル信号セッ
トを生成するために、第３クロック信号を用いて、第２デジタル信号をフィルタ
リングする。
【０００７】 本発明はさらに、完全デジタルプログラム可能も乗りシックＣＭＯＳ ＩＦト
ランシーバとしても実現できる。完全デジタル構造により、中間周波数のアップ
変換とダウン変換が可能になる。アップ変換とダウン変換を可能にするために、
さらに、シグマ-デルタ構造と多相フィルタの組み合わせを使用している。 本発明により、高価なアナログ構成部品を安価なＣＭＯＳデジタル回路で代用
することが可能になる。本発明により、多様な中間周波数およびチャネル帯域幅
にかけての単構造の使用が促進される。完全デジタル経路により、直線の送信お
よび受信経路が確実に得られる。 本発明をより確実に理解するために、添付の図面をと共に、以下の詳細な説明
を参照する。 全図面を通して、同様の部品には同様の参照番号を付している。
【０００８】 （発明の詳細な説明） Ａ. ＩＦ受信機 図２は、本発明による中間周波数（ＩＦ）受信機２０を示している。ＩＦ受信
機２０はシグマ/デルタ変換器２２、デジタルダウンコンバータ２４、クロック
発生器２６、デシメーションフィルタネットワーク２８、プログラム可能メモリ
２９を備えている。従来技術の受信機１０と異なり、ＩＦ受信機２０はプログラ
ム可能であり、異なる中間サンプリングおよびダウンコンバージョン周波数を収
容することができる。さらにＩＦ受信機２０は、基板２１上のモノリシックＣＭ
ＯＳ装置として実現される点において従来技術の受信機１０と異なる。
【０００９】 Ｂ． シグマ/デルタ変換器 シグマ/デルタ変換器２２は、ライン１９上の入力アナログＩＦ信号を取り、
これをデジタル化して、デジタルダウンコンバータ２４と接続したライン２３上
に出力２進デジタルワードを生成する。シグマ/デルタ変換器は、動作範囲が可
聴範囲に限定されてきたため、ＩＦトランシーバにおいてＡ/Ｄ変換器として使
用されてこなかった。しかし、ＶＬＳＩ技術が進むに従い、シグマ/デルタ変換
器の周波数範囲が可聴範囲を超え、シグマ/デルタ変換器をＩＦトランシーバに
おいて使用することが可能となった。
【００１０】 シグマ/デルタ変換器２２を用いてＡ/Ｄ変換を実行することで、少なくとも２
つの利点が得られる。第１の利点は、シグマ/デルタ変換器２２は、標準のデジ
タルＣＭＯＳプロセスを使用して、デジタルダウンコンバータ２４、クロック発
生器２６、デシメーションフィルタネットワーク２８、プログラム可能メモリ２
９として実現することができることである。これにより、ＩＦ受信機２０のシン
グルチップ実現が可能になる。第２は、フラッシュ変換器と比較して、シグマ/
デルタ変換器２２は量子化の解像度がより高いことである。例えば、フラッシュ
変換器では８ビットの解像度であるが、シグマ/デルタ変換器では１６ビット解
像度である。
【００１１】 さらに図２を参照すると、シグマ/デルタ変換器２２への別の入力信号は２つ
のクロック信号、すなわち、周波数ＦSを持ったサンプルクロック信号と、周波
数ＦS/ｋを持った第２クロック信号とを含んでいる。周波数ＦSとＦS/ｋはプロ
グラム可能であるため、受信機２０がＩＦ周波数の範囲を収容することができる
。次に、クロック発生器２６に関連して、これら周波数の調整について説明する
。シグマ/デルタ変換器２２の最も効率的な実現はｋ＝４で得られる。ここでナ
イキスト帯域サンプリングにより、デジタルドメイン内での正確なサンプル値ス
ペクトルの選択が確実に行われる。 シグマ/デルタ変換器２２は、従来技術のいずれを使用しても実現可能である
。例証の方法により、本発明は、Ｊａｍｅｓ Ｃ．Ｃａｎｄｙ、Ｇａｂｏｒ Ｃ
．Ｔｅｍｅｓ著の、Ｏｖｅｒｓａｍｐｌｉｎｇ Ｍｅｔｈｏｄｓ ｆｏｒ Ａ/
Ｄ ａｎｄ Ｄ/Ａ Ｃｏｎｖｅｒｓｉｏｎ ｉｎ ＯＶＥＲＳＡＭＰＬＩＮＧ
ＤＥＬＴＡ−ＳＩＧＭＡ ＤＡＴＡ ＣＯＮＶＥＲＴＥＲ：ＴＨＥＯＲＹ，Ｄ
ＥＳＩＧＮ，ＡＮＤ ＳＩＭＵＬＡＴＩＯＮ（１９９２）に記載されているシグ
マ/デルタ変調器の１つを用いて実現できる。
【００１２】 Ｃ． 受信機ダウンコンバータおよびフィルタ ライン２３上のシグマ/デルタ変換器２２の２進デジタル出力がプログラム可
能デジタルダウンコンバータ２４に供給される。この入力は、ダウンコンバータ
２４のｉｎ−ｐｈａｓｅ（Ｉ）アームおよび直角位相（Ｑ）アームの両方に供給
され、ダウンコンバータ２４は、ダウン変換され、適切に位相シフトされたＩＱ
出力をライン２５、２７上で生成するために、入力信号を、周波数がＦS/ｋであ
る第２クロック信号の位相シフトバージョンと掛け合わせる。
【００１３】 次に、ダウンコンバータ２４からのデジタル出力信号の各々はデジタルデシメ
ーションフィルタネットワーク２８に供給され、ここで帯域量子化雑音が除去さ
れる。デシメーションフィルタネットワーク２８は２つの有限インパルス応答フ
ィルタ（ＦＩＲフィルタ）３０を備えている。各ＦＩＲフィルタ３０は、ＦS値
の入力を受信し、これを第３クロック信号によって求めた値にデシメートする。
第３クロック信号は周波数ＦS/Ｎiを有し、ここで、Ｎiは、サービスｉに関連し
たプログラム可能パラメータである。また、第３クロック信号もクロック発生器
２６から生成される。さらに、所望のチャネルの特徴、帯域外れの雑音スペクト
ルの特徴によっては、ＦＩＲフィルタ３０のフィルタ係数もプログラム可能であ
る。これらの係数は、有益なＶＬＳＩ実現のための正準の符号付数字として表す
ことができる。次に、ＦＩＲフィルタ３０の出力がマルチプレクサ３２に供給さ
れる。マルチプレクサ３２は、信号検出プロセッサ（図示せず）に供給されるベ
ースバンドＩＱビットストリームをライン３３上に生成するために、ＩＱチャネ
ル間でその入力を交互に切り替える。
【００１４】 Ｄ． クロック発生器およびプログラム可能メモリ クロック発生器２６は、プログラム可能メモリ２９と連結したＩＦ受信機２０
に必要なクロック信号を生成する。これらのクロック信号は、周波数ＦSの第
１クロック信号と、周波数ＦS/ｋの第２クロック信号、周波数ＦS/Ｎの第３クロ
ック信号を含んでいる。ＩＦ受信機２０を、１つの決まった周波数ではなく、Ｉ
Ｆ周波数のある範囲を収容できるようにしながら、上記３つ全てのクロック信号
の周波数を調整することが可能である。ＦSの値は、圧電結晶発振器回路を介し
て制御される。ＦSに選択される値は、ＩＦ受信機２０がサポートする中間周波
数ＦIFによって変わる。一般に、ＦSはＦIFの倍数で、周波数ナイキスト値より
も大きくなくてはならない。ＦSとＦIF間の関係は式（１）に示すものであるこ
とが好ましい。 （１） ＦS＝（４ＦIF）/（２ｋ−１）：ここで、ｋはゼロ以外の整数である
。
【００１５】 選択したｋの値はＦSの値に影響するだけでなく、ＩＦ受信機２０を実現する
ために使用しなければならない回路要素にも影響する。図３は、ｋと、ＩＦ受信
機２０の実現に使用が必須なデジタルおよびアナログ回路要素の複雑性との間の
関係を表すグラフである。ｋが増加するにつれ、必要なデジタル回路要素の複雑
性が増し、一方で、必須のアナログアナロジー回路要素が減少する。その他の要
素が既に、基板２１上にＩＦ受信機２０で製造されている可能性のある他の回路
内の非常に複雑なデジタル回路要素の使用を指示していると仮定した場合、ＩＦ
受信機２０の前に、比較的単純で安価なアナログ回路要素を使用できることが望
ましい。４という低いｋ値によって、単純で安価なアナログ回路要素の使用が可
能になる。選択したｋ値を表す値がプログラム可能メモリ２９に記憶され、これ
により、第２クロック信号の周波数ＦS/ｋの調整が可能になる。
【００１６】 第３クロック信号ＦS/Ｎiの周波数はシンボル値またはシンボル周波数と呼ば
れ、Ｆsymboliと表される。このシンボル値は、ＩＦ受信機２０によって処理中
のサービスｉによって指示され、各サービスは独自のシンボル値を持っている。
サポートされるべき、選択したＦS値とシンボル値が得られたら、Ｎiの必須値は
、次式（２）を用いて求めることができ、また、これをプログラム可能メモリ２
９にプログラミングすることができる。 （２） Ｎi＝ＦS/Ｆsymboli；ここで、ｉは整数である。
【００１７】 ｋと標準的のシンボル値に１の値を与えると、Ｎi値は約１００になる。ＦＩ
Ｒフィルタ係数値と共に、ｋおよびＮiの値がプログラム可能メモリ２９に記憶
される。メモリ２９のプログラミングは、マイクロプロセッサ４０および/また
はデジタル信号プロセッサ（ＤＳＰ）４２の制御下で行われる。メモリ２９は、
ｋとＮiを表す信号を、クロック発生器２６と結合する。
【００１８】 Ｅ． モノリシックＣＭＯＳ ＩＦ送信機 図４は、本発明の１実施例による完全デジタルプログラム可能ＩＦ送信機５０
を示している。ＩＦ送信機５０は、シングルＣＭＯＳプロセスを用いて、基板２
１上に製造され、デジタル補間ネットワーク５２、デジタル直角変調器５４、デ
ジタル/アナログ変換器（Ｄ/Ａ）５６を備えている。従来技術の送信機１００と
異なり、ＩＦ送信機５０は、ベースバンドＩおよびＱ信号をデジタル的にアップ
変換するので、残りの送信機能をデジタル的に実行することができ、また、モノ
リシックＣＭＯＳ装置として実現することが可能である。ＩＦ送信機５０のデジ
タル実現により、再設計することなく、周波数値を変換することが可能になる。
【００１９】 ライン５１上の入力デジタルＩおよびＱ信号がデマルチプレクサ５８へ送られ
、ライン５７、５９上を流れるｉｎ−ｐｈａｓｅおよび直角位相（ＩＱ）デジタ
ルストリームに分離される。次に、各々のストリームが、補間に要素Ｇを使用す
る補間器６０に供給される。再び、ナイキスト帯域サンプリング理論を用いると
、Ｇ＝４によって非常に効率的な実現が得られる。デジタル補間は、効率的なｓ
ｉｎ（ｘ）/ｘフィルタリングまたは効率的な三角近似を用いて得ることができ
る。補間器６０は、クロック発生器２６から受信した２つのクロック信号を用い
てその機能を実行する。２つのクロック信号の１つは周波数がＦS/Ｂであり、も
う１つは周波数がＦS/（Ｇ*Ｂ）である。Ｇと同様に、Ｂもプログラム可能パラ
メータである。各補間器６０の出力はデルタ/シグマ変換器６０に供給される。
このデルタ/シグマ変換器６０は、周波数ＦSを持ったクロック信号を使用して、
ライン６１、６３上にデジタル出力信号を生成する。デルタ/シグマ変換器６２
は、Ｊａｍｅｓ Ｃ．Ｃａｎｄｙ、Ｇａｂｏｒ Ｃ．Ｔｅｍｅｓ著の、Ｏｖｅｒ
ｓａｍｐｌｉｎｇ Ｍｅｔｈｏｄｓ ｆｏｒ Ａ/Ｄ ａｎｄ Ｄ/Ａ Ｃｏｎｖ
ｅｒｓｉｏｎ ｉｎ ＯＶＥＲＳＡＭＰＬＩＮＧ ＤＥＬＴＡ−ＳＩＧＭＡ Ｄ
ＡＴＡ ＣＯＮＶＥＲＴＥＲ：ＴＨＥＯＲＹ，ＤＥＳＩＧＮ，ＡＮＤ ＳＩＭＵ
ＬＡＴＩＯＮ（１９９２）で説明されているタイプの変換器を使用して実現する
ことができる。
【００２０】 変換器５４は、ライン６１、６３上の信号が入力されると、これを受信し、Ｉ
-チャネル混合機、Ｑ-チャネル混合機に結合する。変換器５４はその入力信号を
、周波数ＦS/Ｌを持った第６クロック信号の位相シフトバージョンを用いてミッ
クスアップする。Ｌはプログラム可能パラメータである。加算器６４がＩ-チャ
ネル混合機の出力と、Ｑ-チャネル混合機の出力を合計し、その結果得られたデ
ジタルワードがＤ/Ａ５６に供給される。Ｄ/Ａ５６は、安価なアナログＩＦ再建
フィルタを通過する前に、ＦS/２の値で動作するサンプルホールド回路６６を使
用する。その結果得られた出力は、ライン６７上のＩＦ信号である。
【００２１】 ＩＦ送信機５０が使用するクロック信号は、プログラム可能メモリ２９と協働
したクロック発生器２６によって生成される。これらのクロック信号には、周波
数ＦS/Ｂの第４クロック信号、周波数ＦS/（Ｇ*Ｂ）の第５クロック信号、周波
数ＦS/Ｌの第６クロック信号、周波数ＦS/２の第７クロック信号が含まれる。前
述したように、ＦS周波数の値は圧電結晶発振器回路を介して制御される。ＩＦ
受信機によってサポートされる中間周波数ＦIFに従ってＦSに選択した値は、圧
電結晶発振器回路（図示せず）を介して制御される。オーバサンプリングのデル
タ/シグマ変換器６０を測定するためにＦSクロック信号が使用されるため、ＦS
に選択した値はＦIFの倍数であり、周波数ナイキスト値よりも大きくなくてはな
らない。ＦS＝ＦIFであることが好ましい。
【００２２】 第４クロック信号の周波数はＢの値に依存し、ここで、Ｂはライン６７上の出
力信号の帯域を表している。選択した値Ｂを表す値はプログラム可能メモリ２９
に記憶され、これにより、第４クロック信号の周波数ＦS/Ｂの調節が可能になる
。 パラメータＧiは、シンボル値Ｆsymboliを表す、第５クロック信号の周波数の
値ＦS/（Ｇi *Ｂ）を制御する。ＩＦ送信機５０がサポートするサービスｉの各々
は、関連するＦsymboliを有する。従って、パラメータＧiの適切な値は、式（３
）の関係を用いて求めることができる。 （３） Ｇi＝ＦS/Ｆsymboli *Ｂ）
【００２３】 一般に、値Ｇiは６４〜１２８の範囲内で選択される。選択した値Ｇiを表す値
はプログラム可能メモリ２９に記憶され、これにより、第５クロック信号の周波
数の調節が可能になる。 パラメータＬは、サンプルホールド回路６６によって使用される第６クロック
信号周波数の値ＦS/Ｌを制御する。送信側での値Ｌには何の制約もないので、関
連する受信機の設計が大幅に簡略化される。そのため、好ましいＬの値は約２４
〜３６である。選択した値Ｌを表す値はプログラム可能メモリ２９に記憶される
ため、第６クロック信号の周波数の調節が可能になる。
【００２４】 メモリ２９のプログラミングはマイクロプロセッサ４０および/またはデジタ
ル信号プロセッサ（ＤＳＰ）４２（図２）によって制御される。メモリ２９は、
Ｂ、Ｇi、Ｌの値を表す信号をクロック発生器２６と結合する。
【００２５】 Ｅ． モノリシックＣＭＯＳ ＩＦトランシーバ 図５は、上述のＩＦ受信機２０とＩＦ送信機５０を組み合わせた、本発明によ
る完全デジタルプログラム可能モノリシックＣＭＯＳ ＩＦトランシーバを示す
。
【００２６】 Ｆ． 概要 当業者は、本発明により、中間周波数信号処理のためのパラメタライズ可能お
よびプログラム可能な構造が得られることを理解するであろう。完全デジタル構
造により、中間周波数のアップ変換とダウン変換が達成される。アップ変換とダ
ウン変換を実行するために、シグマ/デルタ構造と多相フィルタの組み合わせを
使用する。 本発明により、高価なアナログ構成部分を安価なＣＭＯＳデジタル回路で代用
することが可能になる。本発明により、多様な中間周波数およびチャネル帯域幅
にかけての単構造の使用が促進される。完全デジタル経路により、直線の送信お
よび受信経路が確実に得られる。
【００２７】 説明の目的で、前述の説明では、本発明を完全に理解するために特定な専門用
語を使用した。しかしながら、本発明を実施する上で、ある特定の詳細部分は必
要でないことが当業者には明白であろう。これ以外の場合において、不要な妨害
を基本的な本発明から省くために、周知の回路および装置をブロック線図で示し
ている。従って、前述した本発明による特定の実施例の説明は、例証および説明
を目的として提示されたものである。これらは、本発明を開示に記載の形式通り
に完全に限定しようとするものではなく、上述の示唆を考慮した多くの変更およ
び応用が可能である。上述の実施例は、本発明の原理とその実用的な使用を最良
に解釈するために選択および説明されており、これにより、当業者以外の人物が
、本発明および様々な実施例を、意図する特定の使用に適した多様な変更を加え
ながら最良に利用することができる。本発明の範囲は、請求の範囲および同等物
によって定義されるものである。
【図面の簡単な説明】
【図１】 従来技術による完全デジタル中間周波数受信機を示す。
【図２】 本発明の１実施例による完全デジタル中間周波数受信機を示す。
【図３】 ｋと、本発明のＩＦトランシーバを実現するために使用されるべ
きデジタルおよびアナログ回路の複雑性との間の関係を示す。
【図４】 本発明の１実施例による完全デジタル中間周波数送信プロセッサ
を示す。
【図５】 本発明の１実施例による完全デジタル中間周波数トランシーバを
示す。
【図６】 従来技術による中間周波数送信機を示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ， ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，Ｋ Ｐ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ， ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，Ｓ Ｇ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ＣＭＯＳプログラム可能デジタル中間周波数受信機であって
    、 プログラム可能パラメータｋを表す第1値と、プログラム可能パラメータＮを
    表す第２値を受信および記憶するプログラム可能メモリと、 前記プログラム可能メモリと結合したクロック発生器とを有し、前記クロック
    発生器が、第１周波数ｆlを有する第１クロック信号と、ｆl/ｋとほぼ等しい第
    ２周波数を有する第２クロック信号と、ｆl/Ｎとほぼ等しい第３周波数を有する
    第３クロック信号とを生成し、 デジタル信号の第１セットを生成するために、第１クロック信号を用いて、中
    間周波数を有するアナログ入力をサンプリングするシグマ/デルタ変換器をさら
    に有し、 第２デジタル信号セットを生成するために、第２クロック信号を用いて前記第
    １デジタル信号セットをミックスダウンするデジタルダウンコンバータを有し、 第３デジタル信号セットを生成するために、前記第３クロック信号を用いて、
    前記第２デジタル信号セットをフィルタリングするデシメーションフィルタネッ
    トワークを有することを特徴とするＣＭＯＳプログラム可能デジタル中間周波数
    受信機。
  2. 【請求項２】 モノリシックＣＭＯＳプログラム可能デジタル中間周波数ト
    ランシーバであって、 第１値を、第２値、第３値、第４値、第５値を受信および記憶するプログラム
    可能メモリを有し、前記第１値がプログラム可能パラメータｋを表し、前記第２
    値がプログラム可能パラメータＮを表し、前記第３値がプログラム可能パラメー
    タＧを表し、前記第４値がプログラム可能パラメータＢを表し、前記第５値がプ
    ログラム可能パラメータＬを表し、 前記プログラム可能メモリと結合したクロック発生器を有し、前記クロック発
    生器が、第１、第２、第３、第４、第５、第６クロック信号を生成し、前記第１
    クロック信号が第１周波数ｆlを有し、前記第２クロック信号がｆl/ｋとほぼ等
    しい第２周波数を有し、前記第３クロック信号がｆl/Ｎとほぼ等しい第３周波数
    を有し、前記第４クロックがｆl/Ｂとほぼ等しい第４周波数を有し、前記第５ク
    ロック信号がｆl/ＧＢとほぼ等しい第５周波数を有し、前記第６クロック信号が
    ｆl/Ｌとほぼ等しい第６周波数を有し、 第１中間周波数を有するアナログ入力信号を受信する受信機をさらに有し、前
    記受信機が、 第１デジタル信号セットを生成するために、前記第１クロック信号を用いて前
    記アナログ入力信号をサンプリングするシグマ/デルタ変換器と、 第２デジタル信号セットを生成するために、前記第２クロック信号を用いて、
    前記第１デジタル信号セットをミックスダウンするデジタルダウンコンバータと
    、 第３デジタル信号セットを生成するために、前記第３クロック信号を用いて、
    前記第２デジタル信号セットをフィルタリングするデシメーションフィルタネッ
    トワークとを有し、 第２中間周波数を有するアナログ出力信号を送信する送信機をさらに有し、前
    記送信機が、 第５デジタル信号セットを生成するために、前記第４、第５クロック信号を用
    いて、第４デジタル信号セットを補間するデジタル補間器ネットワークと、 第６デジタル信号を生成するために、前記第６クロック信号を用いて、前記第
    ５デジタル信号セットをミックスアップするデジタル直角変調器と、 前記第６デジタル信号セットを前記アナログ出力信号に変換するデジタル/ア
    ナログ変換器とを有することを特徴とするモノリシックＣＭＯＳプログラム可能
    デジタル中間周波数トランシーバ。
  3. 【請求項３】 ＣＭＯＳプログラム可能デジタル中間周波数受信機を用いた
    、中間周波数を有するアナログ入力信号の受信方法であって、前記方法が、 プログラム可能パラメータｋを表す第１値と、プログラム可能パラメータＮを
    表す第２値を受信および記憶し、 第１周波数ｆlを有する第１クロック信号と、ｆl/ｋとほぼ等しい第２周波数
    を有する第２クロック信号と、ｆl/Ｎとほぼ等しい第３周波数を有する第３クロ
    ック信号を生成し、 第１デジタル信号セットを生成するために、シグマ/デルタ変換器と前記第１
    クロック信号を用いて、中間周波数を有する前記アナログ入力信号をサンプリン
    グし、 第２デジタル信号セットを生成するために、前記第２クロック信号を用いて、
    前記第１デジタル信号セットをミックスダウンし、 第３デジタル信号セットを生成するために、前記第３クロック信号を用いて、
    前記第２デジタル信号セットをフィルタリングすることを特徴とする方法。
  4. 【請求項４】 モノリシックＣＭＯＳプログラム可能デジタル中間周波数ト
    ランシーバを用いて、アナログＩＦ信号を受信および送信する方法であって、前
    記方法が、 第１値、第２値、第３値、第４値、第５値を受信および記憶し、前記第１値が
    プログラム可能パラメータｋを表し、前記第２値がプログラム可能パラメータＮ
    を表し、前記第３値がプログラム可能パラメータＧを表し、前記第４値がプログ
    ラム可能パラメータＢを表し、前記第５値がプログラム可能パラメータＬを表し
    、 第１、第２、第３、第４、第５、第６クロック信号を生成し、前記第１クロッ
    ク信号が第１周波数ｆlを有し、前記第２クロック信号が、ｆl/ｋとほぼ等しい
    第２周波数を有し、前記第３クロック信号が、ｆl/Ｎとほぼ等しい第３周波数を
    有し、前記第４クロック信号が、ｆl/Ｂとほぼ等しい第４周波数を有し、前記第
    ５クロック信号が、ｆl/ＧＢとほぼ等しい第５周波数を有し、前記第６クロック
    信号が、ｆl/Ｌとほぼ等しい第６周波数を有し、 第１デジタル信号セットを生成するために、シグマ/デルタ変換器と前記第１
    クロック信号を用いて、第１ＩＦ周波数を有するアナログ入力信号をサンプリン
    グし、 第２デジタル信号セットを生成するために、前記第２クロック信号を用いて、
    前記第１デジタル信号セットをミックスダウンし、 第３デジタル信号セットを生成するために、前記第３クロック信号を用いて、
    前記第２デジタル信号セットをフィルタリングし 第５デジタル信号セットを生成するために、前記第４、第５クロック信号を用
    いて、第４デジタル信号セットを補間し、 第６デジタル信号セットを生成するために、前記第６クロック信号を用いて、
    前記第５デジタル信号セットをミックスアップし、 前記第６デジタル信号セットを、第２ＩＦ周波数を有するアナログ出力信号に
    変換することを特徴とする方法。
  5. 【請求項５】 モノリシックＣＭＯＳプログラム可能デジタル中間周波数送
    信機であって、 第１値、第２値、第３値、第４値、第５値を受信および記憶するプログラム
    可能メモリを有し、前記第１値がプログラム可能パラメータｋを表し、前記第２
    値がプログラム可能パラメータＮを表し、前記第３値がプログラム可能パラメー
    タＧを表し、前記第４値がプログラム可能パラメータＢを表し、前記第５値がプ
    ログラム可能パラメータＬを表し、 前記プログラム可能メモリと結合したクロック発生器を有し、前記クロック発
    生器が、第１、第２、第３クロック信号を生成し、前記第１クロック信号が、ｆ l /Ｂとほぼ等しい第１周波数を有し、前記第２クロック信号が、ｆl/ＧＢとほぼ
    等しい第２周波数を有し、前記第３クロック信号が、ｆl/Ｌとほぼ等しい第３周
    波数を有し、 第２デジタル信号セットを生成するために、前記第１、第２クロック信号を用
    いて、第１デジタル信号を補間するデジタル補間器ネットワークと、 第３デジタル信号セットを生成するために、前記第３クロック信号を用いて、
    前記第２デジタル信号セットをミックスアップするデジタル直角変調器と、 前記第３デジタル信号セットをアナログ出力信号に変換するデジタル/アナロ
    グ変換器とを有することを特徴とするモノリシックＣＭＯＳプログラム可能デジ
    タル中間周波数送信機。
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