JPS63185227A - オ−バサンプリング型アナログ・デイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野」 本発明は、信号周波数に比較して非常に筒い周波数で変
換を行なう事によって高精度変換を実現するオーバサン
プリング型アナログ・ディジタル変換器（以後Ａ／Ｄ変
換器と略称する）に関し、特に集積回路に適した小形で
高精度のＡ／Ｄ変換器に関する。

〔従来の技術〕

アナログ信号をディジタル信号に変換する場合、一般的
には変換周波数（サンプリング絢波数）を入力信号帯域
の２倍以上、晋通信２倍より少し高い周波数に選ばれる
。これに対して、オーバサンプリング型Ａ／Ｄ変換器で
はサンプリング変換数を入力信号帯域に比較して、非常
に高い周波数とする事により、アナログ信号をディジタ
ル信号に変換づ−る時に生じる雑音（童子化雑音）の帯
域内成分を小さくシ、高精度の変換が可能となる。

具体的には、雑音特性の尺度である信号電力対雑音電力
比（以後Ｓ／Ｎと略称する）が増加する。

これは以下に述べる理由によるものである。

量子化器で発生する量子化雑音は、不規則に発生すると
見なしてよく、オーバサンプリング型Ａ／Ｄ変換器のサ
ンプリング周波数をｆｓとすると０〜ｆｓに、雑音電力
は広がる。従って、入力信号の帯域に比較してサンプリ
ング周波数ｆｓが非常に太きければ、帯域内の雑音電力
は非常圧小さく帯域外に発生した雑音等は、一般的には
後段にフィルタを設置する墨により除去する事ができる
。

オーバサンブリング型Ａ／Ｄ　ｉ換器は、予測型とノイ
ズシェイピング型に分類できるが、この両者を組み合わ
せた予測・ノイズ／エイピング型はＳ、Ｋ　、Ｔｅｗｋ
ｓｂｕｒｙ　ｅｔ、ａｌ＋、　”Ｏｖｅ、ｒｓａｍｐｌ
ｅｄＬｉｎｅａｒ　Ｐｒｅｄｉｃｉｉｖｅ　ａｎｄ　Ｎ
ｏｉｓｅ−８ｈａｐｉｎｇＣｏｄｅｒ　ｏｆ　０ｒｄｅ
ｒ　Ｎ＞１　”　、　ＩＥＥＥ　　Ｔｒａｎｓ　。

Ｃ１ｒｃｕｉｔ　ａｎｄ　Ｓｙｓｔｅｍｓ、　Ｖｏｌ　
、ＣＡＳ　−２５゜ｐｐ、４３６−４４７．１９７８　
　に記載されており、よシ一層の雑音低減が可能となる
。

第５図は、１次子側・１次ノイズシェイピング型Ａ／Ｄ
変換器を示している。入力端子２１に加わる人力信号Ｘ
とＤ／Ａ２換器２５から得られる予測信号との差信号は
加算器２３で得られ、積分器２４で積分され、その積分
出力が童子化器２６で１ピツト電子化される。量子化さ
れた１ピツトのディジタル信号は遅延回路２９で１″Ｆ
ｊングル遅廷された後、積分器２８で積分されて出力信
号Ｙを出力端子２２に得る。予測信号はこのｈｍ回路２
９で１サングル遅延された信号と出力信号Ｙとが加算器
２０で加算された和信号をディジタル・アナログ変換器
（以後Ｄ／Ａ変換器と略称する）２５によりアナログ信
号に変換して得られる。

第２図でＱは、量子化器２６で発生１″る雑音を表現し
−（いる。この１次子側・１次ノイズ／エイピング型Ａ
／Ｄ俊換器の入力信号Ｘ及び雑音信号Ｑの伝達関数は次
式に示１様になる。

Ｙ（Ｚ）＝Ｚ　’Ｘ（２，）＋Ｚ−１（１−Ｚ　　’）
ＱｔＺ）　　　・・・・・・ｆｌ）（１）式に示す様に
、雑音信号は微分されて、高域に７エイピングされてい
る争がわかる。帰還ループ内の局部Ｄ／Ａ変換器２５の
ステップサイズは、振幅過負荷及び勾配過負荷を考慮し
て決められる。

ステップサイズを小さくすればする程Ｓ／Ｎは良くなる
が、振幅過負荷をおこさない様にビット数を大きくする
必要がある。更に、ステップサイズを小サクシすぎると
入力信号の変化に追従できなくなり、勾配過負荷が生じ
る。勾配過負荷をおこさない条件は、局部Ｄ／Ａ変換器
のステップサイズをΔ９ビット数をＮ、サンプリング周
波数をｆｓ。

入力信号の帯域をｆＢ、最大振幅をＡとすると次式で与
えられる。

一方、Ｓ／Ｈの理論式は（１）式により次式で与えられ
る ・・・・・・（３） 従って、１４ビツト相当のＳ／Ｎを得ようとするとｆｓ
＝ＩＭＨｚ、ｆＢ＝４ｋＨｚとし℃Δ＝１／２５程度必
要である。この時、勾配過負荷をおこさないためには（
２）式よりＮく５．３となりΔり１　／　２５．３で満
足する。

〔発明が解決しようとする問題点〕

上述した場合において逆にΔ＝１／２５として（２）式
よりｆＢについて解くと’　Ｂ””５．１　ｋＨ２とな
シ、５．１ｋＨｚ以上の信号が入力されると勾配過ユＱ
荷が生じる。オーバサンプリング型Ａ／Ｄ変換器にはア
ナログ信号が入力されるが折シ返しを避けるために…Ｊ
段にブレフィルタを設置する。１−なわち、ナイキスト
周波数り上の信号を除去１−るためのものであるか、カ
ットオフ周波数をなるべく低くすれば、万一バサングリ
ング型Ａ／Ｄ変換器での勾配過負荷も防ぐことができる
。しかし、帯域内での振幅伝達狩註や、群遅延粘性を劣
化させないためには、カット７７周波数は低くでも３０
ｋＨｚ程度に設定しなければならない。従って３０ｋＨ
ｚ程度のへ号が入力した時においても勾配過負荷をおこ
さない様にする必要がある。勾配過負荷が生じると帯域
内成分が発生し、帯域内成分の弁別度が劣化するからで
ある。ちなみに、３０ｋＨｚの信ｅ− 号入力時の入力波形、出力波形を第６図に出力スペクト
ラムを第７図にそのノミュレーンヨン結果を示す。第６
図から勾配過負荷が生じている事がわかる。また第７図
から、勾配過負荷により、帯域内成分が発生している事
がわかる。

〔問題点を解決するための手段〕

本発明のオーバサン７リング型Ａ／Ｄ変換器は、入力信
号と予測信号との差信号を入力とする積分器と、この積
分器の出力電圧をディジタル信号に量子化する量子化器
と、この量子化器出力のディジタル信号を遅延する遅延
回路と、この遅延回路の出力を積分するディジタル積分
器と、このティ／Ａ変換器とで構成され、前記量子化器
出力のディジタル信号で制御される制御回路の出力信号
により前記局部Ｄ／Ａ変換器のステップサイズを変える
事により勾配過負荷を抑制し帯域内信号弁別度を尚める
機能を治す。

すなわち、本発明の基本回路を第１図に示す。

入力端子１に加わる入力信号Ｘは局部Ｄ／に変換器５の
出力として得られる予測信号と加算器３で減算され、こ
の差信号が積分器４で積分された後菫子化器６でディジ
タル信号に童子化される。このディジタル信号は遅延回
路９で１サンプリング期間遅延された後積分器８にて積
分されて出力端子２から出力信号Ｙとして得られる。遅
延回路９の出力は加算器１０にて積分器８の出力と加算
され、局部ＩＪ／Ａ変換器５で予測信号が作られる。

この予測信号のステップサイズは童子化器６の出力で制
ｆｉｌｌされる制両回路７の出力で調節される。

尚、量子化雑音Ｑは量子化器６で生じる雑音である０ 〔実施例」 電圧、本発明について図面を参照して説明する。

第２図は本発明の一笑施例のブロック図である。

図において、Ｘはアナログ入力端子１に加わる入力信号
、Ｙはディジタル出力端子２に生じる出力信号を示す。

積分器４は演算増幅器と容量とスイッチで構成され、積
分器４の出力は量子化器６でディジタル信号に童子化さ
れ、遅延回路９で１サンブリング期間遅延される。積分
器８はアップ嘩ダウンカウンタからなシディジタル信号
と積分する。１２はモニタ用カウンタで、ディジタル信
号とアナログ信号に変換するＤ／Ａ変換器５は容量アレ
イ部を有し℃いる。

アナログ入力信号Ｘと予測信号との差信号は、アナログ
積分器４により積分され、その出力は童子化器６でディ
ジタル化される。電子化器６は具体的には、コンパレー
タ処よシ正負を判断して、１ビ、トのディジタル信号と
して出力される。この１ビ、トのディジタル信号は、遅
延回路９により１糊期分遅延され、ディジタル積分器と
しての１ツノダウンカウンタ及びモニタ用カウンタ１２
に入力される。モニタ用カウンタ１２には童子化器６の
コンパレータの出力と遅延回路９の出力とが同論理の時
にのみ入力され、真論理の時はカウンタ１８の状態が次
のように書き換えられる。

Ｍ８Ｂから数えて１ビツト目が′１”の時は４カウント
ダウンされ、１ビツト目が”Ｏ’、２ピット目がａｌ”
の時は２カゾントダウンされ、更に１ビット目、２ビツ
ト目が０”の時はカウンタの状態はリセットされて＠０
００１　”　となる。次に積分器８のアッグダウンカウ
ンタへの入力はモニタ用カウンタ１２の状態に応じて異
なる。つまりアッグダウンカウンタのＬＳＢから数えて
次に示す位置に入力される。モニタ用カウンタ１２のＭ
、ＩＭＢから数えて１ビツト目がｕｌ”のときは４ビツ
ト目に、１ビツト目が°Ｏ”、２ビツト目がｌ＃の時は
３ビツト目に１ビット目、２ビツト目が０＃の時は１ビ
ツト目に入力される。アッグダウンカウンタの状態はデ
ィジタル出力となると同時に局部Ｄ／Ａ変換器５の容量
アレイ部の各重め付は容量のスイッチの開閉論理となる
。これらのスイッチによるチャージ・プリチャージを逆
にする事により極性を切り換える事ができ、アッグダウ
ンカウンタの吠純により判断する事が可能である事は明
らかである。以上の様にして予測信号は決定される。

第５図に示す回路において、アップダウンカウーｌ〇− ンタヘモニタ用カワンタの状態に応じてＬＳＢから数え
て次に示す位置に入力してもよい。モニタ用カウンタの
ＭＳＢから数えて１ビツト目が′１”の時は４ビツト目
に１ビツト目が０”、２ビツト目が５１″の時は３ビツ
ト目に、１ビツト目。

２ビツト目が”ＯＮ、３ビツト目が１１”のときは２ビ
ツト目に１ビット目、２ビット目、３ビツト目が＋＋ｔ
　Ｏｐｐのときは１ビツト目に入力する。

〔発明の効果〕

以上説明したように本発明は、１次子測１次ノイズンエ
イピング型Ａ／Ｄ変換器の局部Ｄ／Ａ変換器のステップ
サイズを量子化器出力のディジタル信号で制御する事に
より特に高い周波数の信号が入力された時におい又も、
勾配過負荷を生じる事なく、尚い帯域内信号弁別度を有
し、更に、比較的高電力の帯域内信号の発生を抑圧する
効果がある。本実施例の変形例で示した方法によれば、
勾配過負荷か生じる尚波数とより高くする事ができる。

第３図に、本発明の一実施例において、３０ｋｌ（ｚの
信号が入力された場合の入力波形出力波形を第４図に出
力スペクトラムを示す。第３図から勾配過負荷は抑制さ
れでいる事がわかり、第４図から弗域内成分の発生は第
７図に示す従来例に比べ、かなり抑えられている事がわ
かる。

【図面の簡単な説明】

第１図）す不発明のオーバサンブリング型Ａ／Ｄ変換器
の基本回路を示すブロック図、第２図は本発明の一実施
例を示す回路図、第３図は本発明のオーバサンブリング
型Ａ／Ｄ変換器で３０　ｋＨｚの信号入力時における入
出力信号波形図、第４図は出力スペクトラムを示す図、
第５図は従来の１次子！ｌ！：４１次ノイズ７エイピン
ク型Ａ／Ｄ変換器のブロック図、第６図は従来の１次子
銅１次ノイズンエイビング型Ａ／Ｄｖ換器で：３０　ｋ
Ｈｚの信号入力時における入・出力信号波形図、第７図
はその出力スペクトラムを示す図である。 １．２１・・・・・・入力端子、２．２２・・・・・・
出力端子、ニー３．２３，１０．２０・・・・・・加算
器、４．２４・・・・・・アナログ積分器、６．２６・
・・・・・量子化器、７・・・・・・制御回路、８，２
８・・・・−・ティジタル積分器、９゜２９・・・・・
・遅延回路、５，２５・・・・・・局部Ｄ／Ａ変換器。 ／、、＋４＋、　　＼ 代理人　弁理士　　内　原　　　晋ｌ−２・、ハ”４−
＝：；　Ｉ□ Ｚ　　　　　　　＃分器　　　　厖厄〃−第１図

Claims (1)

【特許請求の範囲】
1. 入力信号と予測信号との差信号を入力とするアナログ積
   分器と、該アナログ積分器の出力電圧をディジタル信号
   に電子化する量子化器と、該量子化器出力のディジタル
   信号を遅延する遅延回路と、該遅延回路の出力を積分す
   るディジタル積分器と、該ディジタル積分器の出力と前
   記遅延回路の出力との和信号を入力とし、予測信号に変
   換する機能を有す局部ディジタル・アナログ変換器とで
   構成されるオーバサンプリング型アナログ・ディジタル
   変換器に於いて、前記量子化器出力のディジタル信号に
   より前記局部ディジタル・アナログ変換器のステップサ
   イズを変える機能を有する事を特徴とするオーバサンプ
   リング型アナログ・ディジタル変換器。