JPH04178026A - アナログ・ディジタル混在型半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば１ビットアナログ・ディジタル変換
器（以下、１ビットＡＤＣと呼ぶ）等、アナログ回路と
ディジタル回路とが１チップに集積化されたアナログ・
ディジタル混在型半導体集積回路に関し、特にリニアア
ンプ及びアナログ比較器等のアナログ回路の構成に関す
る。

［従来の技術］ 近年、ディジタル信号処理技術の進歩に伴い、Ａ、　Ｄ
変換器及びＤＡ変換器等のアナログ・ディジタル混在型
半導体集積回路が数多く使用されるようになってきた。

その一つとして、パルス密度変調器を使用した１ビット
ＡＤＣが知られている。

パルス密度変調器は、アナログ入力信号をオーバーサン
プリングすると共に、ΔΣ変調することにより、出力ビ
ット列の“ｌ“、“０”の密度にアナログ入力レベルの
情報を担わせるようにしたものである。ΔΣ変調器は、
Δ変調器の入力段にローブ−スト用の積分器を配置する
と共に、同じく出力段にローカット用の微分器を配置し
、更に回路を変形させたもので、量子化ノイズを高域側
に集中させるノイズ・シェービングの効果が得られるこ
とが知られている。

第３図は一般的なパルス密度変調器（−次△Σ変調器）
の構成を示すブロック図である。

アナログ入力信号Ｓｉｎは、加算器ｌにおいて、１ビッ
トＤＡ変換器５から出力される帰還信号を減算され、積
分器２で積分される。さらに、積分器２の出力は、比較
器３において所定の基準電圧と比較されて１ビット量子
化される。ここでは、積分器２の出力か基準信号よりも
大きいときは“１”、小さいときは“０”か出力される
。比較器３からの１ビット量子化出力は、サンプルホー
ルド回路４にて所定の周期でサンプリングされて出力デ
ータＤｏｕｔとして出力される。また、このサンプルホ
ールド回路４の出力は、１ビットＤＡ変換器５において
、ＤＡ変換され、前記帰還信号として加算器１に負帰還
されている。

この回路においては、比較器３からの１ビット出力デー
タに基づいて、１ビットＤＡ変換器５からアナログ入力
振幅の最大値又は最小値か出力され、これが加算器１に
負帰還されることにより、入力信号Ｓｉｎのレベルに応
じた密度のビット列かサンプルホールド回路４から出力
されるように動作をする。

ここで、積分器２及び比較器３に着目すると、これらは
アナログ積分器及びアナログ比較器であり、通常、第４
図に示すような構成となっている。

即ち、積分器２は、演算増幅器２１と、その反転入力端
子に接続された人力抵抗２２と、その反転入力端子と出
力端子との間に接続された容量素子２３とで構成されて
いる。また、比較器３は、積分器２の出力を反転入力端
子に入力する演算増幅器２４と、その非反転入力端子に
接続された基準電圧を与える基準電圧源２５とにより構
成されている。

このうち、演算増幅器２１．２４としては、回路の性質
上、高精度且つ高速のものが要求される。

［発明が解決しようとする課題］ しかしながら、このように構成されたアナログ・ディジ
タル混在型半導体集積回路では、積分器及び比較器とし
て高精度で且つ高速の演算増幅器又は差動増幅器を必要
とするため、高レベルのアナログ設計技術が要求される
という問題点がある。

また、従来の回路では、アナログ回路の設計に合わせて
、使用する半導体プロセス及びＬＳＩの設計ルールが決
定されるので、ディジタル回路を主体とするＬＳＩに組
み込む場合、集積度を犠牲にせざるを得ないという問題
点もある。

さらに、アナログ回路として要求される品質か高いため
、製造時において、アナログ回路の検査に多くのコスト
かかかり、歩留まりか低下する要因ともなるという問題
点かある。

この発明は、このような従来の問題点を解決するために
なされたもので、１ビットＡＤＣ等のアナログ・ディジ
タル混在型半導体集積回路において、アナログ回路部の
構成の簡単化を図ることかでき、これにより設計の容易
化、集積度及び歩留まりの向上を図ることか可能なアナ
ログディジタル混在型半導体集積回路を提供することを
目的とする。

［課題を解決するための手段］ この発明によるアナログ・ディジタル混在型半導体集積
回路は、その構成要素であるアナログ回路のうち、リニ
アアンプ、アナログ比較器及び１ビットＤＡ変換器の少
なくとも一部かインバータにより構成されていることを
特徴とする。

［作用］ インバータの入出力電圧特性のうち、入力スレッショル
ド電圧（Ｖ　ＴＲ）近傍では、その入出力特性はリニア
であり、これを利用してリニアアンプを構成することか
できる。また、インバータのスレッショルド電圧を基準
電圧とすることにより、インバータを比較器として動作
させることかできる。

この発明によれば、アナログ回路を構成するリニアアン
プ、アナログ比較器及び１ビットＤＡ変換器の少なくと
も一部をインバータによって構成するようにしたので、
例えばパルス密度変調回路の積分器及び比較器等も、他
のディジタル回路と同様にインバータによって構成する
ことができる。

このため、高精度アンプ及び差動アンプ等の複雑なアナ
ログ回路が不要になり、ディジタル回路を主体とするＬ
ＳＩに容易に内蔵することができると共に、アナログ回
路用の正負電源が不要になる。

従って、この発明によれば、設計の容易化、集積度及び
歩留まりの向上を図ることかできる。

［実施例］ 以下、添付の図面に基づいてこの発明の実施例について
説明する。

第１図はこの発明の実施例によるパルス密度変調回路（
−次ΔΣ変調器）の構成を示すブロック図である。

アナログ入力信号Ｓｉｎは、直流分をカットする結合コ
ンデンサ１１及び抵抗１２を介してインバータ１３に入
力されている。インバータ１３は、入力端に接続された
抵抗１２及び入出力端に接続された容量素子１４と共に
積分器を構成する。このインバータ１３の出力は、イン
バータ１５に入力されている。インバータ１５は、イン
バータ１３と同様のスレッショルド電圧ＶＴＲを有する
もので、１ビット量子化を行うための比較器を構成して
いる。このインバータ１５の出力は、Ｄ型フリップフロ
ップ（以下、Ｄ−ＦＦと呼ぶ）１６のデータ端子に入力
されている。Ｄ−ＦＦ　１６は、そのクロ・ツク端子に
入力されるサンプリングクロックφに従って、インバー
タ１５から出力される１ビット量子化結果をサンプリン
グするサンプルホールド回路を構成している。このＤ−
ＦＦ　１６の出力は、圧力バッファとしてのインバータ
１７を介して１ビット量子化データＤｏｕｔとして出力
されると共に、インバータ１８に入力されている。

インバータ１８は、１ビットＤＡ変換器として機能し、
その出力端は、抵抗１９を介してインバータ１３０入力
端に負帰還されている。なお、抵抗１２．１９は、アナ
ログ入力信号Ｓｉｎと負帰還信号とを加算するための加
算器を構成している。

次に、このように構成されたこの実施例のパルス密度変
調回路の動作について説明する。

第２図は、積分器を構成するインバータ１３の入出力特
性を示す図である。

いま、インバータ１３のリニアな領域Ｖｌ−Ｖ２で動作
するような振幅の入力信号Ｓｉｎが入力されると、この
入力信号Ｓｉｎは、抵抗１２と１９により帰還信号と加
算された後インバータ１３と容量素子１４によって積分
されると共に、反転増幅されてインバータ１５に供給さ
れる。

ここで、入力信号Ｓｉｎと帰還信号が加算された信号か
インバータ１３．１５のスレッショルド電圧ＶＴＨより
も大きな値であるとすると、インバータ１３の出力は“
０”レベル側に低下するので、インバータ１５の出力は
“１”レベルとなり、これかＤ−ＦＦ　１６でサンプリ
ングされ、インバータ１７を介して出力データＤ　ｏｕ
ｔとして出力される。

一方、Ｄ−ＦＦ　１６からの“１″レベルの信号は、イ
ンバータ１８にも入力され、ここでＤＡ変換される。イ
ンバータ１８は、“１”レベルの入力に対してローレベ
ルを出力する。これがインバータ１３の入力へ帰還され
、インバータ１３の入力レベルを低下させるので、イン
バータ１３の出力は増加する。

この動作が、各サンプルタイミングで繰り返されると、
やがてインバータ１５の出力は“０”レベルに反転する
。インバータ１５の出力が“０″レベルに反転すると、
その出力がＤ−ＦＦ　１６を介してインバータ１８に入
力され、インバータ１８の出力をハイ・レベルに変化さ
せる。この結果、インバータ１８からの帰還信号がイン
バータ１３の入力レベルを今度は増加させる方向に制御
するので、インバータ１３の出力が徐々に減少する。

比較器としてのインバータ１５から出力される“１″レ
ベルの頻度と“０”レベルの頻度とは、入力信号Ｓｉｎ
のレベルに依存しているので、これにより、パルス密度
変調回路としての動作が実現されることになる。

このように、この実施例によれば、インバータ１３のリ
ニアな領域■１〜Ｖ２を利用して高利得の積分器を構成
すると共に、インバータ１５のスレッショルド電圧ＶＴ
）Ｉを、インバータ】３のそれと同様に設定することに
より、インバータ１５を比較器として機能させるように
している。また、インバータ１８の出力振幅は、パルス
密度変調器における１ビットＤＡ変換器として機能して
いる。

このように、リニアアンプ、比較器及び１ピツｈＤＡ変
換器等のアナログ回路要素に夫々インバータ１３．１５
．１８を使用すると、これらの要素を他のディジタル回
路部分と共通の製造プロセスで製造することかでき、設
計の容易化、集積度及び製造歩留まり向上を図ることか
できる。

なお、以上はアナログ・ディジタル混在型の半導体集積
回路の一例として１ビットＡＤＣに使用されるパルス密
度変調回路を示したか、この発明は、上述した回路に限
定されるものではなく、例えば二次のΔΣ変調器は勿論
のこと、アナログ積分器及びアナログ比較器等を使用す
る他のＡＤ変換器もしくはＤＡ変換器においても、同様
の効果か得られることはいうまてもない。

要するに、この発明は、アナログ・ディジタル混在型半
導体集積回路において、従来、高精度／高速演算増幅器
若しくは差動増幅器を使用した部分の少なくとも一部に
、高増幅率のインバータリニアアンプ及びこれにスレッ
ショルドレベルを整合させたインバータによるアナログ
比較器等を応用することにより、半導体集積回路の集積
度及び歩留まりを飛躍的に向上させようとするものであ
り、その要旨を逸脱しない範囲で種々の回路に応用可能
である。

［発明の効果］ 以上述べたように、この発明によれば、アナログ回路を
構成するリニアアンプ、アナログ比較器及び１ビットＤ
Ａ変換器の少なくとも一部をインバータによって構成す
るようにしたので、高精度アンプ及び差動アンプ等の複
雑なアナログ回路か不要になり、ディジタル回路を主体
とするＬＳＩに容易に内蔵することができる。

従って、この発明によれば、設計の容易化、集積度及び
歩留まりの向上を図ることができるという効果を奏する
。

【図面の簡単な説明】

第１図はこの発明の実施例によるパルス密度変調回路の
ブロック図、第２図は同回路に使用されるインバータの
入出力特性を示すグラフ図、第３図は従来のパルス密度
変調回路のブロック図、第４図は同回路に使用される積
分器及び比較器の構成を示す回路図である。 ｌ・・・加算器、２・・・積分器、３・・・比較器、４
・・・サンプルホールド回路、５・・・１ビットＤＡ変
換器、１１・・・結合コンデンサ、１２，１９．２２・
・・抵抗、１３．１５，１７．１８・・・インバータ、
１４．２３・・・容量素子、１６・・・Ｄ型フリップフ
ロップ、２１．２４・・・演算増幅器、２５・・・基準
電圧源。

Claims (2)

【特許請求の範囲】
1. （１）入力アナログ信号と帰還信号との差分を算出する
   加算器と、 この加算器の出力を積分する１又は多段構成の積分器と
   、 この積分器の出力を１ビット量子化する比較器と、 この比較器の出力を所定の周期でサンプリングするサン
   プル・ホールド回路と、 このサンプル・ホールド回路の出力をディジタル・アナ
   ログ変換して前記帰還信号を生成出力する１ビットＤＡ
   変換器とを有するパルス密度変調回路を含むアナログ・
   ディジタル混在型半導体集積回路において、 前記積分器、前記比較器及び前記１ビットＤＡ変換器の
   少なくとも一部がインバータにより構成されていること
   を特徴とするアナログ・ディジタル混在型半導体集積回
   路。
2. （２）アナログ回路とディジタル回路とが１チップに集
   積化されたアナログ・ディジタル混在型半導体集積回路
   において、 前記アナログ回路を構成するリニアアンプ、アナログ比
   較器及び１ビットＤＡ変換器の少なくとも一部がインバ
   ータにより構成されていることを特徴とするアナログ・
   ディジタル混在型半導体集積回路。