JPS60200624A - デイジタル記録信号再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタルオーディオ再生装置に係り、特に複
数個の重みづけされた電流源を有する積分形、ディジタ
ル・アナログ変換器のモノリシックＩＣ化に関する。

し発明の背景〕 第１図に周知のディジタルオーディオ再生装置のブロッ
ク図を示す。１０６は記録媒体、１０７は記録媒体１０
６から記録されている信号を光または磁気を使用して読
み出す再生ヘッドであり、１０８は再生ヘッド１０７に
よって読み出された電気信号の波形等化を行い、ディジ
タル符号に変換するデータストローブ等の処理を行う再
生アンプ、１０９はデ・インタリーブ、エラー訂正等の
処理を行うディジタル信号処理回路、１１０はディジタ
ル・アナログ変換器（以後ＤＡＣと略す）であり、１１
１はアナログオーディオ信号の出力端子である。

次に１１０の１）ＡＣについてその動作を説明する。積
分方式ＤＡＣは、特許公報特公昭６８−４１１６　で開
示されているように、ディジタル入力で決まる期間だけ
定電流を積分しアナログ電圧出力を得るものである。積
分期間はカウンタを用いて決める。単純に積分するとカ
ウンタのクロック周波数ｆ。１にはＤＡＣの変換時間Ｔ
と量子化ビット数Ｎで決まり、変換時間を１０μｓ、量
子化ビット数を１６とすると Ｎ ｆｃ＋に＝下手６．６ＧＨｚ となり、集積回路では実現困難な値となる。

このカウンタのクロック周波数を下げるために提案され
た１６ビツトの積分方式ＤＡＣを第２図に示す。この例
は１９８２年１月１８日付の日経エレクトロニクス「デ
ィジタル・オーディオ用の低歪率１６ビツトｌ０Ａ−Ｄ
　、Ｄ−Ａ変換器」で開示されたものである。第２図に
おいて、１は積分用の演算増幅器、２は積分用の容量、
３は容量の電荷を放電させるスイッチ、４は上位８ビツ
ト側の定電流源、５は下位８ビツト側の定電流源、６は
上位８ビツト側の定電流源４を導通遮断する上位８ビツ
ト側の電流スイッチ、７は下位８ビツト側の定電流源５
を導通遮断する下位８ピント、側の電流スイッチ、８は
上位８ビツト側の電流スイッチ６の導通期間を決める上
位８ビツト側のカウンタ、９は下位８ビツト側の電流ス
イッチ７の導通期間を決める下位８ビツト側のカウンタ
、１０はカウンタ８，９およびスイッチ６０制御タイミ
ングを決める制御回路、１１はディジタル・データ入力
、１２はクロック入力、１５はアナログ出力である。第
６図に動作説明用のタイミングチャートを示す。１４は
積分器の出力であるアナログ出力の波形、１５は放電用
のスイッチ乙の導通期間、１６は上位８ビツト側の電流
スイッチ６の導通期間、１７は下位８ビツト側の電流ス
イッチ７の導通期間、１８はアナログに変換された信号
を出力する出力期間である。ま。

ず導通期間１５でスイッチ３を閉じて容量２に前周期に
おいて充電された電荷を放電する。それと同時にディジ
タルデータを上位８ビツトと下位８ビツトに分けておの
おのカウンタ８および９にセットする。その後カウンタ
８および９にセットされたデータに応じた期間だけ電流
スイッチ６および７を導通させる。上位８ビツト側の定
電流源４と下位８ビツト側の定電流源５との定電流値に
は２８対１すなわち２５６対１の重みづけをしている。

上位８ビツトのデータで決まる導通期間１６と下位８ビ
ツトのデータで決まる導通期間１７において容量２にお
のおの定電流源４と定電流源５で充電し、積分器の出力
であるアナログ出力１３に波形１４を得る。その後のア
ナログ値がディジタル・データをアナログに変換した値
であり、出力期間１８で次段に出力する。

１６ビツトを上位８ビツトと下位８ビツトに分けて重み
づけした２個の電流源を設けることで、カウンタのクロ
ック周波数ｆｃｌｋを と実現可能な値としている。この場合２個の電流源の電
流比精度は冊すなわち±０．２％以内であればよい。

また今後ＤＡＣの前段にディジタル・フィルタを設ける
システムが普及すると予想される。

出力に設けるアナログフィルタの高域の位相特性劣化を
さけるためであるが、この場合ＤＡＣは通常の２〜４倍
の標本化周波数に対応できる必−がある。即ちＤＡＣの
変換時間を従来のカ〜Ａにしなければならない。ＤＡＣ
の変換時間を５ｔｔｓとすると、容量放電時間とデータ
サンプリングに２／ｊＳは必要なので実際に変換に使用
できる時間は３μｓとなり、必要クロック周波数はＬ中
８５ＭＨｚとなって、ＩＣ化は困難となる。

６μｓ これを避けるため、１６ビツトを５ビツト、５ビツト、
６ビツトの３分割とすれば、カウンタは６ビツト分即ち
６４カウントするだけでよく、クロック周波数を％の２
１ＭＨｚまで下げることができる。この場合、重みづけ
された電流源は、１対３２対１０２４０６種類準備する
必要があシ、そ、１゜の電流比精度は看弁即ち±００５
チが要求される。

第４図は１６ビツトの入力ディジタル信号を３分割して
並列積分するＤＡＣであり、第２図と同一符号のものは
同一機能を示す。２７は上位６ビツトのカウンタ、２８
は中位５ビツトのカウンタ、２９は下位５ビツトのカウ
ンタ、２３は上位６ビツト用の電流源、２２は中位５ビ
ツト用の電流源、２１は下位５ビツト用の電流源、２６
は上位６ビツト用の電流スイッチ、２５は中位５ビツト
用の電流スイッチ、２４は下位５ビツト用の電流スイッ
チであり、２５　、２２　、２１の電流源の電流比は１
０２４対３２対１に設定されている。６０はカウンタ、
スイッチを制御する制御回路である。第５図に動作説明
用のタイミングチャートを示す。６１は積分器の出力で
あるアナログ出力１５０波形、５２は放電用スイッチ３
の導通期間、３３は上位６ビツト用電流スイツチ２６の
導通期間、３４は中位５ビツト用電流スイツチ２５の導
通期間、３５は下位５ビツト用電流スイツチ２４の導通
期間、６６はアナログに変換された信号を出力する期間
である。

まず導通期間３２でスイッチ６を閉じて容量２に充電さ
れている電荷を放電する。それと同時にディジタルデー
タを上位６ビツト、中位５ビツト、下位ビットに分けて
おのおのカウンタ２７゜２８　、２９にセットする。そ
の後、２４　、２５　、２６のスイッチを閉じると同時
にカウンタ２７　、２８　、２９　にクロックを供給し
、それぞれのカウンタにセットされたカウント数でスイ
ッチ２４　、２５　、２６を開く。これにより２１　、
２２　、２５の電流源の電流は、それぞれの導通期間だ
け容量２に流れ込み、積分器１の出力１６には波形５１
が出力される。その後のアナログ出力１３のアナログ出
力が、ディジタルデータをアナログに変換した値であり
、出力期間５６で次段に出力する。

以上のように１６ビツトを上位６ビツト、中位５ビツト
、下位５ビツトに分けることによってディジタルフィル
タに対応できる５μｓの変換時間に対して、５２．５６
の期間をそれぞれ１μｓとすると、変換に要す時間は３
μｓとなシ、必要クワ、ソ　〃　固　外υ　＃　ｆ：＋
、ｒｒヤ　ｆ’＋１１＜　−一部？ご一＝２１．３　乃
Ａ］玉り乙となシ、ＩＣで実現可能な数値となる。

以上２並列積分方式、３並列積分方式のＤＡＣ動作を説
明したが、ディジタルデータを入力した場合の複数のカ
ウ、ンタのカウント値は第６図に示すようになる。第６
図においてデータは（フルスケール）　−１ｄＢレベル
のサイン波の一部であシ左側が１６ビツトのデータをヘ
キサデシマル（１６進数）で表示したものである。右側
は６ビツト、５ビツト、５ビツトの３並列積分ＤＡＣの
３個のカウンタのカウント値である。但し中位５ビツト
のカウント値は別の理由により８個のオフセットカウン
トを加算しである。第６図Ａ。

Ｂ、Ｃに示す如く、データにより中位、下位５ビツトの
カウント数が上位６ビツトカウンタのカウント数と一致
する場合がある。このような場合は電流スイッチを閉じ
るタイミングが一致し、第５図の３６と５４　、５５の
長さが等しくなる。第６図Ｂの場合は中位５ビツトカウ
ンタがカウントを終了すると同時に上位６ビツトカウン
タもカウントを終了し電流スイッチを制御する信号は同
時にＬＯ’となる。このとき下位の電流スイッチ制御信
号がＬＯとなることにより、上位電流スイッチ制御信号
のグランドまたは電源ラインがわずかにゆらき゛、上位
電流スイッチ制御信号のパルス幅が正規、１″りわずか
に狂う現象がおこる。

このパルス幅の誤差が１クロツクの×ｏｏでも、リニア
リティは劣化する。クロック周波数を２５ＭＨｚとする
とクロックの周期１ｄ４ｏ＋、ｓである。パルス幅の誤
差が０．４ｎＳであっても上位の電流源は下位の電流源
の１０２４倍の電流を流しているため、積分値は下位電
流源の１０クロック分の誤差を持つことがわかる。パル
ス幅ジッタの許容値は１旦上 クロック周期の　すなわち±２０　ｐｓである。第０２
４ ７図に第６図のサイン波データをアカログ再生した場合
の出力波形と歪率波形を示す。第７図において５０１は
アナログサイン波出力波形、５０２は歪率波形であり、
第６図Ａ　、　Ｂ　、　Ｃのデータにより歪率すなわち
リニアリティが劣化していることがわかる。Ａ、Ｂ、Ｃ
以外の歪率劣化点はＡ。

Ｂ、Ｃと同一データの場所であり、Ａ’　Ｂ’び、ＡＩ
　Ｂ′。

ＣＩで示している。まに複数のカウンタに供給されてい
る共通りロックパルスが特定のカウンタにより影響を受
けてパルス幅が変化した場合も同様な問題がおきる。こ
のため並列積分方式ＤＡＣでは特にＩＣにおいである種
のディジタルデータによって、リニアリティが劣化する
という欠点があった。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をなくシ、デ
ィジタルデータによらずリニアリティ劣化の少いモノリ
シックＩＣ化されたディジタル・アナログ変換器を内蔵
したディジタル・オーディオ再生装置を提供するととに
ある。

〔発明の概要〕

並列積分形ＤＡＣの複数のカウンタのカウントが一致し
たとき、上位の電流スイッチを制御する制御信号のパル
ス幅のジッタがカウンタおよびセット・リセットフリッ
プフロップのグランド、電源のゆらぎに起因することに
着目し、複数のカウンタ、ノリツブフロップのグランド
と電源をＩＣ内で独立に分けることと、複数のカウンタ
に供給する共通りロックパルスが互いに影響を受けない
ようバッファ回路を介してそれぞれカウンタにクロック
パルスを供給することにより解決した。

〔発明の実施例Ｊ 本発明は、上記した目的の如く、高速・高精度１）ＡＣ
をモノリシックＩＣ化するものであるが、本発明の実施
例に先だって、カウンタおよび電流スイッチ制御信号に
ついて説明する。第８図は、５ビツトのカウンタのデー
タ入力回路、電流スイッチ制御信号発生回路である。簡
単のため回路構成は汎用のｒＴＬで説明する。第８図に
おいて、５３〜５７がディジタルデータ入力端子であり
、５７がＭＯＢ、５３がＬＳＢである。５日はカウンタ
にデータをセットするロード信号端子、５１はカウンタ
にデータをセットするロード回路であり、６２〜７１は
７４ＬＳＯＯであシ、７２は７４ＬＳυ４である。５２
は６段のリプルカウンタであり７４ＬＳ７Ａｆ層＃１て
ｌＡ六−６９はクロヅクスカ端梁〒ネる。７９はセント
・リセットフリップフロップ（５Ｒ−ＦＦ　）であり７
４ＬＳ７４で構成している。６０はセット端子、６１は
出力端子であり電流スイッチ制御信号が出力される。

動作を第９図のタイムチャートを使って説明する。ロー
ド端子５８に正のパルスが入力されるとカウンタ７７〜
７５には一例として０１１０１’の５ビツトのデータが
セットされる。７８はカウント終了を検出するためのエ
ツジ検出を行うカウンタであり、データロード時は常に
セットされる。

この後５９にクロックパルスが印加されるとカウンタけ
７３のＱ〜７７のＱの如く動作し゛”ｏｉｉｏｉ’即ち
１３個の計数が終わるとカウンタ７８のＱは立ち下がる
。カウンタにクロックを供給すると同時に６０にパルス
を入力し５Ｒ−ＦＦ７９の出力Ａ１をＨＩ’とする。こ
の状態で電流スイッチは導通状態になる。この後カウン
タ７８のＱが立ち下がると、この４８号が入力された５
Ｒ−ＦＦ７９はリセット状態になシロ１は１６の計数で
ＬＯ’となって電流スイッチは遮断状態となる。

上述したろ並列積分方式ＤＡＣではこのようなカウンタ
が６系統あるわけであるが、他のカウンタとカウント数
が同一値であった場合は他の５Ｒ−ＦＦの出力も同時に
導通状態から遮断状態になる。このため７８および７９
のカウンタのグランドラインに他のカウンタからノイズ
が入ってくれば７８および７９のカウンタの反転レベル
が変化しパルス幅がわずかに変化することが起こる。

５Ｒ−ＦＦ（７）セットのパルス幅はクロックパルスの
周期以下とする必要があるため５Ｒ−ＦＦは少なくとも
クロックパルス周波数で動作できるよう高速化する必要
がある。これに対し７８のカウンタはクロックの６２分
周の周波数で動作するので比較的低速でよい。このため
消費電流は５Ｒ−ＦＦ７９の方がカウンタ７８より大き
く、他のカウンタに及はす影響も大きい。

本発明はこの点に着目し、少なくとも３系統の５Ｒ−Ｆ
Ｆのクランド、電源ラインを同−ＩＣチップ内で独立に
しようとするものである。第１０図に本発明の一実施例
を示す。第１０図において２０４　、２０５　、２０６
は重みづけされた電流源の電流を断続する電流スイッチ
の制御信号を出力する５Ｒ−ＦＦであり第８図に示した
７９と同一機能のものである。２０７　、２０８　、２
Ｑ、９はそれぞれの５Ｒ−ＦＦの電源供給ラインであり
、２１０　、２１１　、２１２はそれぞれのグランドラ
インである。２１３はＩＣの電源供給端子であり、２１
４はＩＣのグランド端子である。

２１６は５Ｒ−ＦＦ　２０４　、２０５　、２０６のセ
ット端子に接続されたセント入力端子であり、２０１．
２０２．２０３は３系統のカウンタであり、第８図の５
２と同機能のものである。２１５はカウンタ２０１　、
２０２　、２０５にクロックパルスを供給するクロック
供給端子である。動作は第４図、第８図で説明した通り
であるが、５Ｒ−ＦＦ　２０４　、２０５　、２０６は
電源ライフ　２０７　。

２０８　、２０９をそれぞれ独立にし、互いに共通イン
ピーダンスを持たないようにＩＣの電源供給端子２１６
に接続している。グランドライン２１０　、２１１゜２
１２も同様にＩＣのグランド端子２１４に接続してイル
。第１０図に示す如く電源、グランドラインをレイアウ
トすることにより、５Ｒ−ＦＦ　２０５　、２０６と２
０４のパルス幅が一致しても、共通インピーダンスが、
少ないため互いにおよほす影響が少なくなり、ＤＡＣに
人力されるディジタルデータによって、リニアリティが
劣化する現象を改善することができる。

第１１図は本発明の他の実施例であり、第１０図と同一
番号のものは同一機能のものである。第１１図において
２２７はＳ几−ＦＦ２０４と上位カウンタ２０１の電源
ライン２３０はグランドライン、２２８は５Ｒ−ＦＦ２
０５と中位カウンタ２０２の電源ライン、２３１はグラ
ンドライン、２２９は５Ｒ−ＦＦ２０６と下位カウンタ
２０３の電源ライン、２５２はグランドラインである。

第１１図のようにカウンタまでも３系統の電源グランド
ラインを独立にレイアウトすれば改善の効果は更に大き
くなる。

第１２図は本発明のさらに他の実施例であり、３系統の
カウンタの一部にＩ２Ｌ　（ＩｎｔｅｇｒａｔｅｄＩｎ
ｊｅｃｔｉｏｎ　Ｌｏｇｉｃ）を使用した場合の例であ
る。

第１２図において、２０１　、２０２　、２０３はそれ
ぞれ上位。

ＥＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｎｐｌｅｄ　Ｌｏｇｉ
ｃ　）で構成している。

２５７　、２５８　、２！５９はそれぞれ上位、中位、
下位カウンタの低速段であｐ　Ｉ２Ｌで構成している。

２５４゜２５５　、２５６　ｉそれぞれＩ２Ｌ　（７）
　シマｆ　アリ、２６０．２６１　。

２６２はそれぞれの■２Ｌカウンタ２５７　、２５８　
、２５９　にインジェクタ電流を供給する抵抗である。

２６３はＩＣのインジェクタ電流供給端子である。２５
１は５Ｒ−ＦＦ２０４とＥＣＬカウンタ２ｏ１ノ電源供
給ラインであり、２３０はＥＣＬカウンタ２ｏ１と■２
Ｌカウンタ２５７とＳ　Ｒ−ＦＦ　２０４のグランドラ
インである。２５２　、２３１　ハ２５１　、２３０と
同様中位カウンタの電源ライン、グランドラインであり
、２５３　、２３２は２５１　、２３０と同様下位カウ
ンタの電源ライン。

グランドラインである。第１１図に示す如く３系統のカ
ウンタの電源ライン、インジェクタ電流ライン、グラン
ドラインを互いに独立にし共通インピーダンスを極力少
なくすることにより、第１０図と同様リニアリティ劣化
の改善ができる。

第１５図は本発明の別の実施例である。２６４　、２６
５　。

その他は第１２図と同じである。３系統のカウンタに供
給するクロックパルスをバッファ回路を介して独立にす
ることにより、クロックパルスが特定のカウンタにより
影響を受けてパルス幅が変化しても他のカウンタに影響
を及ぼすことがなくなり、第１２図に示した回路よりも
リニアリティ劣化の改善効果は更に大きくなる。

次にグランド電源ライン等の共通インピーダンス許容値
について述べる。共通インピーダンスは０であることが
望ましいが、実際のＩＣ回路において０にすることは困
難である。第１１図に示したレイアウト図の一部を詳細
に拡大したものを第１４図に示す。第１１図と同番号の
ものは同一物である。第１４図において２７１　、２７
２　、２８０　、２８１はｈ；ＣＬ　Ｔ−ｆ”Ｆである
。２７５　、２８２はＥＣＩ、−Ｉ２Ｌインタフェース
であり、２７４〜２７８と２８６〜２８６はｌ２ＬＴ−
ＦＦである。２７９　、２８７はｌ２Ｌ−ＥＣＬインタ
フェースであり、２０４　、２０５はＥＣＬ　Ｓ几−Ｆ
’Ｆである。

２８９はＩＣのボンディングバット、２８８はＩＣ内ア
ルミ配線抵抗等からなる共通インピーダンス、２９０は
ＩＣのボンディングワイヤ等からなる共通インピーダン
スである。第１４図に示した回路において共通インピー
ダンス２８８と２９０の和の許容値を計算する。第１４
図においてカウンタがカウント値を終了して２０４２０
５の５Ｒ−ＦＦ出力のパルスがＬＯ’となる場合にグラ
ンドライン２３０２５１に大きくノイズの影響を与える
のは、ＥＣＬＳ几−ＦＦ２０４　、２０５用のインタフ
ェース回路２７９　、２８７である。ＥＣＬ回路そのも
のは一般に出力をオンとしてもオフとしても消費電流は
変化しない。

１２Ｌ　−ＥＣＬインタフェース回路の具体例を第１５
図に示す。第１５図において２９６はＩ２Ｌ出力回路で
ありオン時は０．６ｍＡの電流を引き込みオン時は電流
を引かない。２９１は５■の電源であり、２９４はグラ
ンドである。２９２　、２９３はＩｃＬ回路用出力端子
であり、３０２は１．４Ｖの電源、３０１は１■の電源
である。２９７〜３００は抵抗であり２９７は２．２に
Ω、２９８は３ｋｆｌであり、２９９　、５００は後段
のＥＣＬ入カシカレベルり適当に選ばれる。

第１５図の回路において２９５が′″１１■′のとき２
９６は０．６ｍＡの電流を引き込みトランジスタ３０２
のペースは０■となシ、トランジスタ３０５はオンして
０．１ｍＡの電流を流すのでトータル消費電流は０．７
ｍＡとなる。２９５がＬＯ’のときはトランジスタ３０
２のベースは１．５Ｖとなり、３０２はオンして０２７
ｍＡの電流を流す。従って端子２９５がＨＩ’とＬＯ’
の場合で消費電流の差は０．７　ｍＡ　０．２７　ｍＡ
　”　０．４５　ｍＡとなる。

一部カウンタのクロック周波数を２５　ＭＨｚとすると
周期は４０　ｎｓとなり、１０２４倍の電流を制御する
パルス幅に許されるジッタは前述の如く±（ｄＱ　ｎｓ
　Ｘ面×ヲ）、即ち±２０　ｐｓである。トランジスタ
の立上がり時間を０７ｖ／Ａｏｏｎｓとすると±２０　
ｐｓの誤差を生じる電位差は十謂隆・０．７Ｖ即ち±０
．１４ｍＶ、幅にして０．２８ｍＶである。共通インピ
ーダンスＲにより０．４３　ｍＡの電流差で０．２８　
ｍＶとなるにはＨ，＝　十”旺＝　６５０ｍＱとなシこ
れが共通インピーダンスの許容値となる。第１４図の２
９０は通常２００ｍΩ程度あるので、■ｃ内アルミ配線
！４七六＝−４１−二２Ｃ−ノ、＋、＋＋お中６、＋Ｉ
よ４．−１１−１．−一部がある。

〔発明の効果〕

本発明によれば、並列積分形ディジタル・アナログ変換
回路の複数の電流スイッチを制御する制御信号発生回路
およびカウンタの相互干渉を少なくできるので、ＤＡＣ
にセットされる特定データによって、リニアリティの劣
化の少ないＤＡＣＩ　Ｃを実現できる効果がある。第１
３図に示した回路では従来０００３％であ、また歪率を
０．００２％に改善することができた。０００２％は１
６ピツ）　ＤＡＣの理論値に近く、高性能化がはかれた
。

【図面の簡単な説明】

第１図は従来ディジタルオーディオ再生装置のブロック
図、第２図は従来積分形ＤＡＣのブロック図、第３図は
第２図の動作説明図、第４図は６並列積分形ＤＡＣのブ
ロック図、第５図は第４図の動作説明図、第６図はディ
ジタルデータとカウント数の関係を示す図、第７図は説
明用波形図、第８図はカウンタと電流スイッチ制御説明
図、第１０図は本発明の一実施例を示す図、第１１図は
本発明の他の実施例を示す図、第１２図は本発明のさら
に他の実施例を示す図、第１３図は本発明の別の実施例
を示す図で−ある。第１４図は第１１図の一部を拡大し
て詳細に示す図、第１５図は１２１．−ｈ：ＣＬインタ
フェース回路の具体例を示す図である。 ２０４　’、　２０５　、２０６　・セットリセット７
リツプフロツプ、 ２０７　、２０８　、２０９　電源ライン、２１０　、
２１１　、２１２　グランドライン、２１５・・・電源
供給端子、 ２１４・グランド供給端子、 ２５１　、２５２　、２５５　電源ライン、２３０　、
２３１　、２５２・・・グランドライン、２６０　、２
６１　、２６２・・・インジェクタ電流供給抵抗、２６
３　インジェクタ電流供給端子、 ２６４　、２６５　、２６６・・クロックバッファ回路
。 第１図 菓Ｚ　図 箔　３　回 ／ｊＦ１期　“ 竿４図 ／ｌ　／２ 第５　図 ７周期 第６図 第７０ 第６図 第り　Ｌ≧Ｘ り７ ７翻Ｑ　■ ： ； ６θ　１ ； に１ 第　１０図 笛１／図 蜀ｔｚ図 葛１３図 葉７４図 茗１５図

Claims (1)

1. 【特許請求の範囲】 １　情報信号をディジタル信号に変換し、光または磁気
   などの手段によりディスク、テープ等の記録媒体に記録
   し、該記録媒体から光または磁気などの手段によって信
   号を読み出したり、電波等の伝送手段によって送受信し
   たディジタル信号を誤シ検出・訂正などのディジタル信
   号処理を行った後、ディジタル・アナログ変換器により
   、アナログ信号に変換するディジタル記録信号再生装置
   において、ディジタル信号処理後のディジタルデータを
   複数に分割し、重みづけされた複数の電流源の電流を断
   続するスイッチを、該分割されたディジタルデータ値に
   応じた期間だけ制御して電流源を積分器に接続してアナ
   ログ信号を得るＩＣ回路であって、分割されたディジタ
   ルデータに応じた期間の信号をカウンタとパルス幅発生
   器により得る複数の回路より得る構成とし、前記複数の
   パルス幅発生器の電源ライン及びグランドラインの共通
   インピータンスを５００２鳩以Ｆとしたととを特徴とす
   るディジクル記録信号再生装置。 ２、特許請求範囲第１項記載において、カウンタとパル
   ス幅発生器よりなる複数の回路の電源ライン及びグラン
   ドラインの共通インピーダンスを５００ｍΩ以下とした
   ことを特徴とするディジタル記録信号再生装置。 ６　特許請求範囲第２項記載において、カウンタは高速
   段と低速段のＩ２Ｌ（Ｉｎｔｅｇｒａｔｅｄ　Ｉｎｊｅ
   ｃｔｉｏｎＬｏｇｉりにより構成し、複数のカウンタの
   Ｉ２Ｌのシマおよびインジェクタ電流供給ラインを互い
   に独立させ共通インピーダンスを５００ｍΩ以下とした
   ことを特徴とする記録信号再生装置。 ４　特許請求の範囲第１項、第２項、第６項のいずれか
   記載のものにおいて、複数のカウンタに供給するタロツ
   クパルスが互いのカウンタによって影響を受けないよう
   、複数のバッファ回路を介したクロックツ（ルスを複数
   のカウンタに供給することを特徴とするディジタル記録
   信号再生装置０