KR101622856B1 - 펄스 발생 장치 및 펄스 발생 방법 - Google Patents

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미츠비시 히타치 파워 시스템즈 가부시키가이샤
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    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
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Abstract

펄스 발생 회로(12)는 하나의 리니어 PWM 펄스가 제1 비트 수로 정해지는 듀티비의 PWM 파형을 출력하는 PWM 파형 출력부(20), 제1 비트 수보다도 큰 제2 비트 수로 정해진 듀티비를 나타내는 제어 신호가 입력되는 입력 커넥터(22), 입력 커넥터(22)에 입력된 제어 신호에 기초하여, 제2 비트 수에 따라 연속된 복수의 리니어 PWM 펄스로 구성되는 세트를 1주기로 하도록, PWM 파형 출력부(20)로부터 출력시키는 PWM 파형을 설정하는 설정부(24)를 구비한다.

Description

펄스 발생 장치 및 펄스 발생 방법{PULSE GENERATION DEVICE AND PULSE GENERATION METHOD}
본 발명은 펄스 발생 장치 및 펄스 발생 방법에 관한 것이다.
출력하는 펄스의 듀티비를 변조시키는 펄스 폭 변조(pulse width modulation:PWM)는 널리 사용되고 있는 기술이다.
펄스 폭 변조는, 예를 들어 특허문헌 1에 기재되어 있는 바와 같이, 정(定)전류 제어 회로에 있어서, 부하 전류를 제어하는 트랜지스터의 온, 오프 제어에 사용된다.
일본 특허 공개 제2001-318721호 공보
그러나, 펄스 폭 변조로 출력되는 펄스의 듀티비의 정밀도는, 출력되는 펄스의 듀티비를 정하는 비트 수에 의존한다. 즉, 펄스 발생 회로로부터 출력시키는 펄스의 듀티비를 제어하는 제어 신호의 비트 수가, 펄스 발생 회로가 출력하는 펄스의 비트 수보다도 큰 경우에는, 펄스 발생 회로가 출력하는 펄스는, 제어 신호에 의해 나타내어지는 듀티비의 정밀도를 갖지 않는 것으로 된다.
본 발명은 이와 같은 사정을 감안하여 이루어진 것으로, 출력하는 펄스의 듀티비를 정하는 비트 수보다도, 높은 정밀도의 듀티비를 나타내는 PWM 파형을 출력할 수 있는, 펄스 발생 장치 및 펄스 발생 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 펄스 발생 장치 및 펄스 발생 방법은 이하의 수단을 채용한다.
즉, 본 발명의 제1 형태에 관한 펄스 발생 장치는, 하나의 펄스가 제1 비트 수로 정해지는 듀티비의 PWM 파형을 출력하는 PWM 파형 출력 수단과, 상기 제1 비트 수보다도 큰 제2 비트 수로 정해진 듀티비를 나타내는 제어 신호가 입력되는 입력 수단과, 상기 입력 수단에 입력된 상기 제어 신호에 기초하여, 상기 제2 비트 수에 따라 연속된 복수의 상기 펄스로 구성되는 세트를 1주기로 하도록, 상기 PWM 파형 출력 수단이 출력하는 상기 PWM 파형을 설정하는 설정 수단을 구비한다.
상기 형태에 의하면, PWM 파형 출력 수단에 의해, 하나의 펄스가 제1 비트 수로 정해지는 듀티비의 PWM 파형이 출력된다. 그런데, 입력 수단에 의해 입력되는 듀티비를 나타내는 제어 신호는, 제1 비트 수보다도 큰 제2 비트 수로 정해져 있다. 즉, PWM 파형 출력 수단으로부터 출력되는 하나의 펄스는, 상기 제2 비트 수로 정해지는 듀티비의 정밀도를 갖지 않는다.
따라서, 설정 수단에 의해, 입력 수단에 입력된 제어 신호에 기초하여, 제2 비트 수에 따라 연속된 복수의 펄스로 구성되는 세트를 1주기로 하도록, PWM 파형 출력 수단이 출력하는 PWM 파형이 설정된다. 즉, 제1 비트 수로 정해지는 펄스 하나에서는, 제2 비트 수로 정해진 듀티비의 정밀도를 얻을 수 없으므로, 연속된 복수의 펄스를 조합하고, 이것을 1주기로 함으로써, 제2 비트 수로 정해진 듀티비의 정밀도를 얻는다.
예를 들어, 제1 비트 수를 6비트로 하고, 하나의 펄스를 1주기로 한 경우의 듀티비의 해상도(정밀도)는 1주기당 63이며, 약 1.6％ 간격으로 듀티비는 설정 가능하게 된다. 한편, 제2 비트 수를 7비트로 하면, 6비트의 펄스 2개로 구성되는 세트를 1주기로 한 PWM 파형을 출력한다. 이에 의해, 가상적으로 7비트(6비트×2)로 정해지는 듀티비의 PWM 파형이 출력되는 것으로 된다. 이 경우의 듀티비의 해상도는, 1주기당 126이며, 약 0.8％ 간격으로 듀티비는 설정 가능하게 된다.
따라서, 본 형태에 의하면, 출력하는 펄스의 듀티비를 정하는 비트 수보다도, 높은 정밀도의 듀티비를 나타내는 PWM 파형을 출력할 수 있다.
상기 제1 형태에서는, 상기 세트를 구성하는 복수의 상기 펄스의 수를, 상기 제2 비트 수와 상기 제1 비트 수의 차를 n으로 한 경우에, 2n개로 하는 구성이 바람직하다.
상기 구성에 의하면, 제2 비트 수와 제1 비트 수의 차를 산출하는 것만으로, 세트를 구성하는 제1 비트 수의 펄스의 수를 간이하게 구할 수 있다.
상기 제1 형태에서는, 상기 설정 수단이, 상기 제2 비트수로 나타내어지는 상기 제어 신호 중, 상기 제1 비트 수에 상당하는 상위 비트를 상기 제1 비트 수로 정해지는 하나의 상기 펄스로 나타내고, 나머지의 비트를 2n-1개(n은 상기 제2 비트 수와 상기 제1 비트 수의 차)의 상기 펄스로 나타내도록 설정하는 구성이 바람직하다.
상기 구성에 의하면, 예를 들어 제1 비트 수가 6비트이며, 제2 비트 수가 7비트인 경우, 6비트의 펄스 2개로 구성되는 세트를 1주기로 한 PWM 파형이 출력되므로, 7비트로 나타내어지는 제어 신호 중, 상위 6비트의 제어 신호가 한쪽의 펄스로 나타내어지고, 나머지가 다른 쪽의 펄스로 나타내어지는 것으로 된다. 또한. 예를 들어, 제1 비트 수가 6비트이며, 제2 비트 수가 8비트인 경우, 6비트의 펄스 4개로 구성되는 세트를 1주기로 한 PWM 파형이 출력되므로, 8비트로 나타내어지는 제어 신호 중, 상위 6비트의 제어 신호가 하나의 펄스로 나타내어지고, 나머지가 3개의 펄스로 나타내어지는 것으로 된다. 따라서, 본 구성은, 세트를 구성하는 복수의 펄스를 간이하게 생성할 수 있다.
상기 제1 형태에서는, 상기 설정 수단이, 상기 나머지의 비트를, 상위부터 자리수가 하나 증가할 때마다, 앞의 자리수의 2배의 수의 상기 펄스로 나타내도록 설정하는 구성이 바람직하다.
상기 구성에 의하면, 예를 들어 제1 비트 수가 6비트이며, 제2 비트 수가 9비트인 경우, 제어 신호의 상위 1비트로부터 6비트가 하나의 펄스로 나타내어지고, 제어 신호의 7비트째가 하나의 펄스로 나타내어지고, 제어 신호의 8비트째가 7비트째의 2배의 수의 펄스인 2개의 펄스로 나타내어지고, 제어 신호의 9비트째가 8비트째의 2배의 수의 펄스인 4개의 펄스로 나타내어지는 것으로 된다. 따라서, 본 구성은, 제어 신호를 구성하는 각 비트를 나타내는 펄스를 간이하게 생성할 수 있다.
한편, 본 발명의 제2 형태에 관한 펄스 발생 방법은, 하나의 펄스가 제1 비트 수로 정해지는 듀티비의 PWM 파형을 출력하는 펄스 발생 방법이며, 상기 제1 비트 수보다도 큰 제2 비트 수로 정해진 듀티비를 나타내는 제어 신호가 입력되는 제1 공정과, 상기 제어 신호에 기초하여, 상기 제2 비트 수에 따라 연속된 복수의 상기 펄스로 구성되는 세트를 1주기로 하도록 설정하는 제2 공정과, 상기 제2 공정에 의해 설정된 상기 세트를 1주기로 하여 PWM 파형을 출력하는 제3 공정을 포함한다.
본 발명에 따르면, 출력하는 펄스의 듀티비를 정하는 비트 수보다도, 높은 정밀도의 듀티비를 나타내는 PWM 파형을 출력할 수 있다고 하는 우수한 효과를 갖는다.
도 1은 본 발명의 실시 형태에 따른 펄스 발생 회로를 구비한 구동 회로의 구성을 도시하는 블록도이다.
도 2는 본 발명의 실시 형태에 따른 펄스 발생 회로의 기능을 도시하는 기능 블록도이다.
도 3은 본 발명의 실시 형태에 따른 6비트로 정해지는 듀티비의 PWM 펄스의 일례를 나타낸 도면이다.
도 4는 본 발명의 실시 형태에 따른 6비트의 리니어 PWM 펄스를 사용하여 가상적으로 7비트의 PWM 펄스를 출력하는 경우에 있어서의 설정의 일례를 나타낸 도면이다.
도 5는 본 발명의 실시 형태에 따른 6비트의 리니어 PWM 펄스를 사용하여 가상적으로 8비트의 PWM 펄스를 출력하는 경우에 있어서의 설정의 일례를 나타낸 도면이다.
도 6은 본 발명의 실시 형태에 따른 제어 신호가 "0101011"의 경우에 있어서의 PWM 펄스를 나타내는 모식도이다.
도 7은 본 발명의 실시 형태에 따른 제어 신호가 "01010101"의 경우에 있어서의 PWM 펄스를 나타내는 모식도이다.
도 8은 본 발명의 실시 형태에 따른 제어 신호가 "01010110"의 경우에 있어서의 PWM 펄스를 나타내는 모식도이다.
도 9는 본 발명의 실시 형태에 따른 PWM 펄스의 규칙성의 설명에 필요로 하는 모식도이다.
이하에, 본 발명에 따른 펄스 발생 장치 및 펄스 폭 변조 방법의 일 실시 형태에 대해, 도면을 참조하여 설명한다.
도 1은 본 실시 형태에 따른 구동 회로(10)의 구성을 도시하는 블록도이다.
구동 회로(10)는 펄스 발생 회로(12), 절연 트랜스(14), 정류 회로(16), 피구동체(18)를 구비한다. 또한, 절연 트랜스(14)의 1차측을 흐르는 전류는, 도시하지 않은 전류 측정 장치로 측정하는 것으로 한다.
본 실시 형태에 따른 구동 회로(10)는 절연 트랜스(14)의 1차측에 전력을 펄스 전압으로 하여 출력하는 펄스 발생 회로(12)를 구비하고, 2차측에 계측, 구동 및 제어 중 어느 하나를 행하는 피구동체(18)가 정류 회로(16)를 통해 접속되어 있다. 그리고, 구동 회로(10)는 2차측에 접속된 피구동체(18)에 의해 전력이 소비됨으로써 발생하는 1차측의 전류의 변화를 측정하여, 계측 수단에 의한 계측 및 구동, 제어 등의 수단에 의한 구동 또는 제어, 및 대상 회로에 있어서의 단선이나 단락 등의 유무나 신호 상태의 진단, 즉 건전성 진단을 행한다.
도 2는 본 실시 형태에 따른 펄스 발생 회로(12)의 기능을 도시하는 기능 블록도이다. 펄스 발생 회로(12)는 하나의 펄스가 제1 비트 수로 정해지는 듀티비의 PWM(Pulse Width Modulation) 파형을 출력하는 PWM 파형 출력부(20), 제1 비트 수보다도 큰 제2 비트 수로 정해진 듀티비를 나타내는 제어 신호가 입력되는 입력 커넥터(22)를 구비한다.
또한, 본 실시 형태에 따른 펄스 발생 회로(12)는 일례로서 도 3에 나타내어지는 바와 같이, 10㎱(100㎒)의 미소 펄스가 0에서 63개 중 어느 하나로 배열되는 파형을 반복함으로써 6비트, 즉 해상도(정밀도)가 63의 PWM 펄스를 630㎱(100/63＝1.58㎒) 주기로 출력한다. 즉, 펄스 발생 회로(12)는 제1 비트 수가 6비트이며, 약 1.6％ 간격으로 PWM 펄스의 듀티비를 설정 가능하게 한다.
한편, 펄스 발생 회로(12)에 입력되는 제어 신호의 제2 비트 수는, 일례로서 20비트로 된다. 이로 인해, 6비트의 PWM 펄스 그 자체만으로는, 20비트의 제어 신호의 해상도 1032192를 실현할 수 없다.
따라서, 펄스 발생 회로(12)는 입력 커넥터(22)에 입력된 제어 신호에 기초하여, 제2 비트 수에 따라 연속된 복수의 PWM 펄스로 구성되는 세트를 1주기로 하도록, PWM 파형 출력부(20)로부터 출력시키는 PWM 파형을 설정하는 설정부(24)를 구비한다.
즉, 6비트의 PWM 펄스 하나에서는, 20비트의 제어 신호로 정해진 듀티비의 정밀도를 얻을 수 없으므로, 연속된 복수의 6비트의 PWM 펄스를 조합함으로써, 20비트로 정해진 듀티비의 정밀도를 얻는다.
이어서, 6비트의 PWM 펄스를 복수 사용하여, 가상적으로 7비트 이상의 PWM 펄스를 출력하는 경우를 구체적으로 설명한다. 이하의 설명에 있어서, 6비트의 PWM 펄스를 리니어 PWM 펄스라고 하고, 7비트 이상의 PWM 펄스를 단순히 PWM 펄스라고 한다.
도 4는 설정부(24)에 의한 6비트의 리니어 PWM 펄스를 사용하여, 가상적으로 7비트의 PWM 펄스를 출력하는 경우에 있어서의 설정의 일례를 나타낸 도면이다. 또한, 7비트의 PWM 펄스에서는, 약 0.8％ 간격으로 듀티비가 설정 가능하게 된다.
해상도 63의 6비트의 리니어 PWM 펄스를 사용하여 해상도 126의 7비트의 PWM 펄스를 출력하는 경우에는, 6비트의 리니어 PWM 펄스가 2주기 조합됨으로써 실현된다. 그리고, 이와 같이 설정된 7비트의 PWM 펄스가 연속해서 출력됨으로써, PWM 파형으로 된다.
도 4의 예에서는, 듀티비 50.8％(32/63≒50.8)의 리니어 PWM 펄스 A와 듀티비 49.2％(31/63≒49.2)의 리니어 PWM 펄스 A'가 1세트로 되고, 반복 출력됨으로써, 50％(63/126＝50)의 듀티비인 7비트(6비트×2＝7비트)의 PWM 펄스 B에 의한 PWM 파형이 가상적으로 실현되는 것으로 된다. 또한, 7비트의 PWM 펄스 B는, 6비트의 리니어 PWM 펄스가 2개 조합되어 실현되어 있으므로, 주기가 1.26㎲(790㎑)로 된다.
도 5는 설정부(24)에 의한 6비트의 리니어 PWM 펄스를 사용하여 가상적으로 8비트의 PWM 펄스를 출력하는 경우에 있어서의 설정의 일례를 나타낸 도면이다. 또한, 8비트의 PWM 펄스에서는, 약 0.4％ 간격으로 듀티비가 설정 가능하게 된다.
6비트의 리니어 PWM 펄스를 사용하여 해상도 252의 8비트의 PWM 펄스를 출력하는 경우에는, 7비트의 PWM 펄스를 2주기, 즉 6비트의 리니어 PWM 펄스가 4주기 조합됨으로써 실현된다.
도 5의 예에서는, 듀티비 50.8％(32/63≒50.8)의 리니어 PWM 펄스 A를 2주기 1세트로 하여 7비트의 PWM 펄스 B로 하고, 듀티비 50.8％(32/63≒50.8)의 리니어 PWM 펄스 A와 듀티비 49.2％(31/63≒49.2)의 리니어 PWM 펄스 A'를 1세트로 하여 7비트의 PWM 펄스 B'로 한다. 그리고, 7비트의 PWM 펄스 B와 PWM 펄스 B'가 1세트로 되고, 반복 출력됨으로써, 50.4％(127/252＝50.4)의 듀티비인 8비트의 PWM 펄스 C에 의한 PWM 파형이 가상적으로 실현되는 것으로 된다. 또한, 8비트의 PWM 펄스 C는, 리니어 PWM 펄스가 4개 조합되어 실현되어 있으므로, 주기가 2.52㎲(395㎑)로 된다.
이하, 마찬가지로, 설정부(24)는 조합하는 리니어 PWM 펄스의 수를 증가시킴으로써, 가상적으로 20비트의 PWM 펄스를 설정한다. 또한, 20비트의 PWM 펄스는, 19비트의 PWM 펄스를 2주기, 즉 리니어 PWM 펄스를 16384개 조합함으로써 실현된다. 이에 의해, 6비트의 리니어 PWM 펄스에서는 실현할 수 없었던, 해상도 1032192의 PWM 펄스에 의한 PWM 파형이 실현되는 것으로 된다. 또한, 20비트의 PWM 펄스는, 주기가 10.3㎳(96.5㎐)로 된다.
이와 같이, 펄스 발생 회로(12)는 설정부(24)의 설정에 의해, 리니어 PWM 펄스의 듀티비를 시간적으로 변화시킴으로써, 리니어 PWM 펄스의 듀티비를 정하는 비트 수보다도, 높은 정밀도의 듀티비를 나타내는 PWM 파형을 출력한다. 환언하면, 펄스 발생 회로(12)는 PWM과 PDM(Pulse De㎱ity Modulation:펄스 밀도 변조)을 조합하여 펄스를 발생시킨다.
또한, 세트를 구성하는 복수의 리니어 PWM 펄스의 수는, 제1 비트 수가 6비트이며 제2 비트 수가 7비트인 경우에는 2개, 제1 비트 수가 6비트이며 제2 비트 수가 8비트인 경우에는 4개, 제1 비트 수가 6비트이며 제2 비트 수가 9비트인 경우에는 8개, 제1 비트 수가 6비트이며 제2 비트 수가 20비트인 경우에는 16384개라고 하는 것 같이, 제2 비트 수와 제1 비트 수의 차(이하,「비트 차」라고 함)를 n으로 한 경우에, 2n개로 된다. 따라서, 설정부(24)는 제2 비트 수와 제1 비트 수의 차를 산출함으로써, 간이하게 제2 비트 수로 되는 PWM 펄스를 구성하는 리니어 PWM 펄스의 수를 구할 수 있다.
이어서, 제2 비트 수의 PWM 펄스를 구성하는 리니어 PWM 펄스 각각의 듀티비의 결정 방법에 대해 설명한다.
상술한 바와 같이, 제2 비트 수의 PWM 펄스는, 복수의 리니어 PWM 펄스로 구성되는 세트를 1주기로 하여 실현된다. 즉, 복수의 리니어 PWM 펄스로 구성되는 제2 비트 수의 PWM 펄스의 듀티비가, 제어 신호에 의해 나타내어지는 듀티비에 합치되어 있으면, 세트를 구성하는 리니어 PWM 펄스 각각의 듀티비는 어느 것이라도 상관없다.
그러나, 펄스 발생 회로(12)에 설정부(24)의 기능을 실장(프로그래밍)하기 위해서는, 세트를 구성하는 리니어 PWM 펄스 각각의 듀티비의 결정에 규칙성을 갖게 하는 편이 바람직하다.
따라서, 본 실시 형태에 따른 설정부(24)는 제2 비트수로 나타내어지는 제어 신호 중, 제1 비트 수에 상당하는 상위 비트를 하나의 리니어 PWM 펄스로 나타내고, 나머지의 비트를 2n-1개의 리니어 PWM 펄스로 나타내도록 설정한다. n은, 비트 차이다. 또한, 제1 비트 수에 상당하는 상위 비트라 함은, 제1 비트 수와 같은 수의 상위 비트이며, 제1 비트 수가 6비트인 경우에는, 상위 비트라 함은 상위 6비트를 말한다.
도 6은 설정부(24)에 의한 설정의 구체예이며, 제1 비트 수가 6비트이고 제2 비트 수가 7비트이며, 제어 신호가 "0101011"(＝43)의 경우에 있어서 출력되는 PWM 파형이다. 이 경우, 비트 차 n은 7-6＝1로 된다. 그리고, 도 6에 나타내어지는 바와 같이, 7비트의 제어 신호 중, 제1 비트 수인 6비트에 상당하는 상위 6비트 "010101"(＝21)이 하나의 리니어 PWM 펄스로 나타내어지고, 나머지로 되는 하위 1비트인 7비트째 "010101＋000001"(＝21＋1＝22)이 하나(21-1＝1)의 리니어 PWM 펄스로 나타내어진다.
도 7은 제어 신호가 8비트의 "01010101"(＝85)의 경우에 있어서의 PWM 파형이다. 이 경우, 비트 차 n은 8-6＝2로 된다. 그리고, 도 8에 나타내어지는 바와 같이, 제어 신호 중, 제1 비트 수인 6비트에 상당하는 상위 비트 "010101"(＝21)이 리니어 PWM 펄스로 나타내어지고, 나머지로 되는 하위 2비트가 3개(22-1＝3)의 리니어 PWM 펄스로 나타내어진다. 그리고, 도 7의 예에서는, 제어 신호의 7비트째가 하나의 리니어 PWM 펄스로 나타내어지고, 8비트째가 2개의 리니어 PWM 펄스로 나타내어진다. 구체적으로는, 7비트째의 리니어 PWM 펄스가 "010101＋000000"(＝21＋0＝21)을 나타내고, 8비트째의 2개의 리니어 PWM 펄스가 각각 "010101＋000001"(＝21＋2＝22)과 "010101＋000000"(＝21＋0＝21)을 나타낸다.
도 8은 제어 신호가 8비트의 "01010110"(＝86)의 경우에 있어서의 PWM 파형이다. 도 8에 나타내어지는 바와 같이, 제어 신호 중, 제1 비트 수인 6비트에 상당하는 상위 비트 "010101"(＝21)이 하나의 리니어 PWM 펄스로 나타내어지고, 도 7의 예와 마찬가지로 나머지로 되는 7비트째가 하나의 리니어 PWM 펄스로 나타내어지고, 8비트째가 2개의 리니어 PWM 펄스로 나타내어진다. 도 8의 예에서는, 7비트째의 리니어 PWM 펄스가 "010101＋000001"(＝21＋1＝22)을 나타내고, 8비트째의 리니어 PWM 펄스가 각각 "010101＋000000"(＝21＋0＝21)과 "010101＋000001"(＝21＋1＝22)을 나타낸다.
또한, 제어 신호가, 예를 들어 10비트인 경우에는, 제어 신호 중, 제1 비트 수인 6비트에 상당하는 상위 6비트가 하나의 리니어 PWM 펄스로 나타내어지고, 나머지로 되는 하위 4비트가 15개(24-1＝15)인 리니어 PWM 펄스로 나타내어진다. 구체적으로는, 7비트째가 1개의 리니어 PWM 펄스로 나타내어지고, 8비트째가 2개의 리니어 PWM 펄스로 나타내어지고, 9비트째가 4개의 리니어 PWM 펄스로 나타내어지고, 10비트째가 8개의 리니어 PWM 펄스로 나타내어진다.
즉, 제어 신호 중 제1 비트 수에 상당하는 상위 비트를 제외한 나머지의 비트는, 상위부터 자리수가 하나 증가할 때마다, 앞의 자리수의 2배의 리니어 PWM 펄스로 나타내어진다.
이것을 이용하여, 설정부(24)는 제어 신호 중 제1 비트 수에 상당하는 상위 비트를 제외한 나머지의 비트를, 상위부터 자리수가 하나 증가할 때마다, 앞의 자리수의 2배의 리니어 PWM 펄스로 나타내도록 설정한다.
또한, 상술하고 있는 바와 같이, 6비트의 리니어 PWM 펄스의 1주기를 1단위로서 생각하면, 7비트의 PWM 펄스는 리니어 PWM 펄스 2주기로 나타내어지고, 8비트의 PWM 펄스는 리니어 PWM 펄스 4주기로 나타내어지고, 9비트의 PWM 펄스는 리니어 PWM 펄스 8주기로 나타내어지고, 이하 마찬가지로 비트의 자리수가 하나 올라갈 때마다, 리니어 PWM 펄스의 주기가 2배씩 증가한다. 표현을 바꾸면, 펄스 발생 회로(12)로부터 출력되는 PWM 파형에 있어서, 제어 신호의 7비트째를 나타내는 비트는 2주기에 1회 더해지고, 제어 신호의 8비트째를 나타내는 비트는 4주기에 1회 더해지고, 제어 신호의 9비트째를 나타내는 비트는 8주기에 1회 더해지고, 이하 마찬가지로 제어 신호의 각 비트째를 나타내는 비트는, 2n(n은 비트 차)주기에 1회 더해진다고 하는, 자리수 높임과 동일한 재귀 관계로 되는 규칙성이 발견된다.
이 규칙성을, 도 9를 참조하여 설명한다.
도 9에 있어서, 리니어는 제어 신호의 최상위의 1비트째로부터 6비트째의 값을 나타내고, TYPE_A는 제어 신호의 7비트째의 값을 나타내고, TYPE_B는 제어 신호의 8비트째의 값을 나타내고, TYPE_C는 제어 신호의 9비트째의 값을 나타내고, TYPE_D는 제어 신호의 10비트째의 값을 나타내고, TYPE_E는 제어 신호의 11비트째의 값을 나타낸다. 또한, 이하 마찬가지로 계속해서, 제어 신호가 20비트로 나타내어져 있는 경우에는, TYPE_N이 제어 신호의 20비트째의 값을 나타내는 것으로 된다.
구체적으로는, 설정부(24)는 제어 신호가 6비트인 경우에는 하나의 리니어 PWM 펄스를 설정하고, 제어 신호가 7비트인 경우에는 리니어 PWM 펄스와 제어 신호의 7비트째인 TYPE_A를 나타내는 리니어 PWM 펄스를 설정하고, 제어 신호가 8비트인 경우에는 리니어 PWM 펄스와 제어 신호의 7비트째인 TYPE_A를 나타내는 리니어 PWM 펄스 외에, 제어 신호의 8비트째인 TYPE_B를 나타내는 리니어 PWM 펄스와 제어 신호의 7비트째인 TYPE_A를 나타내는 리니어 PWM 펄스가 연속된 세트로서 출력되도록 설정한다.
또한, 설정부(24)는 제어 신호가 9비트인 경우에는, 리니어 PWM 펄스, 제어 신호의 7비트째인 TYPE_A를 나타내는 리니어 PWM 펄스, 제어 신호의 8비트째인 TYPE_B를 나타내는 리니어 PWM 펄스 및 제어 신호의 7비트째인 TYPE_A를 나타내는 리니어 PWM 펄스 외에, 제어 신호의 9비트째인 TYPE_C를 나타내는 리니어 PWM 펄스, 제어 신호의 7비트째인 TYPE_A를 나타내는 리니어 PWM 펄스, 제어 신호의 8비트째인 TYPE_B를 나타내는 리니어 PWM 펄스 및 제어 신호의 7비트째인 TYPE_A를 나타내는 리니어 PWM 펄스가 연속된 세트로서 출력되도록 설정한다.
이하, 마찬가지로, 설정부(24)는 제어 신호가 10비트인 경우에는, 제어 신호의 10비트째를 나타내는 TYPE_D를 나타내는 리니어 PWM 펄스를 포함하는 8개의 리니어 PWM 펄스가 더 더해지고, 제어 신호가 11비트인 경우에는, 제어 신호의 11비트째를 나타내는 TYPE_E를 나타내는 리니어 PWM 펄스를 포함하는 16개의 리니어 PWM 펄스가 더 더해진다.
여기서, 도 9에 나타나는 예의 PWM 파형을 출력시키기 위한 컴퓨터 프로그램의 일례를 설명한다.
리니어 PWM 펄스의 주기의 카운트를 blkcnt라고 나타내고, 출력하고자 하는 20비트의 값을 PWM_DATA[19:0]라고 나타내면 각 TYPE은 하기 표 1과 같은 관계로 된다.
Figure 112014029085182-pct00001
또한, PWM값이라 함은, 리니어 PWM 펄스에 포함되는 듀티비를 나타내는 것으로 되는 미소 펄스의 수이며, PWM값을 나타내는 식에 있어서의 우변의 제1 항은 제어 신호의 상위 6비트까지의 값을 나타내고 있다. 한편, 우변의 제2 항은 제어 신호의 상위 7비트째 이후([] 내의 값으로부터 20을 뺀 비트째)를 나타내고 있다.
또한, 제1 비트 수를 M으로 함과 함께 제2 비트 수를 N으로 하여, 표 1에 나타내어지는 식을 일반화한 식이 하기 수학식 1이다. 하기 수학식 1에 있어서, "1＜＜r"는 1을 r비트(0≤r≤N-M-1)만큼 좌측 시프트한 상태를 나타낸다. 또한, "LINEAR_DATA"는 M비트의 PWM 펄스의 값을 나타내고, "TARGET_DATA"는 N비트의 제어 신호의 설정값을 나타낸다. 즉, LINEAR_DATA는 표 1에 나타내어지는 식의 PWM값에 대응하고, TARGET_DATA[N-1:N-M]은 우변의 제1 항에 대응하고, TARGET_DATA[N-M-1-r]은 우변의 제2 항에 대응한다.
[수학식 1]
if(blkcnt[r:0]＝＝"1＜＜r"){LINEAR_DATA＝TARGET_DATA[N-1:N-M]＋TARGET_DATA[N-M-1-r];}
펄스 발생 회로(12)는 상기 표 1 또는 수학식 1에 나타내어지는 관계식을 이용한 프로그램을 설정부(24)로서 실장됨으로써, 세트를 구성하는 복수의 리니어 PWM 펄스를 간이하게 설정할 수 있게 된다.
이상 설명한 바와 같이, 본 실시 형태에 따른 펄스 발생 회로(12)는 제1 비트 수보다도 큰 제2 비트 수로 정해진 듀티비를 나타내는 제어 신호가 입력되고, 제어 신호에 기초하여, 제2 비트 수에 따라 연속된 복수의 리니어 PWM 펄스로 구성되는 세트를 1주기로 하도록 설정하고, 설정한 세트를 1주기로 하여 PWM 파형을 출력한다.
따라서, 펄스 발생 회로(12)는 출력하는 리니어 PWM 펄스의 듀티비를 정하는 비트 수보다도, 높은 정밀도의 듀티비를 나타내는 PWM 파형을 출력할 수 있다.
또한, 종래의 기술에서는, 듀티비의 정밀도를 높이기 위해, 펄스 발생 회로가 출력하는 펄스를 정하는 비트 수(본 실시 형태에서 말하는 제1 비트 수)를 단순하게 크게 하는 것이 생각된다. 이 경우, 1비트에 상당하는 시간이 일정하면, 출력되는 펄스의 주기가 길어진다. 즉, 낮은 정밀도로 충분한 경우이어도, 펄스 발생 회로로부터는 주기가 긴 펄스가 출력된다.
그러나, 본 실시 형태에 따른 펄스 발생 회로(12)에서는, 듀티비의 정밀도가 낮은 정밀도로 충분한 경우, 제어 신호를 나타내는 제2 비트 수를 작게 함으로써, 펄스 발생 회로(12)로부터는, 상기 낮은 정밀도에 따른 적은 수의 리니어 PWM 펄스의 세트를 1주기로 한 PWM 파형이 출력되는 것으로 된다. 그로 인해, 본 실시 형태에 따른 펄스 발생 회로(12)는 낮은 정밀도의 듀티비의 PWM 파형을 짧은 주기(짧은 시간)에서 출력할 수 있다.
또한, 본 실시 형태에 따른 설정부(24)는 세트를 구성하는 복수의 리니어 PWM 펄스의 수를, 제2 비트 수와 제1 비트 수의 차를 n으로 한 경우에, 2n개로 설정한다. 따라서, 펄스 발생 회로(12)는 세트를 구성하는 제1 비트 수의 리니어 PWM 펄스의 수를 간이하게 구할 수 있다.
또한, 본 실시 형태에 따른 설정부(24)는 제2 비트수로 나타내어지는 제어 신호 중, 제1 비트 수에 상당하는 상위 비트를 제1 비트 수로 정해지는 하나의 리니어 PWM 펄스로 나타내고, 나머지의 비트를 2n-1개의 리니어 PWM 펄스로 나타내도록 설정한다. 따라서, 펄스 발생 회로(12)는 세트를 구성하는 복수의 PWM 펄스를 간이하게 생성할 수 있다.
또한, 본 실시 형태에 따른 설정부(24)는 제어 신호 중 제1 비트 수에 상당하는 상위 비트를 제외한 나머지의 비트를, 상위부터 자리수가 하나 증가할 때마다 앞의 자리수의 2배의 수의 리니어 PWM 펄스로 나타내도록 설정한다. 따라서, 펄스 발생 회로(12)는 제어 신호를 구성하는 각 비트를 나타내는 PWM 펄스를 간이하게 생성할 수 있다.
이상, 본 발명을, 상기 실시 형태를 사용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위로는 한정되지 않는다. 발명의 요지를 일탈하지 않는 범위에서 상기 실시 형태에 다양한 변경 또는 개량을 가할 수 있고, 상기 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함된다.
예를 들어, 상기 실시 형태에서는, 펄스 발생 회로(12)를 도 1에 나타내는 구동 회로(10)에 사용되는 형태에 대해 설명하였지만, 본 발명은 이것으로 한정되는 것은 아니고, PWM 파형을 필요로 하는 각종 회로에 사용되는 형태로 해도 된다.
또한, 상기 실시 형태에서 설명한 펄스 발생 회로(12)에 실장되는 프로그램에 사용하는 표 1 또는 수학식 1에 나타내어지는 관계식도 일례이며, 프로그램으로서 다른 관계식을 사용해도 된다.
10 : 구동 회로
12 : 펄스 발생 회로
20 : PWM 파형 출력부
22 : 입력 커넥터
24 : 설정부

Claims (5)

  1. 하나의 펄스가 제1 비트 수로 정해지는 듀티비의 PWM 파형을 출력하는 PWM 파형 출력 수단과,
    상기 제1 비트 수보다도 큰 제2 비트 수로 정해진 듀티비를 나타내는 제어 신호가 입력되는 입력 수단과,
    상기 입력 수단에 입력된 상기 제어 신호에 기초하여, 상기 제2 비트 수에 따라 연속된 복수의 상기 펄스로 구성되는 세트를 1주기로 하도록, 상기 PWM 파형 출력 수단이 출력하는 상기 PWM 파형을 설정하는 설정 수단을 구비하고,
    상기 세트를 구성하는 복수의 상기 펄스의 수는, 상기 제2 비트 수와 상기 제1 비트 수의 차를 n으로 한 경우에, 2n개로 되고,
    상기 설정 수단은,
    상기 제2 비트수로 나타내어지는 상기 제어 신호 중, 상기 제1 비트 수에 상당하는 상위 비트를 상기 제1 비트 수로 정해지는 하나의 상기 펄스로 나타내고, 나머지의 비트를 2n-1개(n은 상기 제2 비트 수와 상기 제1 비트 수의 차)의 상기 펄스로 나타내도록 설정하고,
    상기 나머지의 비트를, 상위부터 자리수가 하나 증가할 때마다, 앞의 자리수의 2배의 수의 상기 펄스로 나타내도록 설정하는, 펄스 발생 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 하나의 펄스가 제1 비트 수로 정해지는 듀티비의 PWM 파형을 출력하는 펄스 발생 방법이며,
    상기 제1 비트 수보다도 큰 제2 비트 수로 정해진 듀티비를 나타내는 제어 신호가 입력되는 제1 공정과,
    상기 제어 신호에 기초하여, 상기 제2 비트 수에 따라 연속된 복수의 상기 펄스로 구성되는 세트를 1주기로 하도록 설정하는 제2 공정과,
    상기 제2 공정에 의해 설정된 상기 세트를 1주기로 하여 PWM 파형을 출력하는 제3 공정을 포함하고,
    상기 세트를 구성하는 복수의 상기 펄스의 수는, 상기 제2 비트 수와 상기 제1 비트 수의 차를 n으로 한 경우에, 2n개로 되고,
    상기 제2 공정은,
    상기 제2 비트수로 나타내어지는 상기 제어 신호 중, 상기 제1 비트 수에 상당하는 상위 비트를 상기 제1 비트 수로 정해지는 하나의 상기 펄스로 나타내고, 나머지의 비트를 2n-1개(n은 상기 제2 비트 수와 상기 제1 비트 수의 차)의 상기 펄스로 나타내도록 설정하고,
    상기 나머지의 비트를, 상위부터 자리수가 하나 증가할 때마다, 앞의 자리수의 2배의 수의 상기 펄스로 나타내도록 설정하는, 펄스 발생 방법.
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