JP2019092288A - 電源装置及び画像形成装置 - Google Patents

Abstract

【課題】スイッチング電源の動作状態によらず、スイッチング電源の出力電圧の精度、効率、応答性を改善すること。【解決手段】スイッチング電源は、交互にオン、オフするスイッチング動作を行いトランスの一次巻線に電圧を印加するＦＥＴを制御するためのパルス信号のオン幅を第１の周期ごとに決定し、複数の第１の周期を含む誤差拡散制御周期Ｐごとのパルス信号のオン幅の平均値の変更幅が、第１の周期ごとのパルス信号のオン幅の変更幅よりも小さい変更幅となるような誤差拡散制御周期Ｐを実行する制御部を備える。制御部は、状態に応じて誤差拡散制御周期Ｐを変更する。【選択図】図３

Description

本発明は、電源装置及び画像形成装置に関し、特にスイッチング電源の制御に関する。

商用電源等の交流電圧を直流電圧に変換するスイッチング電源の制御部に、クロックで動作するＣＰＵやＡＳＩＣ等のデジタル制御部を用いる場合、スイッチング素子を制御するＰＷＭ出力の分解能によって制御が離散的になってしまう場合がある。そこで、例えば特許文献１に記載されるように、複数のスイッチング周期のＰＷＭ出力を組み合わせることで、ＰＷＭ出力の分解能を高める制御方法（以下、誤差拡散制御という）が提案されている。

特開２００８−２９９２９２号公報

しかしながら、スイッチング電源が複数の動作状態（動作モードともいう）を有している場合、複数の動作状態で同じ誤差拡散制御方法を用いると、スイッチング電源の出力電圧の精度、効率、応答性を満足できなくなるおそれがある。

本発明は、このような状況のもとでなされたもので、スイッチング電源の動作状態によらず、スイッチング電源の出力電圧の精度、効率、応答性を改善することを目的とする。

上述した課題を解決するために、本発明は、以下の構成を備える。

（１）複数の動作状態を有する電源装置であって、１次巻線と２次巻線とを有するトランスと、前記トランスの１次側に設けられ、交流電圧を整流平滑した入力電圧を変換して前記トランスの２次側から出力電圧を出力するためにスイッチング動作を行う少なくとも１つのスイッチング素子と、前記スイッチング素子を制御するためのパルス信号のオン幅を第１の周期ごとに決定し、複数の前記第１の周期を含む第２の周期ごとの前記パルス信号のオン幅の平均値の変更幅が、前記第１の周期ごとの前記パルス信号のオン幅の変更幅よりも小さい変更幅となるような所定の制御を実行する制御手段と、を備え、前記制御手段は、前記動作状態に応じて前記第２の周期を変更することを特徴とする電源装置。

（２）記録材に画像形成を行う画像形成手段と、前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。

本発明によれば、スイッチング電源の動作モードによらず、スイッチング電源の出力電圧の精度、効率、応答性を改善することができる。

実施例１の電源回路の概略図 実施例１の誤差拡散制御の説明図 実施例１の複数の動作モードの説明図 実施例１のスイッチング電源の制御を示すフローチャート 実施例２の電源回路の概略図 実施例２の電源装置の状態遷移の説明図 実施例２の出力電圧の切替え制御方法の説明図 実施例２の誤差拡散制御の説明図 実施例２のスイッチング電源の制御を示すフローチャート 実施例３の画像形成装置の構成を示す図

以下、本発明を実施するための形態を、実施例により図面を参照しながら詳しく説明する。

［電源装置の構成］
図１（Ａ）は実施例１のスイッチング電源１０１の概略図を示している。商用電源等の交流電源１０は交流電圧を出力しており、全波整流手段として用いられるブリッジダイオードＢＤ１とコンデンサＣ３で整流された入力電圧Ｖｉｎは、スイッチング電源１０１に入力されている。コンデンサＣ３の低い側の電位をＤＣＬ、高い側の電位をＤＣＨとする。スイッチング電源１０１は、入力電圧Ｖｉｎから、絶縁された２次側へ出力電圧Ｖｏｕｔを出力する、アクティブクランプ回路を有するフライバック出力を用いた絶縁型コンバータである。出力電圧Ｖｏｕｔは、実施例１での一例としては、例えば５Ｖの一定電圧とする。スイッチング電源１０１は、１次側に１次巻線Ｐ１、補助巻線Ｐ２と、２次側に２次巻線Ｓ１を備えた絶縁型のトランスＴ１を有している。トランスＴ１の１次巻線Ｐ１から、２次巻線Ｓ１への電力供給は、電界効果トランジスタ１（以下、ＦＥＴ１とする）と電界効果トランジスタ２（以下、ＦＥＴ２とする）を、デッドタイムを設けて交互にオン・オフするスイッチング動作によって行っている。トランスＴ１の補助巻線Ｐ２は、１次巻線Ｐ１に印加された入力電圧Ｖｉｎのフォワード電圧をダイオードＤ４及びコンデンサＣ４で整流平滑し、電源電圧Ｖ１を供給するために用いられる。なお、実施例１で用いるスイッチング電源の方式は、スイッチング電源１０１で説明した電源方式以外でもよく、特に限定されるものではない。

スイッチング電源１０１の１次側には、トランスＴ１の１次巻線Ｐ１にＦＥＴ１が直列に接続されている。ＦＥＴ２と電圧クランプ用のコンデンサＣ２とは直列に接続されており、ＦＥＴ２とコンデンサＣ２とが直列に接続された回路は、トランスＴ１の１次巻線Ｐ１と並列に接続されている。スイッチング電源１０１は、ＦＥＴ１及びＦＥＴ２の制御手段として、制御部１１０及びＦＥＴ駆動回路１２０を有している。ＦＥＴ１と並列に接続された電圧共振用のコンデンサＣ１は、ＦＥＴ１及びＦＥＴ２をオフしたときの損失を低減するために設けられている。ダイオードＤ１は、ＦＥＴ１のボディーダイオードである。同様に、ダイオードＤ２はＦＥＴ２のボディーダイオードである。

スイッチング電源１０１の２次側には、トランスＴ１の２次巻線Ｓ１に生じるフライバック電圧の２次側の整流平滑手段としてダイオードＤ１１及びコンデンサＣ１１を有している。また、スイッチング電源１０１の２次側には、２次側に出力される出力電圧Ｖｏｕｔを１次側にフィードバックするために用いられるフィードバック手段としてフィードバック部１５０を有している。

制御部１１０は、図１（Ｂ）に示す、クロック発振部１１５によって生成されたクロック信号で動作する、デジタル制御回路（ＣＰＵ、ＡＳＩＣ等）である。スイッチング電源１０１の制御部１１０に、ＣＰＵ等のデジタル制御部を用いることで、制御信号ＤＳ１、ＤＳ２の複雑な波形制御を安価な集積回路で実現できる。制御部１１０はＦＢ端子とＡＣＶ端子に入力された電圧信号に基づき、制御信号ＤＳ１及び制御信号ＤＳ２にパルス信号を出力している。ここで、制御信号ＤＳ１はＦＥＴ１の駆動信号であり、制御信号ＤＳ２はＦＥＴ２の駆動信号である。制御部１１０は、ＦＥＴ駆動回路１２０を介して、ＦＥＴ１及びＦＥＴ２の制御を行っている。制御部１１０のＶＣ端子とＧ端子との間には、後述するＬＤＯ１６０によって生成された電源電圧Ｖ２が供給されている。

ＦＥＴ駆動回路１２０は、制御信号ＤＳ１に従いＦＥＴ１のゲート駆動信号ＤＬを生成し、制御信号ＤＳ２に従いＦＥＴ２のゲート駆動信号ＤＨを生成する。ＦＥＴ駆動回路１２０のＶＣ端子とＧ端子との間には、電源電圧Ｖ１が供給されている。また、ＦＥＴ２を駆動するため、コンデンサＣ５及びダイオードＤ５で構成されるチャージポンプ回路によって、ＶＨ端子とＧＨ端子との間に電源電圧Ｖ１が供給されている。ＦＥＴ駆動回路１２０は、制御信号ＤＳ１がハイレベルになると、ＦＥＴ１のゲート駆動信号ＤＬをハイレベルとし、ＦＥＴ１はオン状態となる。同様に、ＦＥＴ駆動回路１２０は、制御信号ＤＳ２がハイレベルになると、ＦＥＴ２のゲート駆動信号ＤＨをハイレベルとし、ＦＥＴ２はオン状態となる。

フィードバック部１５０は、出力電圧Ｖｏｕｔを所定の一定電圧に制御するために用いられる。出力電圧Ｖｏｕｔの電圧値は、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦの基準電圧、分圧抵抗Ｒ５２、Ｒ５３によって設定される。そして、出力電圧Ｖｏｕｔが所定の電圧（ここでは５Ｖ）より高くなるとシャントレギュレータＩＣ５のカソード端子Ｋから電流が流れ、プルアップ抵抗Ｒ５１を介してフォトカプラＰＣ５の２次側ダイオードが導通する。その後フォトカプラＰＣ５の１次側トランジスタが動作すると、コンデンサＣ６から電荷を放電し、制御部１１０のＦＢ端子の電圧が低下する。以下、制御部１１０のＦＢ端子の電圧をＦＢ端子電圧とする。一方、出力電圧Ｖｏｕｔが所定の電圧（ここでは５Ｖ）より低くなると、電源電圧Ｖ２から抵抗Ｒ２を介してコンデンサＣ６に充電電流が流れるため、制御部１１０のＦＢ端子電圧が上昇する。制御部１１０はＦＢ端子電圧（フィードバック電圧に相当）を検知することで、出力電圧Ｖｏｕｔを所定の一定電圧に制御するためのフィードバック制御を行っている。このように、制御部１１０はＦＢ端子電圧を監視することによって、出力電圧Ｖｏｕｔをフィードバック制御することができる。

ＬＤＯ１６０は３端子レギュレータであり、ＬＤＯ１６０のＶＣ端子とＧ端子との間に入力された電源電圧Ｖ１から、ＯＵＴ端子に電源電圧Ｖ２を出力している。ＬＤＯ１６０は、電源電圧Ｖ２として、制御部１１０の動作に最適な低電圧（例えば、３．３Ｖ）を出力している。

スイッチング電源１０１は、入力電圧Ｖｉｎの検知手段として、補助巻線Ｐ２を整流平滑した電源電圧Ｖ１を抵抗Ｒ３、Ｒ４で分圧し、制御部１１０のＡＣＶ端子に入力する入力電圧検知部１７０を備えている。これにより、スイッチング電源１０１は、入力電圧Ｖｉｎを検知している。制御部１１０は、ＡＣＶ端子に入力された入力電圧Ｖｉｎの電圧値に基づき、制御信号ＤＳ１のオン幅を補正しており、詳細は表１等を用いて説明する。

スイッチング電源１０１は、出力電圧Ｖｏｕｔの負荷を検知する手段として、ＦＢ端子電圧を用いている。出力電圧Ｖｏｕｔの負荷電流が大きくなると、ＦＢ端子電圧が上昇する。このため、制御部１１０は、ＦＢ端子電圧を用いて負荷の状態が把握でき、負荷の状態に応じた適切な制御を行っている。負荷の状態をより正確に判断するために、ＦＥＴ１や、スイッチング電源１０１の負荷に電力を供給する経路に、電流検知手段（不図示）を設けてもよい。実施例１における軽負荷状態を判断する手段は、制御部１１０のＦＢ端子電圧を利用するものとして説明する。

［制御部の構成］
図１（Ｂ）では、制御部１１０の概略図を示す。制御部１１０はクロック発振部１１５、タイマー制御部１１６、ＰＷＭ出力部１１７、演算制御部１１１、記憶部１１２、記憶部１１３、ＡＤ（アナログ−デジタル）変換部１１４を備えた、１チップの集積回路で形成されたマイクロコンピュータ等である。記憶部１１２は、例えばＲＡＭ等の揮発性メモリであり、記憶部１１３はＦＬＡＳＨメモリやＲＯＭ等の不揮発性メモリである。

演算制御部１１１は、クロック発振部１１５のクロック信号に基づき動作しており、記憶部１１３に記憶された命令及びデータを、記憶部１１２に読み込んだうえで、逐次演算を行う制御部である。演算制御部１１１は、ＡＤ変換部１１４が検知したＦＢ端子電圧、ＡＣＶ端子の電圧（以下、ＡＣＶ端子電圧という）に基づき、ＰＷＭ出力部１１７の２つの制御信号ＤＳ１、ＤＳ２の設定値を制御することで、ＦＥＴ１及びＦＥＴ２の制御を行っている。制御信号ＤＳ１、ＤＳ２の設定値としては、例えば、制御開始タイミング、ＰＷＭ信号の周期、オンデューティ等がある。

ＡＤ変換部１１４は、８ビット（ｂｉｔ）のＡＤコンバータであり、タイマー制御部１１６は、図４で説明する間欠制御に用いられるタイマーである。ＰＷＭ出力部１１７は、クロック発振部１１５に基づき動作するため、出力されるＰＷＭ信号のパルス幅の制御は離散的になる。実施例１では、ＰＷＭ出力部１１７の分解能が例えば０．１２５μｓｅｃの場合について説明する。

［誤差拡散制御］
図２の（ｉ）〜（ｘ）では、誤差拡散制御を用いた制御信号ＤＳ１のパルス信号のオン幅の演算方法を示している。誤差拡散制御は、ＰＷＭ出力部１１７の分解能０．１２５μｓｅｃよりも高い精度で、制御信号ＤＳ１、ＤＳ２の出力レベルを制御するために、複数のパルス信号を組み合わせた制御方法である。制御部１１０は、制御信号ＤＳ１、ＤＳ２の設定値を更新するフィードバック制御の周期ごとに、図２の（ｉ）〜（ｘ）の演算を繰り返し行っている。

図２の（ｉ）は、ＦＢ端子電圧のＡＤ変換値を示している。ここでは、ＦＢ端子電圧が０．９６Ｖの際に、ＡＤ変換値は１０進数で７４となる。図２では、ＡＤ変換値の１０進数での値（例えば、７４）と、２進数での値（例えば、０１００１０１０）を示している。なお、２進数は、最下位ビットから最上位ビットまでを８ｂｉｔから１ｂｉｔと表記している。

図２の（ｉｉ）は、ＡＣＶ端子電圧（言い換えれば、入力電圧Ｖｉｎ）に基づく、制御信号ＤＳ１のパルス信号のオン幅の補正値を示している。ＡＣＶ端子電圧に基づく補正値は、入力電圧Ｖｉｎの電圧が高くなるほど補正値が大きくなるように設定されている。表１に、ＡＣＶ端子電圧によって検知された、入力電圧Ｖｉｎの電圧値と補正値との変換表の一例を示す。表１は、実施例１のスイッチング電源１０１のように、出力電圧Ｖｏｕｔとして低い電圧（５Ｖ）を出力する動作状態（第１の電圧状態）における制御信号ＤＳ１のオン幅の補正値を示している。左の列には、交流電源１０の電圧実効値（Ｖｒｍｓ）を示し、右の列には、ＡＣＶ端子電圧に基づく補正値を示している。例えば、交流電源１０の電圧実効値が約１１３．３Ｖの際に、表１から補正値は１０進数で２９（２進数で０００１１１０１）となる。

図２の（ｉｉｉ）はＦＢ端子電圧のＡＤ値から、ＡＣＶ端子電圧の補正値を減算した値であり、制御信号ＤＳ１のオン幅の制御値となる。制御信号ＤＳ１のオン幅の制御値は、以下の式（１）で表される。図２の例では、制御信号ＤＳ１のオン幅の制御値は４５（＝７４−２９）（２進数で００１０１１０１）となり、この値を用いて誤差拡散の演算を行う。
制御信号ＤＳ１のオン幅の制御値＝ＦＢ端子電圧のＡＤ値
−ＡＣＶ端子電圧の補正値 式（１）

図２の（ｉｖ）は、制御信号ＤＳ１のオン幅の制御値の上位６ビットを抽出した、誤差拡散制御を行う前の制御信号ＤＳ１のオン幅に相当する値である。図２（ｉｉｉ）の８ビットの上位６ビットを抽出し、６ｂｉｔを最下位ビットとして１０進数に変換する。言い換えれば、制御信号ＤＳ１のオン幅の制御値を右に２ビットシフトさせている。ここでは、上位６ビットの値（００１０１１）は１０進数で１１となる。図２の（ｖ）は、（ｉｖ）の演算で切り捨てた、余り値、すなわち、下位２ビットである７ｂｉｔ（０）、８ｂｉｔ（１）の値（０１）である。この２ビットの値は、ＰＷＭ出力部１１７の分解能が低いために切り捨てられた値であり、誤差拡散制御に用いられる値である。余り値は１０進数で１（２進数で０１）となる。

図２の（ｖｉ）は、前回のフィードバック制御の周期で演算した、後述する（ｉｘ）で説明する繰り越し値である。例えば、繰り越し値を１０進数で３（２進数で１１）とする。前回演算の繰り越し値も下位２ビット（７ｂｉｔ、８ｂｉｔ）であり、前回までの演算時に切り捨てられた余り値の積算値である。図２の（ｖｉｉ）は、（ｖ）で得られた余り値と（ｖｉ）で説明した前回のフィードバック制御の演算における繰り越し値を加算した値である。この例では、１０進数で４（２進数で１００）となる。この３ビットの値のうち、図２の（ｖｉｉｉ）の上位ビット（６ｂｉｔ）は、制御信号ＤＳ１のオン幅の制御に反映させる誤差拡散値（１）である。また、図２の（ｉｘ）の下位２ビット（７ｂｉｔ、８ｂｉｔ）は、次回のフィードバック制御の周期で利用する繰り越し値（０）である。すなわち、（ｉｘ）の繰り越し値が次回の演算においては、（ｖｉ）の前回演算の繰り越し値となる。

図２の（ｘ）は、（ｉｖ）で演算した制御信号ＤＳ１のオン幅（１０進数で１１）に（ｖｉｉｉ）で演算した誤差拡散値を加算した、誤差拡散制御後の制御信号ＤＳ１のオン幅に相当する値である。例えば、誤差拡散前の制御信号ＤＳ１のオン幅の制御値は１０進数で１１であり、誤差拡散値は１０進数で１であるため、誤差拡散制御後の制御信号ＤＳ１のオン幅の制御値は１０進数で１２（＝１１＋１）（２進数で００１１００）である。これにより、制御信号ＤＳ１のオン幅は、以下の式（２）から求められる。
制御信号ＤＳ１のオン幅（誤差拡散後）＝０．１２５μｓｅｃ（分解能）
×オン幅の制御値（誤差拡散後） 式（２）

誤差拡散制御では、図２の（ｖ）〜（ｉｘ）の演算によって、ＰＷＭ出力部１１７の分解能が低いために、切り捨てられた余り値を積算する。そして、（ｖｉｉ）で前回演算の繰り越し値と余り値の加算値が４に到達するごとに、制御信号ＤＳ１のオン幅に反映させる（ｘ）の制御を行う。これによって、疑似的にＰＷＭ出力部１１７の制御信号ＤＳ１の分解能を高めている。制御部１１０は、図２の（ｉ）〜（ｘ）の演算を、フィードバック制御の周期ごとに、繰り返し実行することで、誤差拡散制御を行っている。

［誤差拡散制御］
図３を用いて、図２で説明した誤差拡散制御を行った場合の制御信号ＤＳ１、ＤＳ２について説明する。スイッチング電源１０１は、以下に説明する複数の動作状態（モード）、例えば第１の状態である重負荷モードや第２の状態である軽負荷モードで動作することが可能である。

（重負荷モードの場合）
図３（Ａ）には、スイッチング電源１０１の２次側負荷が重負荷状態（以下、重負荷モードともいう）の場合の、制御信号ＤＳ１、ＤＳ２を連続制御する場合（以下、連続動作モード（第１の状態でもある）ともいう）の波形を示している。上の波形が制御信号ＤＳ１の波形であり、下の波形が制御信号ＤＳ２の波形である。制御信号ＤＳ１、ＤＳ２が同時にオフ状態となる、ｄ＿ｔｉｍｅ（デッドタイムの期間）と制御信号ＤＳ２のオン幅Ｄ２＿ＯＮは、所定の固定値である。

図３（Ａ）では、制御部１１０が制御信号ＤＳ１、ＤＳ２を２パルス出力するごとにフィードバック制御を行い、制御信号ＤＳ１のパルス幅の更新をする場合について説明する。また、このフィードバック制御を行う周期を以下、第１の周期であるフィードバック制御周期という。更に、誤差拡散制御を行う周期を、第２の周期である誤差拡散制御周期Ｐという。なお、制御部１１０の演算速度が十分に速い場合は１パルス出力するごとに、フィードバック制御を行ってもよい。また、制御部１１０の演算速度が遅い場合には２パルスより多いパルスを出力するごとにフィードバック制御を行ってもよい。すなわち、制御信号ＤＳ１の何パルスをフィードバック制御周期とするかは、制御部１１０の演算速度に応じて決定される。ここでは、図２で説明したＦＢ端子電圧及びＡＣＶ端子電圧における、制御信号ＤＳ１、ＤＳ２のパルス波形について説明する。

フィードバック制御周期１では、図２で説明した演算結果の波形となり、誤差拡散後の制御信号ＤＳ１のオン幅（ＤＳ１＿ＯＮ）の制御値は１２である（図２（ｘ））。また、フィードバック制御周期１において、誤差拡散値は１（図２（ｖｉｉｉ））、繰り越し値は０（図２（ｉｘ））である。制御部１１０は、フィードバック制御周期１の期間中に、フィードバック制御周期２で用いられる制御信号ＤＳ１のオン幅を演算する。フィードバック制御周期２でも同様に、誤差拡散制御の演算を行うと、誤差拡散後の制御信号ＤＳ１のオン幅の制御値は１１である。また、フィードバック制御周期２において、誤差拡散値は０、繰り越し値は１である。制御部１１０は、フィードバック制御周期２の期間中に、フィードバック制御周期３で用いられる制御信号ＤＳ１のオン幅を演算する。

フィードバック制御周期３でも同様に、誤差拡散制御の演算を行うと、誤差拡散後の制御信号ＤＳ１のオン幅の制御値は１１である。フィードバック制御周期３において、誤差拡散値は０、繰り越し値は２である。制御部１１０は、フィードバック制御周期３の期間中に、フィードバック制御周期４で用いられる制御信号ＤＳ１のオン幅を演算する。フィードバック制御周期４でも同様に、誤差拡散制御の演算を行うと、誤差拡散後の制御信号ＤＳ１のオン幅の制御値は１１である。フィードバック制御周期４において、誤差拡散値は０、繰り越し値は３である。なお、フィードバック制御周期５（不図示）において、誤差拡散後の制御信号ＤＳ１のオン幅の制御値は１２となる。

このように、フィードバック制御周期１〜４で、図２で説明した誤差拡散制御の演算を繰り返し行うことで、誤差拡散制御周期Ｐで、制御信号ＤＳ１のオン幅を組み合わせて制御できる。重負荷モードでは、図３（Ａ）の誤差拡散制御周期Ｐはフィードバック制御周期の４倍となる。誤差拡散制御周期Ｐは、繰り越し値を何ビットにするかにより決定される。この際に、制御信号ＤＳ１のパルス幅（オン幅）の平均（以下、平均パルス幅という）の値は１１．２５（＝（１２＋１１＋１１＋１１）／４）となる。

同様に、図２で説明した演算を、ＦＢ端子電圧のＡＤ変換値が７５〜７７の場合について説明する。なお、ＡＣＶ端子電圧に基づく補正値は１０進数で２９であるものとする。ＦＢ端子電圧のＡＤ変換値が７５の場合、制御信号ＤＳ１の平均パルス幅の値は１１．５である。ＦＢ端子電圧のＡＤ変換値が７６の場合、制御信号ＤＳ１の平均パルス幅の値は１１．７５である。ＦＢ端子電圧のＡＤ変換値が７７の場合、制御信号ＤＳ１の平均パルス幅の値は１２である。このように、誤差拡散制御を行うことで、制御信号ＤＳ１の４回のパルス幅を組み合わせて制御することができ、ＰＷＭ出力部１１７の分解能（０．１２５μｓｅｃ）に対して、０．２５段階ごとに制御可能になる。よって、制御信号ＤＳ１の平均パルス幅の分解能を４倍（３１．２５ｎｓｅｃ（＝０．１２５／４））に向上できる。このように、所定の制御である誤差拡散制御では、複数の第１の周期を含む第２の周期ごとのパルス信号のオン幅の平均値の変更幅が、第１の周期ごとのパルス信号のオン幅の変更幅よりも小さい変更幅となるようにすることができる。なお、第２の周期ごとのパルス信号のオン幅の平均値の変更幅とは、例えば平均パルス幅の１１．２５や１１．５０等の変更幅である０．２５等に相当する。また、第１の周期ごとのパルス信号のオン幅の変更幅とは、例えば制御値１１や１２等の変更幅である１等に相当する。

（軽負荷モードの場合）
図３（Ｂ）には、スイッチング電源１０１の２次側負荷が軽負荷状態（以下、軽負荷モードともいう）の場合の、制御信号ＤＳ１、ＤＳ２を間欠制御（間欠動作モード（第２の状態でもある））する場合の波形を示しており、図３（Ａ）と同様のグラフである。制御部１１０は、スイッチング電源１０１が軽負荷状態の場合には、ＦＥＴ１及びＦＥＴ２のスイッチング回数を低減させ、スイッチング電源１０１の効率を改善するために、間欠制御を行っている。ここで、間欠制御とは、スイッチング期間と停止期間を繰り返す制御である。間欠制御におけるスイッチング期間とは、ＦＥＴ１及びＦＥＴ２のオン・オフを行う期間であり、図３（Ｂ）に示すように、最初の制御信号ＤＳ２のパルス信号の立ち上がりエッジから最後のパルス信号の立ち下がりエッジまでの期間である。また、間欠制御における停止期間とは、ＦＥＴ１及びＦＥＴ２のオン・オフを行わない（オフ状態を維持する）期間である。停止期間は、スイッチング期間における制御信号ＤＳ２の最後のパルス信号の立ち下がりエッジから次のスイッチング期間における制御信号ＤＳ２の最初のパルス信号の立ち上がりエッジまでの期間である。スイッチング期間と停止期間をあわせた周期を、第１の周期である間欠動作の周期という。間欠制御のスイッチング期間の最初の制御信号ＤＳ２のオン幅Ｄ２＿ＯＮ＿Ｓ及び、間欠制御のスイッチング期間の最後の制御信号ＤＳ２のオン幅Ｄ２＿ＯＮ＿Ｅは、所定の固定値である。

間欠動作の周期１は、図２の説明と同様に、間欠制御前における誤差拡散制御前の制御信号ＤＳ１のオン幅の制御値を７４、前回演算の繰り越し値を３とすると、誤差拡散後の制御信号ＤＳ１のオン幅の制御値は１２である（図２（ｉ）、（ｘ））。また、図２と同様に、誤差拡散値は１、繰り越し値は０である（図２（ｖｉｉｉ）、（ｉｘ））。間欠動作の周期１の期間中に、間欠動作の周期２で使う制御信号ＤＳ１のオン幅を演算する。すなわち、制御部１１０は、間欠動作の周期ごとに制御信号ＤＳ１のパルス幅の更新をする。

間欠動作の周期２でも、同様に誤差拡散制御の演算を行うと、誤差拡散後の制御信号ＤＳ１のオン幅の制御値は１１である。また、誤差拡散値は０、繰り越し値は１である。間欠動作の周期２の期間中に、間欠動作の周期３で使う制御信号ＤＳ１のオン幅を演算する。間欠動作の周期３でも、同様に誤差拡散制御の演算を行うと、誤差拡散後の制御信号ＤＳ１のオン幅の制御値は１１である。また、誤差拡散値は０、繰り越し値は２である。間欠動作の周期３の期間中に、間欠動作の周期４で使う制御信号ＤＳ１のオン幅を演算する。間欠動作の周期４でも、同様に誤差拡散制御の演算を行うと、誤差拡散後の制御信号ＤＳ１のオン幅の制御値は１１である。また、誤差拡散値は０、繰り越し値は３である。このように、間欠動作の周期１〜４で、図２で説明した制御演算を繰り返し行うと、４つの間欠動作の周期の制御信号ＤＳ１のオン幅を組み合わせて制御することができ、制御信号ＤＳ１の平均パルス幅の制御値は１１．２５となる。軽負荷モードでは、図３（Ｂ）の誤差拡散制御周期Ｐは間欠動作の周期の４倍となる。

ところで、誤差拡散制御周期Ｐやフィードバック制御周期が長すぎると、ＦＢ端子電圧や、ＡＣＶ端子電圧の変動に対する応答性が低下する。そのため、図３（Ａ）のスイッチング電源１０１の重負荷モードでは、出力電圧Ｖｏｕｔの大きな負荷変動に対応し、出力電圧Ｖｏｕｔの必要な電圧精度を満足するために、可能な限り、誤差拡散制御周期Ｐやフィードバック制御周期を短く設定している。図３（Ａ）では、フィードバック制御周期は制御信号ＤＳ１の２パルスとしている。

一方、図３（Ｂ）のスイッチング電源１０１の軽負荷状態では、出力電圧Ｖｏｕｔの負荷変動が小さいため、間欠動作の周期や、誤差拡散制御周期Ｐを長くしても、出力電圧Ｖｏｕｔの必要な電圧精度を満足できる。また、スイッチング電源１０１の軽負荷状態では、重負荷状態に比べて相対的に制御部１１０が消費する電力の比率が大きくなる。そこで、スイッチング電源１０１の軽負荷状態では、誤差拡散制御の演算頻度を低くするため、間欠動作の周期ごとに１回ずつ演算を行い、制御部１１０の演算量を低減することで、スイッチング電源１０１の消費電力を低減させる方法が有効である。

また、スイッチング電源１０１の軽負荷状態では、間欠制御時の制御信号ＤＳ１のオン幅を精度良く制御する必要がある。例えば、誤差拡散制御を行わなかった場合、ＦＥＴ１の制御信号ＤＳ１のパルス幅が最適値より短くなると、ＦＥＴ１のスイッチング回数が増えてしまい、スイッチング電源１０１の効率が低下する。また、ＦＥＴ１の制御信号ＤＳ１のパルス幅が最適値より長くなると、１回のスイッチング動作でトランスＴ１に供給されるエネルギーが増大し、トランスＴ１において発生する高周波音が大きくなる恐れがある。そのため、スイッチング電源１０１の軽負荷状態でも、図２〜図３で説明した誤差拡散制御を行う方法が有効である。

［スイッチング電源の制御］
図４は制御部１１０による、スイッチング電源１０１の制御を説明するフローチャートである。交流電源１０がスイッチング電源１０１に接続されると、制御部１１０は、ステップ（以下、Ｓとする）１１以降の制御信号ＤＳ１、ＤＳ２の制御を開始する。Ｓ１１で制御部１１０は、入力電圧検知部１７０から入力されたＡＣＶ端子電圧と、フィードバック部１５０から入力されたＦＢ端子電圧とに基づき、図２で説明した誤差拡散制御の演算を実施する。このとき、誤差拡散制御周期Ｐはフィードバック周期×４である。Ｓ１２で制御部１００は、Ｓ１１の演算によって求められた誤差拡散制御後の制御信号ＤＳ１のオン幅の制御値（例えば、１２）を、ＰＷＭ出力部１１７の設定値に反映させる。Ｓ１３で制御部１００は、ＦＢ端子電圧に基づき、スイッチング電源１０１が軽負荷状態であるか否かを判断する。例えば、制御部１００は、ＦＢ端子電圧が軽負荷状態か否かを判断するための第１の閾値Ｖｔｈ１以下（例えば、ＡＤ値で７１以下）であるか否かを判断する。Ｓ１３で制御部１００は、ＦＢ端子電圧が第１の閾値Ｖｔｈ１以下であると判断すると、スイッチング電源１０１が軽負荷状態であると判断し、間欠制御を行うために処理をＳ１４に進める。Ｓ１３で制御部１００は、ＦＢ端子電圧が第１の閾値Ｖｔｈ１より大きいと判断した場合、スイッチング電源１０１が重負荷状態であると判断し、連続制御の状態を継続するため、処理をＳ１１に戻す。Ｓ１１〜Ｓ１３の制御を繰り返すことで、制御部１００は、図３（Ａ）で説明した、連続動作モードの波形を出力できる。

Ｓ１４で制御部１１０は、制御信号ＤＳ１、ＤＳ２のパルス信号の出力を停止する。Ｓ１５で制御部１１０は、ＦＢ端子電圧が重負荷状態か否かを判断するための第２の閾値Ｖｔｈ２以上（例えば、ＡＤ値で７４以上）であるか否かを判断する。ここで、第２の閾値Ｖｔｈ２は第１の閾値Ｖｔｈ１よりも大きい（Ｖｔｈ２＞Ｖｔｈ１）。Ｓ１５で制御部１００は、ＦＢ端子電圧が第２の閾値Ｖｔｈ２より小さいと判断した場合、処理をＳ１４に戻す。このように、制御部１００は、ＦＢ端子電圧が第２の閾値Ｖｔｈ２以上になるまで、制御信号ＤＳ１、ＤＳ２のパルス信号の出力を停止する。すなわち、この期間が図３（Ｂ）の間欠動作時の停止期間となる。

Ｓ１５で制御部１００は、ＦＢ端子電圧が第２の閾値Ｖｔｈ２以上であると判断すると、処理をＳ１６に進める。Ｓ１６で制御部１００は、ＡＣＶ端子電圧とＦＢ端子電圧とに基づき、図２で説明した誤差拡散制御の演算を実施する。このとき、誤差拡散制御周期Ｐは間欠動作の周期×４である。Ｓ１６の演算は、Ｓ１５の処理の後に実行されるため、ＦＢ端子電圧は第２の閾値Ｖｔｈ２（ＡＤ値で７４）となる。Ｓ１７で制御部１００は、Ｓ１６で演算した誤差拡散制御後の制御信号ＤＳ１のオン幅を、ＰＷＭ出力部１１７の設定値に反映させる。制御部１００は、制御信号ＤＳ１、ＤＳ２のパルス信号の出力を再開するとともに、後述するＳ１９の所定時間経過の判断に用いるために、タイマー制御部１１６により時間の計測を開始する。Ｓ１８で制御部１００は、ＦＢ端子電圧に基づき、スイッチング電源１０１が軽負荷状態であるか否かを判断する。例えば、制御部１００は、ＦＢ端子電圧が第１の閾値Ｖｔｈ１以下（ＡＤ値で７１以下）であるか否かを判断する。Ｓ１８で制御部１００は、ＦＢ端子電圧が第１の閾値Ｖｔｈ１以下であると判断した場合、スイッチング電源１０１が軽負荷状態であると判断し、間欠制御を継続するため、処理をＳ１４に戻す。Ｓ１７で制御信号ＤＳ１、ＤＳ２のパルス出力を再開し、ＦＢ端子電圧が第１の閾値Ｖｔｈ１以下となるまでの期間が、図３（Ｂ）の間欠動作時のスイッチング期間となる。Ｓ１８で制御部１００は、ＦＢ端子電圧が第１の閾値Ｖｔｈ１よりも大きいと判断した場合、処理をＳ１９に進める。Ｓ１４〜Ｓ１７の制御を繰り返すことで、制御部１００は、図３（Ｂ）で説明した、間欠動作モードの波形を出力できる。

Ｓ１９で制御部１００は、所定時間が経過したか否かを、Ｓ１７でタイマー制御部１１６により計測を開始した時間に基づき判断する。Ｓ１９で制御部１００は、所定時間が経過していないと判断した場合、処理をＳ１８に戻す。Ｓ１９で制御部１００は、所定時間が経過したと判断した場合、スイッチング電源１０１が重負荷状態であると判断し、処理をＳ１１に戻し、連続動作モードへ移行する。ここで、ＦＢ端子電圧が第１の閾値Ｖｔｈ１より大きな値を維持できる状態において、連続動作モード（Ｓ１１）への移行を行わずに、誤差拡散制御を行わないスイッチング期間を長く継続してしまうと、フィードバック制御が実施されない状態となるため、出力電圧Ｖｏｕｔの電圧精度が悪化してしまう。このため、Ｓ１９の所定時間は、出力電圧精度が悪化しない程度の時間に設定される。

以上で説明したように、実施例１では、誤差拡散周期Ｐを軽負荷モードでは長く、重負荷モードでは短く設定する。これにより、スイッチング電源１０１の重負荷モードにおける出力電圧Ｖｏｕｔの精度と応答性を満足しつつ、軽負荷モードの効率を改善できる。なお、実施例１のスイッチング電源１０１では、スイッチング素子を２つ（ＦＥＴ１、ＦＥＴ２）有するアクティブクランプ方式の電源について説明した。しかし、実施例１の構成は、スイッチング素子（ＦＥＴ）が１つのスイッチング電源（例えばＦＥＴ２、及び、コンデンサＣ２がないフライバック電源や、フォワード電源）にも適用可能である。

以上、実施例１によれば、スイッチング電源の動作モードによらず、スイッチング電源の出力電圧の精度、効率、応答性を改善することができる。

実施例２で説明するスイッチング電源２００では、実施例１で説明したスイッチング電源１０１に対して、出力電圧Ｖｏｕｔとして２つの異なる電圧（例えば、５Ｖ／２４Ｖ）を出力することができる点が異なっている。実施例１と同様の制御については、同一符号を用いて説明を省略する。

［電源装置の構成］
図５（Ａ）は実施例２のスイッチング電源２００の概略図を示している。実施例１と同じ構成には同じ符号を付し、説明を省略する。フィードバック部１６１は、出力電圧Ｖｏｕｔを第１の電圧モードである５Ｖ出力と、第２の電圧モードである２４Ｖ出力の２つの一定電圧に制御するために用いられる。実施例２では、抵抗Ｒ５４に直列に抵抗Ｒ５５が接続されている。抵抗Ｒ５５の一端には電界効果トランジスタ５１（以下、ＦＥＴ５１とする）のドレイン端子が接続され、抵抗Ｒ５５の他端（ＧＮＤに接続された方）にはＦＥＴ５１のソース端子が接続されている。ＦＥＴ５１のゲート端子には、外部からＳＴＡＮＤＢＹ信号が入力される。ＦＥＴ５１のゲート端子とソース端子間には抵抗Ｒ５６が接続されている。フィードバック部１６１は、外部から入力された信号であるＳＴＡＮＤＢＹ信号がハイレベルになると、ＦＥＴ５１がオン状態になり、抵抗Ｒ５５がショートされる。このため、フィードバック制御される目標電圧が上昇し、出力電圧Ｖｏｕｔに２４Ｖ電圧を出力する状態となる。一方、ＳＴＡＮＤＢＹ信号がローレベルになると、ＦＥＴ５１がオフ状態になり、抵抗Ｒ５４と抵抗Ｒ５５が直列に接続される。このため、フィードバック制御される目標電圧が低下し、出力電圧Ｖｏｕｔに５Ｖ電圧を出力する状態となる。

電圧切替え部である切替え報知部１８０は、ＳＴＡＮＤＢＹ信号に基づき、第１の電圧モードと第２の電圧モードとの切替えを行うタイミングを、制御部１３０に報知するために用いられる。切替え報知部１８０は、抵抗Ｒ８１、Ｒ８２、コンデンサＣ８、フォトカプラＰＣ８、電界効果トランジスタ８１（以下、ＦＥＴ８１とする）を有している。抵抗Ｒ８１の一端にはフォトカプラＰＣ８の２次側ダイオードのアノード端子が接続されている。フォトカプラＰＣの２次側ダイオードのカソード端子は、ＦＥＴ８１のドレイン端子に接続されている。ＦＥＴ８１のソース端子はＧＮＤに接続されている。ＦＥＴ８１のゲート端子とソース端子間には抵抗Ｒ８２が接続されている。ＦＥＴ８１のゲート端子には、外部からＳＴＡＮＤＢＹ信号が入力される。フォトカプラＰＣ８の１次側トランジスタのコレクタ端子にはコンデンサＣ８の一端が接続され、エミッタ端子にはコンデンサＣ８の他端及びコンデンサＣ３の低電位側ＤＣＬが接続されている。フォトカプラＰＣ８の１次側トランジスタのコレクタ端子及びコンデンサＣ８の一端には、抵抗Ｒ８を介して電源電圧Ｖ２が接続され、また、制御部１３０のＳＬ端子が接続されている。

ＳＴＡＮＤＢＹ信号がハイレベルになると、ＦＥＴ８１がオン状態となり、抵抗Ｒ８１を介してフォトカプラＰＣ８の２次側ダイオードに電流が流れる。これによりフォトカプラＰＣ８の１次側トランジスタが動作すると、コンデンサＣ８から電荷が放電され、制御部１３０のＳＬ端子の電圧はローレベルとなる。一方、ＳＴＡＮＤＢＹ信号がローレベルになると、電源電圧Ｖ２から、抵抗Ｒ８を介してコンデンサＣ８が充電され、制御部１３０のＳＬ端子の電圧はハイレベルとなる。制御部１３０はＳＬ端子の電圧に基づき、５Ｖを出力する第１の電圧モード（ＳＬ端子＝ハイレベル）と２４Ｖを出力する第２の電圧モード（ＳＬ端子＝ローレベル）との、出力電圧Ｖｏｕｔの切替えの判断を行っている。

［制御部の構成］
図５（Ｂ）は実施例２の制御部１３０の概略図を示している。制御部１３０は、制御部１１０に対して、ＳＬ端子の電圧を検知するために、ＩＯ入力部１１８が追加されている。なお、図１（Ｂ）と同じ構成には同じ符号を付し、説明を省略する。

［第１の電圧モードと第２の電圧モード間の遷移］
図６には、出力電圧Ｖｏｕｔの切替え制御における、スイッチング電源２００の状態遷移図を示している。スイッチング電源２００は、以下に説明する複数のモード（第１の電圧モード、第２の電圧モード、第１の切替え制御モード、第２の切替え制御モード）で動作することが可能である。第１の電圧である低い出力電圧Ｖｏｕｔ（５Ｖ）を出力する第１の電圧モードにおいて、ＳＴＡＮＤＢＹ信号がハイレベルになったことが検知されると、制御部１３０は次のように動作する。すなわち、制御部１３０は第１の電圧モードから第２の電圧モードに移行するために第１の切替え制御モード（第１の切替え状態）に移行する。

制御部１３０は、第１の切替え制御モードでは、図７（Ａ）に示すように、制御信号ＤＳ１のオン幅を十分に遅い速度で徐々に長くすることで、出力電圧Ｖｏｕｔを増加させる。ここで、図７（Ａ）は横軸に時間、縦軸に制御信号ＤＳ１のオン幅を示すグラフである。図７（Ａ）で、第１の電圧モード（５Ｖ）における制御信号ＤＳ１のオン幅をＤＳ１＿ＯＮ（１）、第２の電圧モード（２４Ｖ）における制御信号ＤＳ１のオン幅をＤＳ１＿ＯＮ（２）とする。また、このグラフには、ＦＢ端子電圧も破線で示している。

第１の電圧モードから第２の電圧モードに遷移するために第１の切替え制御モードで動作しているとき、フィードバック部１６１は、ＳＴＡＮＤＢＹ信号がハイレベルであるため、２４Ｖ出力（第２の電圧モード）を出力する状態となっている。このため、出力電圧Ｖｏｕｔは電圧が不足する状態であり、ＦＢ端子電圧は最大値まで上昇する。出力電圧Ｖｏｕｔが第２の電圧モードにおける電圧（２４Ｖ）に到達すると、ＦＢ端子電圧が低下する。制御部１３０は、ＦＢ端子電圧が所定の電圧値Ｖｔｈ２４以下（ＡＤ値で１００以下）になると、第１の切替え制御モードから第２の電圧モードに移行する。このように、スイッチング電源２００は、第１の電圧モードから第１の切替え制御モードを経由して第２の電圧モードに遷移する。

一方、第２の電圧である高い出力電圧Ｖｏｕｔ（２４Ｖ）を出力する第２の電圧モードにおいて、ＳＴＡＮＤＢＹ信号がローレベルになったことが検知されると、制御部１３０は次のように動作する。すなわち、制御部１３０は第２の電圧モードから第１の電圧モードに移行するために第２の切替え制御モード（第２の切替え状態）に移行する。

制御部１３０は、第２の切替え制御モードでは、図７（Ｂ）に示すように、制御信号ＤＳ１のオン幅を十分に遅い速度で徐々に短くすることで、出力電圧Ｖｏｕｔを低下させる。ここで、図７（Ｂ）は図７（Ａ）と同様のグラフである。第２の電圧モードから第１の電圧モードに遷移するために第２の切替え制御モードで動作しているとき、フィードバック部１６１は、ＳＴＡＮＤＢＹ信号がローレベルであるため、５Ｖ出力（第１の電圧モード）を出力する状態となっている。このため、出力電圧Ｖｏｕｔは電圧が過剰な状態であり、ＦＢ端子電圧は下限値まで低下する。出力電圧Ｖｏｕｔが第１の電圧モードにおける電圧（５Ｖ）に低下すると、ＦＢ端子電圧が上昇する。制御部１３０は、ＦＢ端子電圧が所定の電圧値Ｖｔｈ５以上（ＡＤ値で７４以上）になると、第２の切替え制御モードから第１の電圧モードに移行する。このように、スイッチング電源２００は、第２の電圧モードから第２の切替え制御モードを経由して第１の電圧モードに遷移する。

また、第１の切替え制御モード及び第２の切替え制御モードにおいて、制御信号ＤＳ１のオン幅を変化させる速度は、一定の速度でなくともよい。例えば、出力電圧Ｖｏｕｔのオーバーシュートやアンダーシュートを防止しつつ、切替え制御モードに要する時間を低減するために、次のようにしてもよい。例えば、第１の切替え制御モード及び第２の切替え制御モードの前半では、制御信号ＤＳ１のオン幅を変化させる速度を速く設定し、後半ではＦＥＴ１のオン幅を変化させる速度を遅く設定してもよい。

このように、外部から入力されるＳＴＡＮＤＢＹ信号によって、制御部１３０に第１の電圧モードと第２の電圧モードの切替えを報知し、かつ、図６及び図７で説明した切替え制御のシーケンスを行う。これにより、急激な出力電圧Ｖｏｕｔの変動や、スイッチング波形の変動を抑えることができ、出力電圧Ｖｏｕｔのオーバーシュート、アンダーシュートを防止できる。

ところで、制御信号ＤＳ１のオン幅の分解能が低いと、切替え制御のシーケンスで、制御信号ＤＳ１のオン幅を一段階変えた場合における、スイッチング電源２００の出力電圧Ｖｏｕｔの変動幅が大きくなってしまう。図７に示したように、切替え制御モードの終了時にはＦＢ端子電圧は上限値又は下限値に張り付いた状態であり、オーバーシュートやアンダーシュートが起きた場合のフィードバック制御の応答性が低下するおそれがある。そのため、切替え制御モードの終了時には、制御信号ＤＳ１のオン幅を一段階変えたことによる出力電圧Ｖｏｕｔの変動に対してフィードバック制御が間に合わず、出力電圧Ｖｏｕｔの電圧精度が低下するおそれがある。

そこで、切替え制御モードでは、制御信号ＤＳ１の誤差拡散制御周期Ｐを長くする。そして、制御信号ＤＳ１の制御レベルが１段階変動した場合における、スイッチング電源２００の出力電圧Ｖｏｕｔの変動幅を小さく抑えることで、出力電圧Ｖｏｕｔの精度を低下させないように制御している。

特に、図７（Ｂ）に示した第２の切替え制御モードでは、第２の切替え制御モードの終了時において、ＦＢ端子電圧が上昇するため、フィードバック制御の応答性が低下する。フィードバック部１６１のフォトカプラＰＣ５の１次側トランジスタでＦＢ端子電圧を高速に制御できるのは、ＦＢ端子電圧を低下させる方向だけであり、ＦＢ端子電圧を上昇させるためには、抵抗Ｒ２から流れる電流による充電を待つ必要がある。ＦＢ端子電圧を上昇させる際の応答性は、抵抗Ｒ２とコンデンサＣ８のＣＲ時定数で決定される。そのため、特に第２の切替えモードの制御において、図８、図９で説明する、誤差拡散制御周期Ｐを長くする制御方法が有効である。

［切替え制御モードにおける誤差拡散制御］
図８は、第１の切替え制御モード、第２の切替え制御モードで用いられる誤差拡散制御を説明するための図である。第１の電圧モード及び第２の電圧モードにおける誤差拡散制御の方法は、実施例１の図２で説明した方法と同じため説明を省略する。すなわち、第１の電圧モード及び第２の電圧モードでは、制御信号ＤＳ１のオン幅の制御値を８ビットとして誤差拡散制御を行う。図８の（ｉ）は、各切替え制御モードにおいて、徐々に変化させる制御信号ＤＳ１のオン幅の制御値（１０進数で１９３（２進数で００１１０００００１））を示している。各切替え制御モードの制御信号ＤＳ１のオン幅の制御値は、図２の（ｉｉｉ）で説明した８ビットの制御値と比較して、２ビット拡張した１０ビットの制御値である。実施例２では、図２（ｉｉｉ）で説明した制御信号ＤＳ１のオン幅の制御値と比べて４倍の分解能で制御を行っている。第１の切替え制御モードでは、制御信号ＤＳ１のオン幅の制御値を所定時間ごとに１段階ずつ上昇させる制御を行っており、第２の切替え制御モードでは、制御信号ＤＳ１のオン幅の制御値を所定時間ごとに１段階ずつ低下させる制御を行っている。

図８の（ｉｉ）は、制御信号ＤＳ１のオン幅の制御値の上位６ビットを抽出した（右に４ビットシフトさせた）、誤差拡散制御を行う前の制御信号ＤＳ１のオン幅に相当する値（１０進数で１２（２進数で００１１００））である。図８の（ｉｉｉ）は、（ｉ）の演算で切り捨てた、余り値（下位４ビット）であり、誤差拡散制御に用いられる（１０進数で１（２進数で０００１））。図８の（ｉｖ）は、前回のフィードバック制御の周期で演算した繰り越し値であり、例えば、１０進数で１５（２進数で１１１１）とする。

図８の（ｖ）は、（ｉｉｉ）の余り値と（ｉｖ）の前回のフィードバック制御の演算における繰り越し値を加算した値（１０進数で１６（２進数で１００００））である。図８（ｖ）の最上位ビットである図８の（ｖｉ）の６ｂｉｔは制御信号ＤＳ１のオン幅の制御に反映させる誤差拡散値である（１０進数で１）。図８の（ｖ）の下位の４ビット（７ｂｉｔ〜１０ｂｉｔ）である図８の（ｖｉｉ）は、次回のフィードバック制御の周期で利用する繰り越し値である（１０進数で０）。図８の（ｖｉｉｉ）は、（ｉｉ）で演算した制御信号ＤＳ１のオン幅に、（ｖｉ）で演算した誤差拡散値を加算した、誤差拡散制御後の制御信号ＤＳ１のオン幅に相当する値の１３（１０進数）（２進数で００１１０１）である。このように、図８の（ｉ）〜（ｖｉｉｉ）の演算を、フィードバック制御の周期ごとに、繰り返し実行することで、誤差拡散制御を行っている。

このように、誤差拡散制御を行うことで、制御信号ＤＳ１の１６回のパルス幅を組み合わせて制御することができる。図２で説明したのと同様に、ＰＷＭ出力部１１７の分解能（０．１２５μｓｅｃ）に対して、０．０６２５（＝１／１６）段階ごとに制御可能になる。よって、制御信号ＤＳ１の平均パルス幅の分解能を１６倍（７．８１３ｎｓｅｃ（＝０．１２５／１６））に向上できる。

ところで、図７で説明したように、各切替え制御モードは、制御信号ＤＳ１のオン幅の制御値を、ＦＢ端子電圧及びＡＣＶ端子電圧によらずに単純に増加又は減少させるモードである。そのため、各切替え制御モードでは、図８（ｉ）で制御信号ＤＳ１のオン幅の制御値を実施例１の制御値から２ビット拡張した１０ｂｉｔの制御値にした場合にも、制御部１３０は容易に、制御信号ＤＳ１のオン幅の制御値を演算できる。それに対して、第１の電圧モードや第２の電圧モードでも、制御信号ＤＳ１のオン幅の制御値を１０ビットの制御値に拡張して演算を行うと、制御部１３０が行う演算量が増加してしまう。制御部１３０の演算速度が十分でない場合、図２で説明した、フィードバック制御周期や誤差拡散周期Ｐが長くなり、ＦＢ端子電圧やＡＣＶ端子電圧の変動に対する応答性が低下してしまうおそれがある。

そこで、実施例２で説明したように、各切替え制御モードのみで、制御信号ＤＳ１のオン幅の制御値を１０ビットの制御値に拡張し、誤差拡散周期Ｐを切替え制御モードでは長く設定する。これにより、第１の電圧モードや第２の電圧モードにおける応答性を低下させずに、各切替え制御モードのみで、制御信号ＤＳ１の平均パルス幅をより高い分解能で制御することができる。よって、各切替え制御モードの終了時に発生するオーバーシュート、アンダーシュートを抑制し、スイッチング電源２００の出力電圧Ｖｏｕｔの精度を向上させることができる。

［スイッチング電源の制御］
図９は、制御部１３０による、スイッチング電源２００の制御を説明するフローチャートである。交流電源１０がスイッチング電源２００に接続されると、制御部１３０は、Ｓ２０以降の制御信号ＤＳ１、ＤＳ２の制御を開始する。Ｓ２０で制御部１３０は、入力電圧検知部１７０から入力されたＡＣＶ端子電圧とフィードバック部１６１から入力されたＦＢ端子電圧とに基づき、実施例１の図２で説明した誤差拡散制御と同様の演算を実施する。Ｓ２０で行われる誤差拡散制御は、制御信号ＤＳ１のオン幅の制御値を８ビットとした制御である。第２の周期である誤差拡散制御周期Ｐは、図３（Ａ）の第１の周期であるフィードバック制御周期の４倍となる。また、制御部１３０は、ＡＣＶ端子電圧に基づく補正値を、実施例１で説明した表１の変換表に基づき決定する。

Ｓ２１で制御部１３０は、誤差拡散制御後の制御信号ＤＳ１のオン幅を、ＰＷＭ出力部１１７の設定値に反映させる。Ｓ２２で制御部１３０は、ＳＴＡＮＤＢＹ信号がハイレベルか否かを判断する。Ｓ２２で制御部１３０は、ＳＴＡＮＤＢＹ信号がハイレベルであると判断した場合、第１の切替制御モードに移行するために、処理をＳ２３に進める。Ｓ２２で制御部１３０は、ＳＴＡＮＤＢＹ信号がローレベルであると判断した場合、処理をＳ２０に戻し、第１の電圧モードを維持する。第１の電圧モードでは、Ｓ２０〜Ｓ２２の制御を繰り返し実行する。

Ｓ２３で制御部１３０は、第１の切替え制御モードの制御であるため、制御信号ＤＳ１のオン幅を徐々に長くする制御を行う。詳細には、制御部１３０は、制御信号ＤＳ１の平均パルス幅（各フィードバック制御周期における制御信号ＤＳ１のオン幅の誤差拡散制御周期Ｐにおける平均値）を徐々に長くする制御を行う。図８で説明したように、制御部１３０は、１６回のフィードバック制御周期のパルス信号を組み合わせて、誤差拡散制御を行う。Ｓ２３で行われる誤差拡散制御は、制御信号ＤＳ１のオン幅の制御値を１０ビットとして、第１の電圧モードにおける制御値よりも２ビット拡張した制御である。Ｓ２３で行われる誤差拡散制御では、繰り越し値が第１の電圧モードにおける繰り越し値よりも２ビット拡張されている。このため、第１の周期である誤差拡散制御周期Ｐは、第２の周期であるフィードバック制御周期の１６倍となり、第１の電圧モードにおける誤差拡散制御周期Ｐの４倍となる。

Ｓ２４で制御部１３０は、ＦＢ端子電圧がＶｔｈ２４以下（ＦＢ端子のＡＤ値で１００以下）になったか否かを判断する。Ｓ２４で制御部１３０は、ＦＢ端子電圧がＶｔｈ２４以下であると判断した場合、第１の切替え制御モードを終了し、処理をＳ２５に進める。Ｓ２４で制御部１３０は、ＦＢ端子電圧がＶｔｈ２４より大きいと判断した場合、処理をＳ２３に戻し、第１の切替え制御モードを継続する。

Ｓ２５で制御部１３０は、ＡＣＶ端子電圧とＦＢ端子電圧とに基づき、実施例１の図２で説明した誤差拡散制御と同様の演算を実施する。Ｓ２５で行われる誤差拡散制御は、制御信号ＤＳ１のオン幅の制御値を８ビットとした制御である。誤差拡散制御周期Ｐは、図３（Ａ）のフィードバック制御周期の４倍となる。なお、第２の電圧モードは、出力電圧Ｖｏｕｔの電圧値が高い制御モードであり、第１の電圧モードに比べて制御信号ＤＳ１のオン幅を長くする必要がある。そこで、ＡＣＶ端子電圧に基づく補正値を、表２の変換表に基づき決定する。

これにより、ＦＢ端子電圧が同じ場合においても、第１の電圧モードに比べて第２の電圧モードにおける制御信号ＤＳ１のオン幅を長くするような補正値が設定される。表２は表１と同様の表である。例えば、入力電圧検知部１７０によって検知された交流電源１０の電圧実効値が１１３．３Ｖｒｍｓの場合、表１では補正値が２９であったのに対し、表２では補正値が−３７となる。このため、実施例１の式（１）から、制御信号ＤＳ１のオン幅の制御値は、実施例１よりも大きくなる。Ｓ２６で制御部１３０は、誤差拡散制御後の制御信号ＤＳ１のオン幅を、ＰＷＭ出力部１１７の設定値に反映させる。

Ｓ２７で制御部１３０は、ＳＴＡＮＤＢＹ信号がローレベルか否かを判断する。Ｓ２７で制御部１３０は、ＳＴＡＮＤＢＹ信号がローレベルであると判断した場合、第２の切替え制御モードに移行するため、処理をＳ２８に進める。Ｓ２７で制御部１３０は、ＳＴＡＮＤＢＹ信号がハイレベルであると判断した場合、処理をＳ２５に戻し、第２の電圧モードを維持する。第２の電圧モードでは、Ｓ２５〜Ｓ２７の制御を繰り返し実行する。

Ｓ２８で制御部１３０は、第２の切替え制御モードの制御であるため、制御信号ＤＳ１のオン幅の平均値（平均パルス幅）を徐々に短くする制御を行う。図８で説明したように、制御部１３０は、１６回のフィードバック制御周期のパルス信号を組み合わせて誤差拡散制御を行う。Ｓ２８で行われる誤差拡散制御は、制御信号ＤＳ１のオン幅の制御値を１０ビットとして、第２の電圧モードにおける制御値を２ビット拡張した制御である。第２の周期である誤差拡散制御周期Ｐは、第１の周期であるフィードバック制御周期の１６倍となる。Ｓ２９で制御部１３０は、ＦＢ端子電圧がＶｔｈ５以上（ＦＢ端子のＡＤ値で７４以上）か否かを判断する。ここで、Ｖｔｈ５はＶｔｈ２４よりも小さい値である（Ｖｔｈ５＜ｖｔｈ２４）。Ｓ２９で制御部１３０は、ＦＢ端子電圧がＶｔｈ５以上であると判断すると、第２の切替え制御モードを終了し、処理をＳ２０に戻す。Ｓ２９で制御部１３０は、ＦＢ端子電圧がＶｔｈ５より小さいと判断した場合、処理をＳ２８に戻し、第２の切替え制御モードを継続する。

以上で説明したように、第１の電圧モード（Ｖｏｕｔ＝５Ｖ）と、第２の電圧モード（Ｖｏｕｔ＝２４Ｖ）と、切替え制御モードとを有するスイッチング電源２００において、誤差拡散周期Ｐを切替え制御モードでは各電圧モードよりも長く設定する。具体的には、第１、第２の切替え制御モードの誤差拡散制御周期Ｐに含まれるフィードバック制御周期の数を、第１、第２の電圧モードの誤差拡散制御周期Ｐに含まれるフィードバック制御周期の数よりも多くする。これにより、制御信号ＤＳ１の分解能を高め、各切替え制御モードの終了時における、オーバーシュート、アンダーシュートの発生を抑制できる。なお、実施例２のスイッチング電源２００では、スイッチング素子を２つ（ＦＥＴ１、ＦＥＴ２）有するアクティブクランプ方式の電源について説明した。しかし、例えば、ＦＥＴのオン時間に応じて出力電圧が決定されるタイプのスイッチング電源（例えば、フォワード電源）である場合には、スイッチング素子（ＦＥＴ）が１つの電源にも適応可能である。

以上、実施例２によれば、スイッチング電源の動作モードによらず、スイッチング電源の出力電圧の精度、効率、応答性を改善することができる。

実施例１、２で説明したスイッチング電源１０１、２００は、例えば画像形成装置の低圧電源、すなわちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２のスイッチング電源１０１、２００が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図１０に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１、２で説明したスイッチング電源１０１、２００である電源装置４００を備えている。なお、電源装置４００を適用可能な画像形成装置は、図１０に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する１次転写部と、中間転写ベルト上のトナー像をシートに転写する２次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ３２０を備えており、実施例１、２に記載のスイッチング電源１０１、２００である電源装置４００は、例えばコントローラ３２０に電力を供給する。また、実施例２に記載のスイッチング電源２００である電源装置４００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。

電源装置４００が実施例２のスイッチング電源２００である場合、実施例３の画像形成装置は、第１の電圧モードと第２の電圧モードに対応したモードで稼働することが可能である。制御部であるコントローラ３２０は、スイッチング電源２００のフィードバック部１６１及び切替え報知部１８０にＳＴＡＮＤＢＹ信号を出力する。例えば、第１の電圧モード（５Ｖ出力）では、画像形成装置は、省電力を実現する待機状態（例えば、省電力モードや待機モード）にあり、例えばコントローラ３２０のみに電力を供給する等、負荷を軽くして消費電力を低減させることができる。一方、第２の電圧モード（２４Ｖ出力）では、画像形成装置は、画像形成動作を行う状態となっている。

以上、実施例３によれば、スイッチング電源の動作モードによらず、スイッチング電源の出力電圧の精度、効率、応答性を改善することができる。

１１０ 制御部
ＦＥＴ１ 電界効果トランジスタ
Ｔ１ トランス

Claims (16)

1. 複数の動作状態を有する電源装置であって、
   １次巻線と２次巻線とを有するトランスと、
   前記トランスの１次側に設けられ、交流電圧を整流平滑した入力電圧を変換して前記トランスの２次側から出力電圧を出力するためにスイッチング動作を行う少なくとも１つのスイッチング素子と、
   前記スイッチング素子を制御するためのパルス信号のオン幅を第１の周期ごとに決定し、複数の前記第１の周期を含む第２の周期ごとの前記パルス信号のオン幅の平均値の変更幅が、前記第１の周期ごとの前記パルス信号のオン幅の変更幅よりも小さい変更幅となるような所定の制御を実行する制御手段と、
   を備え、
   前記制御手段は、前記動作状態に応じて前記第２の周期を変更することを特徴とする電源装置。
2. 前記複数の動作状態は、前記パルス信号を連続して出力する第１の状態と、前記パルス信号を出力するスイッチング期間と前記パルス信号の出力を停止する停止期間とを繰り返す間欠動作を行う第２の状態と、を含み、
   前記制御手段は、前記第２の状態における前記第２の周期を前記第１の状態における前記第２の周期よりも長くすることを特徴とする請求項１に記載の電源装置。
3. 前記出力電圧のフィードバック制御を行うために前記制御手段にフィードバック電圧を出力するフィードバック手段を有し、
   前記制御手段は、前記第１の状態では前記フィードバック制御を行う周期を前記第１の周期とし、前記第２の状態では前記間欠動作を行う周期を前記第１の周期とすることにより、前記第２の状態における前記第２の周期を前記第１の状態における前記第２の周期よりも長くすることを特徴とする請求項２に記載の電源装置。
4. 前記入力電圧を検知する検知手段を備え、
   前記制御手段は、前記フィードバック電圧と前記検知手段により検知した前記入力電圧とに基づいて、前記パルス信号のオン幅を決定することを特徴とする請求項３に記載の電源装置。
5. 前記制御手段は、前記パルス信号のオン幅を決定する際に、前記検知手段により検知した前記入力電圧を前記交流電圧に基づいて補正することを特徴とする請求項４に記載の電源装置。
6. 前記制御手段は、前記フィードバック電圧に基づいて前記第１の状態と前記第２の状態の切り替えを行うことを特徴とする請求項３から請求項５のいずれか１項に記載の電源装置。
7. 前記複数の状態は、第１の電圧を出力する第１の電圧状態と、前記第１の電圧よりも高い第２の電圧を出力する第２の電圧状態と、前記第１の電圧状態から前記第２の電圧状態に移行するときに経由する第１の切替え状態と、前記第２の電圧状態から前記第１の電圧状態に移行するときに経由する第２の切替え状態と、を含み、
   前記制御手段は、前記第１の切替え状態及び前記第２の切替え状態における前記第２の周期を前記第１の電圧状態及び前記第２の電圧状態における前記第２の周期よりも長くすることを特徴とする請求項１に記載の電源装置。
8. 前記出力電圧のフィードバック制御を行うために前記制御手段にフィードバック電圧を出力するフィードバック手段を有し、
   前記制御手段は、前記フィードバック制御を行う周期を前記第１の周期とし、前記第１の切替え状態及び前記第２の切替え状態における前記第２の周期に含まれる前記第１の周期の数を、前記第１の電圧状態及び前記第２の電圧状態における前記第２の周期に含まれる前記第１の周期の数よりも多くすることにより、前記第１の切替え状態及び前記第２の切替え状態における前記第２の周期を前記第１の電圧状態及び前記第２の電圧状態における前記第２の周期よりも長くすることを特徴とする請求項７に記載の電源装置。
9. 前記制御手段は、前記第１の切替え状態における前記パルス信号のオン幅を徐々に長くし、前記第２の切替え状態における前記パルス信号のオン幅を徐々に短くするように制御することを特徴とする請求項８に記載の電源装置。
10. 前記複数の状態は、前記出力電圧に第１の電圧を出力する第１の電圧状態と、前記出力電圧に前記第１の電圧よりも高い第２の電圧を出力する第２の電圧状態と、前記第２の電圧状態から前記第１の電圧状態に移行するときに経由する第２の切替え状態と、を含み、
    前記制御手段は、前記第２の切替え状態における前記第２の周期を前記第１の電圧状態及び前記第２の電圧状態における前記第２の周期よりも長くすることを特徴とする請求項１に記載の電源装置。
11. 前記出力電圧のフィードバック制御を行うために前記制御手段にフィードバック電圧を出力するフィードバック手段を有し、
    前記制御手段は、前記フィードバック制御を行う周期を前記第１の周期とし、前記第２の切替え状態における前記第２の周期に含まれる前記第１の周期の数を、前記第１の電圧状態及び前記第２の電圧状態における前記第２の周期に含まれる前記第１の周期の数よりも多くすることにより、前記第２の切替え状態における前記第２の周期を前記第１の電圧状態及び前記第２の電圧状態における前記第２の周期よりも長くすることを特徴とする請求項１０に記載の電源装置。
12. 前記制御手段は、前記第２の切替え状態における前記パルス信号のオン幅を徐々に短くするように制御することを特徴とする請求項１１に記載の電源装置。
13. 前記入力電圧を検知する検知手段を備え、
    前記制御手段は、前記フィードバック電圧と前記検知手段により検知した前記入力電圧とに基づいて、前記第１の電圧状態及び前記第２の電圧状態における前記パルス信号のオン幅を決定することを特徴とする請求項８、請求項９、請求項１１、請求項１２のいずれか１項に記載の電源装置。
14. 前記制御手段は、前記第１の電圧状態及び前記第２の電圧状態における前記パルス信号のオン幅を決定する際に、前記検知手段により検知した前記入力電圧を前記交流電圧に基づいて補正することを特徴とする請求項１３に記載の電源装置。
15. 記録材に画像形成を行う画像形成手段と、
    請求項１から請求項１４のいずれか１項に記載の電源装置と、
    を備えることを特徴とする画像形成装置。
16. 記録材に画像形成を行う画像形成手段と、
    請求項７から請求項１４のいずれか１項に記載の電源装置と、
    前記画像形成手段及び前記電源装置を制御する制御部と、
    を備え、
    前記制御部は、前記第１の電圧状態と前記第２の電圧状態を切り替えるための信号を前記電源装置に出力し、
    前記電源装置は、入力された前記信号に応じて前記第１の電圧と前記第２の電圧とを切り替える電圧切替え部を有することを特徴とする画像形成装置。

Images