JP2024056577A - スイッチング電源 - Google Patents

Abstract

【課題】スイッチング電源の個体差に応じて電源効率を改善する。【解決手段】スイッチング電源の制御手段は、停止期間において動作を継続する第一回路ブロックと、スイッチング期間においてスイッチング動作を制御し、停止期間において動作を停止する第二回路ブロックと、を有する。第一回路ブロックは、電源電圧を監視し、停止期間において、電源電圧が所定の閾値電圧よりも低くなると、停止期間を終了させてスイッチング期間に移行し、第二回路ブロックの動作を再開させる、ように構成されている。【選択図】図１

Description

本発明は、絶縁トランスを用いたスイッチング電源の制御に関する。

スイッチング電源は画像形成装置などの電子機器用の電源回路として広く普及している。特許文献１によれば、スイッチング電源の消費電力を削減するために、間欠制御が提案されている。間欠制御とは、トランスをスイッチングしているスイッチング期間とトランスのスイッチングを停止する停止期間とを一つの繰り返し周期（制御周期）とする制御方法である。

特開２０１７－１１２７９８号公報

ところで、低負荷状態におけるスイッチング電源の電源効率を改善するためには、間欠制御における停止期間をできるだけ長くすることが必要となる。ただし、停止期間が長すぎると、トランスの一次側に設けられる制御回路が起動不能に陥ってしまうか、起動回路が長く動作して電源効率を低下させる。一方、停止期間が短すぎれば、スイッチング回数が多くなり、十分に消費電力を低減することができない。特許文献１によれば、タイマーに一定の設定値をセットすることで、停止期間が管理されている。しかし、適切な停止期間は、スイッチング電源の個体差に応じて異なる。そのため、従来技術では、スイッチング電源の個体差に応じて、停止期間をさらに長くできる余地が残っている。そこで、本発明は、スイッチング電源の個体差に応じて電源効率を改善することを目的とする。

本発明によれば、たとえば、
一次巻線、二次巻線、および第一補助巻線を有するトランスと、
スイッチング動作により前記一次巻線への電力の供給と遮断とを行うスイッチング素子と、
前記二次巻線に生じる電圧から生成される出力電圧をフィードバックするフィードバック手段と、
前記スイッチング動作を行うスイッチング期間と前記スイッチング動作を停止させる停止期間とを繰り返す間欠制御モードを有し、前記フィードバック手段から供給されるフィードバック電圧に応じて、前記出力電圧が目標電圧を維持するように前記スイッチング動作を制御する制御手段と、
前記第一補助巻線に生じる電圧に基づき前記制御手段に供給される電源電圧を生成する生成手段と、を有し、
前記制御手段は、
前記停止期間において動作を継続する第一回路ブロックと、
前記スイッチング期間において前記スイッチング動作を制御し、前記停止期間において動作を停止する第二回路ブロックと、を有し、
前記第一回路ブロックは、前記電源電圧を監視し、前記停止期間において、前記電源電圧が所定の閾値電圧よりも低くなると、前記停止期間を終了させて前記スイッチング期間に移行し、前記第二回路ブロックの動作を再開させる、ように構成されている、スイッチング電源が提供される。

本発明によれば、スイッチング電源の個体差に応じて電源効率が改善される。

電源回路を説明する図 制御回路を説明する図 制御モードを説明する図 メインとなる制御方法を示すフローチャート 間欠制御モードを示すフローチャート 別の電源回路を説明する図 別の制御回路を説明する図 別の間欠制御モードを示すフローチャート スリープ状態とアウェイク状態とを切り替える回路を示す図 画像形成装置を説明する図

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

＜実施例１＞
［スイッチング電源］
図１は実施例１のアクティブクランプ方式を用いたデジタル制御電源１００の概略図を示している。アクティブクランプ方式とは、スイッチング素子であるＦＥＴ１がオフしたときにトランスＴ１の一次巻線Ｐ１に発生する逆起電力からＦＥＴ１を保護する回路をいう。ここでは、アクティブクランプ回路１９０が、電圧クランプ用のコンデンサＣ２とＦＥＴ２とにより実現されている。デジタル制御電源１００は、交流電圧から直流の電圧Ｖｏｕｔ（例：２４Ｖ）を生成するスイッチング電源である。ＦＥＴは電界効果トランジスタの略称である。

交流電源１０は、商用電源などであり、デジタル制御電源１００に交流電圧を供給する。ブリッジダイオードＢＤ１は、交流電源１０から供給された交流を全波整流して脈流を生成する整流回路である。平滑用コンデンサＣ３は脈流を平滑化して直流を生成する平滑回路である。ここでは、平滑用コンデンサＣ３の端子間電圧がＶｉｎと定義されている。また、平滑用コンデンサＣ３の低電位側はＤＣＬと表記され、高電位側はＤＣＨと表記されている。

平滑用コンデンサＣ３の後段には起動回路１３０が設けられている。起動回路１３０は、デジタル制御電源１００の起動時に電源電圧Ｖ１を生成する回路である。起動回路１３０は３端子レギュレータ、または、降圧型スイッチング電源である。起動回路１３０のＶＣ端子とＧ端子との間に電圧Ｖｉｎが印加される。起動回路１３０は、電圧Ｖｉｎから電源電圧Ｖ１を生成し、ＯＵＴ端子から出力する。補助巻線Ｐ２、ダイオードＤ４およびコンデンサＣ４から構成される電源回路１９１が電源電圧Ｖ１を生成できるようになると、起動回路１３０は、電源電圧Ｖ１の生成を停止できる。電源電圧Ｖ１は、駆動回路１２０、およびＤＣ／ＤＣコンバータ１５０に供給される。これにより、駆動回路１２０、およびＤＣ／ＤＣコンバータ１５０が動作可能となる。ＤＣ／ＤＣコンバータ１５０は、ＶＣ端子とＧ端子との間に印加された電源電圧Ｖ１を電源電圧Ｖ２に変換してＯＵＴ端子から出力し、制御回路１１０に供給する。これにより、制御回路１１０が動作可能となる。なお、電源電圧Ｖ２は、制御回路１１０のＶＣ端子とＧ端子との間に印加される。

トランスＴ１は、絶縁型のトランスである。一次側に一次巻線Ｐ１と補助巻線Ｐ２が設けられている。二次側に二次巻線Ｓ１が設けられている。一次巻線Ｐ１にはＦＥＴ１とＦＥＴ２が接続されている。ＦＥＴ１と、ＦＥＴ２とがスイッチング動作することで、二次巻線Ｓ１にエネルギーが伝達される。

一次巻線Ｐ１に電圧Ｖｉｎを印加すると、補助巻線Ｐ２にフォワード電圧が生じる。補助巻線Ｐ２にはダイオードＤ４とコンデンサＣ４が接続されている。ダイオードＤ４が電圧整流し脈流を生成し、コンデンサＣ４が脈流を平滑して、電源電圧Ｖ１を生成する。

ＦＥＴ１はトランスＴ１の一次巻線Ｐ１に対して直列に接続されている。コンデンサＣ２とＦＥＴ２とが、トランスＴ１の一次巻線Ｐ１に対して並列に接続さている。

制御回路１１０は、ＦＢ端子に入力されるフィードバック電圧に基づき、制御信号Ｄｒ１、Ｄｒ２を駆動回路１２０に出力し、駆動回路１２０を通じてＦＥＴ１およびＦＥＴ２を制御する。これにより、電圧Ｖｏｕｔが目標電圧（例：＋２４Ｖ）に維持される。電源電圧Ｖ１は、抵抗Ｒ３と抵抗Ｒ４とで形成される分圧回路１９３により分圧されて、Ｖ１Ｓ端子に印加される。つまり、Ｖ１Ｓ端子は、電源電圧Ｖ１に比例した電圧Ｖ１Ｓが入力される端子である。説明の便宜上、Ｖ１Ｓ端子に印加される電圧もＶ１Ｓと表記される。電源電圧Ｖ１は、平滑用コンデンサＣ３に充電された電圧Ｖｉｎに相関することから、電圧Ｖ１Ｓは、電圧Ｖｉｎにも相関している。つまり、制御回路１１０は、電圧Ｖ１Ｓに基づき、電圧Ｖｉｎを知ることができる。

駆動回路１２０は、制御信号Ｄｒ１に従いＦＥＴ１のゲートに印加される駆動信号ＤＬを生成して出力する。駆動回路１２０は、制御信号Ｄｒ２に従いＦＥＴ２のゲートに印加される駆動信号ＤＨを生成する。駆動回路１２０のＶＣ端子とＧ端子との間には、電源電圧Ｖ１が印加される。

駆動回路１２０は、さらに、ＶＨ端子とＧＨ端子を有している。ＶＨ端子とＧＨ端子には、コンデンサＣ５とダイオードＤ５とにより構成されるチャージポンプ回路１９２が接続されている。チャージポンプ回路１９２が電源電圧Ｖ１から別の電源電圧を生成して、ＶＨ端子とＧＨ端子に印加する。制御信号Ｄｒ１がＨｉｇｈ状態になると、駆動回路１２０は、ＦＥＴ１の駆動信号ＤＬをＨｉｇｈ状態とする。これにより、ＦＥＴ１はオン状態となる。制御信号Ｄｒ１がＬｏｗ状態になると、駆動回路１２０は、ＦＥＴ１の駆動信号ＤＬをＬｏｗ状態とする。これにより、ＦＥＴ１はオフ状態となる。同様に、制御信号Ｄｒ２がＨｉｇｈ状態になると、駆動回路１２０は、ＦＥＴ２の駆動信号ＤＨをＨｉｇｈ状態とする。これにより、ＦＥＴ２がオン状態となる。制御信号Ｄｒ２がＬｏｗ状態になると、駆動回路１２０は、ＦＥＴ２の駆動信号ＤＨをＬｏｗ状態とする。これにより、ＦＥＴ２がオン状態となる。このようにして、ＦＥＴ１とＦＥＴ２とがスイッチング動作を実行する。

電圧共振用コンデンサＣ１はＦＥＴ１と並列に接続されており、ＦＥＴ１とＦＥＴ２のスイッチオフ時の損失を低減する。ダイオードＤ１は、ＦＥＴ１のボディーダイオード（寄生ダイオード）である。ダイオードＤ２はＦＥＴ２のボディーダイオードである。

二次巻線Ｓ１にはダイオードＤ１１が接続されている。ダイオードＤ１１は、二次巻線Ｓ１に生じるフライバック電圧を整流して脈流を生成する。コンデンサＣ１１は脈流を平滑紙、出力電圧Ｖｏｕｔを生成する。

フィードバック回路１４０は、出力電圧Ｖｏｕｔを二次側から一側にフィードバックする回路である。出力電圧Ｖｏｕｔは、抵抗Ｒ５２と抵抗Ｒ５３とにより形成される分圧回路によって分圧され、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦに印加される。出力電圧Ｖｏｕｔが目標電圧より高くなると、シャントレギュレータＩＣ５のカソード端子Ｋから、フォトカプラＰＣ５の二次側ダイオードおよびプルアップ抵抗Ｒ５１に、電流が流れる。二次側ダイオードが発光すると、フォトカプラＰＣ５の一次側トランジスタが動作する。これにより、コンデンサＣ６から電荷が放電され、制御回路１１０のＦＢ端子に印加されている電圧Ｖｆｂが低下する。電圧Ｖｆｂはフィードバック電圧と呼ばれてもよい。また、デジタル制御電源１００に接続されている負荷が増加し、出力電圧Ｖｏｕｔが目標電圧より低くなると、電源電圧Ｖ２から抵抗Ｒ２を介してコンデンサＣ６に充電電流が流れる。これにより、制御回路１１０のＦＢ端子の電圧Ｖｆｂが上昇する。出力電圧Ｖｏｕｔが目標電圧に維持されるよう、制御回路１１０はＦＢ端子の電圧Ｖｆｂに応じてフィードバック制御を実行する。

制御回路１１０は、ＦＢ端子の電圧Ｖｆｂを監視することによりデジタル制御電源１００の負荷の状態を把握できる。つまり、電圧Ｖｆｂが高いほど、負荷が大きく、電圧Ｖｆｂが低いほど、負荷が小さい。よって、制御回路１１０は、負荷に応じた適切なスイッチング制御を実行できる。負荷をより正確に検知するためには、ＦＥＴ１または負荷に電力を供給する経路に、電流検知回路が設けられてもよい。

［制御回路の詳細］
図２（Ａ）は制御回路１１０のブロック図である。制御回路１１０は、クロック回路１１５によって生成されたクロック信号ＣＬＫにしたがって動作するデジタル制御回路（ＣＰＵ、ＡＳＩＣなど）である。ＣＰＵは中央演算処理装置の略称である。ＡＳＩＣは特定用途集積回路の略称である。制御回路１１０をＣＰＵ等のデジタル制御回路で実現することで、制御信号Ｄｒ１、Ｄｒ２などの複雑な波形の制御が安価な集積回路で実現可能となる。

制御回路１１０は、ブロックＢ１とブロックＢ２とを有している。ブロックＢ１は、デジタル制御電源１００がスイッチング動作を停止している停止期間中であっても、動作を継続する回路ブロックである。つまり、ブロックＢ１には、常時、電源電圧Ｖ２が供給されている。ブロックＢ２は、スイッチング動作の停止期間中に、動作を停止する回路ブロックである。

ブロックＢ１は、クロック回路１１５、ＰＷＭ回路１１７、比較回路１１８ａ、比較回路１１８ｂを有している。クロック回路１１５は、一定周期のクロック信号ＣＬＫを生成し、ブロックＢ１、Ｂ２に供給する発振回路である。ＰＷＭ回路１１７は、ＰＷＭ信号として制御信号Ｄｒ１、Ｄｒ２を生成する回路である。比較回路１１８ａは、基準電圧Ｖｒｅｆ＿ａとＦＢ端子に印加される電圧Ｖｆｂとを比較し、比較結果をスイッチＳＷ１の制御端子に出力する。比較回路１１８ｂは、基準電圧Ｖｒｅｆ＿ｂとＶ１Ｓ端子に印加される電圧（電圧Ｖｉｎに比例した電圧）とを比較し、比較結果をスイッチＳＷ１の制御端子に出力する。基準電圧Ｖｒｅｆ＿ａ及び、Ｖｒｅｆ＿ｂは、制御回路１１０の内部で生成される基準電圧である。

ブロックＢ２は集積回路で形成されたマイコンである。ブロックＢ２は、演算制御部１１１、主記憶部１１２、外部記憶部１１３、ＡＤ変換器１１４を有している。演算制御部１１１は、クロック回路１１５から供給されるクロック信号ＣＬＫに基づき動作する。演算制御部１１１は、外部記憶部１１３に記憶されている命令とデータを、主記憶部１１２にロードして、逐次演算を実行する。主記憶部１１２は、ランダムアクセスメモリ（ＲＡＭ）を有する。外部記憶部１１３は、フラッシュメモリおよびリードオンリメモリ（ＲＯＭ）を有する。演算制御部１１１は、ＡＤ変換器１１４により検知された電圧Ｖｆｂに基づき、制御信号Ｄｒ１、Ｄｒ２の元になる設定値（例：制御開始タイミング、周期、デューティ比、デッドタイム、オン幅など）を制御することで、ＦＥＴ１、ＦＥＴ２を制御する。

スイッチＳＷ１は、比較回路１１８ａ、１１８ｂに比較結果および演算制御部１１１からの制御信号に応じてオン／オフするスイッチ素子である。スイッチＳＷ１がオンになると、電源電圧Ｖ２がブロックＢ２に供給され、ブロックＢ２が動作可能となる。スイッチＳＷ１がオフになると、電源電圧Ｖ２がブロックＢ２に供給されず、ブロックＢ２が停止する。

たとえば、演算制御部１１１は、電圧Ｖｆｂが非常に小さくなったかどうかを判定する。電圧Ｖｆｂが非常に小さくなると、演算制御部１１１は、スイッチＳＷ１をオンからオフに切り替え、ブロックＢ２を停止させる（スリープ状態）。このように、制御回路１１０は、ブロックＢ２に配置された機能部の消費電力を削減することができる。

図２（Ｂ）が示すように、スイッチＳＷ１はクロック信号ＣＬＫの供給をオン／オフしてもよい。ただし、図２（Ｂ）に示された回路よりも図２（Ａ）に示された回路は、より大きな省電力効果を発揮する。電源電圧Ｖ２を停止することで、ブロックＢ２に配置された機能部に流れるリーク電流も削減されるからである。

制御回路１１０は、ブロックＢ２に配置された機能部に供給されるクロック信号ＣＬＫの周波数を極端に低くしてもよい。あるいは、制御回路１１０は、ブロックＢ２に配置された機能部に供給される電源電圧Ｖ２を低下させてもよい。あるいは、制御回路１１０は、ブロックＢ２に配置された機能部に供給されるクロック信号ＣＬＫの周波数と電源電圧Ｖ２とをそれぞれ低下させてもよい。

ところで、実施例１において、制御回路１１０は、スイッチング動作に間欠制御を適用する。間欠制御の制御周期は、スイッチング動作が実行されるスイッチング期間と、スイッチング動作が停止される停止期間と、からなる。制御回路１１０は、停止期間において、スイッチＳＷ１をオフにし、ブロックＢ２への電源電圧Ｖ２の供給を停止する。停止期間の終了タイミングは、比較回路１１８ａまたは比較回路１１８ｂによって検知される。比較回路１１８ａは、電圧Ｖｆｂに基づき、停止期間の終了タイミングを検知し、スイッチＳＷ１をオフからオンに切り替える。同様に、比較回路１１８ｂは、Ｖ１Ｓ端子に印加される電圧に基づき、停止期間の終了タイミングを検知し、スイッチＳＷ１をオフからオンに切り替える。スイッチＳＷ１をオフからオンに切り替えられると、ブロックＢ２への電源電圧Ｖ２の供給が再開される。これにより、演算制御部１１１が動作を再開できる。このように、実施例１では、比較回路１１８ｂによって、間欠制御の停止期間の終了タイミングを検知することで、ブロックＢ２のスリープ状態を解除することに特徴がある。

［制御方法の詳細］
図３（Ａ）は連続制御モードを示している。連続制御モードとは、スイッチング動作が継続する制御モードである。スイッチング動作が実行されている期間は、スイッチング期間Ｐｓｗと呼ばれる。駆動信号ＤＬはＦＥＴ１のゲートに供給される駆動信号である。駆動信号ＤＨはＦＥＴ２のゲートに供給される駆動信号である。Ｉｄは、ＦＥＴ１のドレイン電流である。Ｖｄｓは、ＦＥＴ１のドレインとソースとの間の電圧である。ＦＢＬ１は電圧Ｖｆｂに対する閾値電圧である。

スイッチング期間Ｐｓｗでは、ＦＥＴ１とＦＥＴ２とが交互にオン／オフを繰り返す。駆動信号ＤＬ、ＤＨが示すように、ＦＥＴ１とＦＥＴ２とがともにオフとなる期間であるデッドタイムｄｔが設けられている。

電圧Ｖｆｂが閾値電圧ＦＢＬ１より大きい状態が維持される限り、制御回路１１０は、デジタル制御電源１００の高負荷状態にあると判定する。つまり、制御回路１１０は、スイッチング期間Ｐｓｗを継続する。閾値電圧ＦＢＬ１は、外部記憶部１１３に記憶された、所定の閾電圧値である。

連続制御モードにおいて電圧Ｖｆｂが高くなると、制御回路１１０は、ＦＥＴ２のオン時間に対するＦＥＴ１のオン時間の比率を大きくする。制御回路１１０は、電圧Ｖ１Ｓに基づき電圧Ｖｉｎを検知できる。制御回路１１０は、電圧Ｖｉｎが高いほど、ＦＥＴ１のオン時間を短くする。制御回路１１０は、電圧Ｖｉｎが低いほど、ＦＥＴ１のオン時間を長くする。つまり、電圧ＶｉｎとＦＥＴ１のオン時間とは反比例の関係を有する。これにより、負荷に供給される電力が維持される。

図３（Ｂ）は間欠制御モードを示す。間欠制御モードでは、スイッチング期間Ｐｓｗと停止期間Ｐｓｔｏｐとが繰り返されるし制御モードである。つまり、制御周期ＣＰはスイッチング期間Ｐｓｗと停止期間Ｐｓｔｏｐとからなる。時刻ｔ０から時刻ｔ２までの期間が一つの制御周期ＣＰである。スイッチング期間Ｐｓｗは時刻ｔ０から時刻ｔ１までの期間である。停止期間Ｐｓｔｏｐは時刻ｔ１から時刻ｔ２までの期間である。このように時刻ｔ０はスイッチング期間Ｐｓｗの開始タイミングである。時刻ｔ１はスイッチング期間Ｐｓｗの終了タイミングであるとともに、停止期間Ｐｓｔｏｐの開始タイミングである。時刻ｔ２は、停止期間Ｐｓｔｏｐの終了タイミングであるとともに、次のスイッチング期間Ｐｓｗの開始タイミングでもある。

仮に、デジタル制御電源１００が低負荷状態にあるときに連続制御モードを継続すると、デジタル制御電源１００の効率が低下する。この原因は、一次側に流れる電流による抵抗損失と、ＦＥＴ１とＦＥＴ２のスイッチング損失などである。そのため、低負荷状態においては、間欠制御モードが採用される。これにより、一次側に流れる電流が減少し、ＦＥＴ１とＦＥＴ２のスイッチング回数も削減され、低負荷状態における電源効率が改善する。

ブロックＢ２に配置された演算制御部１１１は、電圧Ｖｆｂが閾値電圧ＦＢＬ１より低くなったかどうかを監視する。時刻ｔ１で電圧Ｖｆｂが閾値電圧ＦＢＬ１より低くなると、演算制御部１１１は、デジタル制御電源１００が高負荷状態から低負荷状態に遷移したと判定し、制御モードを連続制御モードから間欠制御モードへ切り替える。停止期間ＰｓｔｏｐにおいてはスイッチＳＷ１がオフとなるため、ブロックＢ２は停止する。そこで、停止期間Ｐｓｔｏｐにおいては、比較回路１１８ａが電圧Ｖｆｂと基準電圧Ｖｒｅｆ＿ａとを比較する。時刻ｔ２で電圧Ｖｆｂが基準電圧Ｖｒｅｆ＿ａを超えると、比較回路１１８ａはスイッチＳＷ１をオフからオンに切り替える。これにより、ブロックＢ２に再び電源電圧Ｖ２が供給され、ブロックＢ２が再起動する。なお、基準電圧Ｖｒｅｆ＿ａは、閾値電圧ＦＢＬ１よりも高く設定される。

このように、電圧Ｖｆｂのオーバーシュートとアンダーシュートを利用することで、間欠制御モードが実現されている。

図３（Ｃ）は制御周期Ｃｐの制御方法を示す。デジタル制御電源１００の負荷状態が図３（Ｂ）の負荷状態と比較してさらに低負荷状態（例：無負荷状態）になると、停止期間Ｐｓｔｏｐが非常に長くなってしまう。

停止期間Ｐｓｔｏｐが所定の期間よりも長くなると、トランスＴ１の補助巻線Ｐ２から、電源電圧Ｖ１を生成する回路に供給される電力が不足する。この場合、駆動回路１２０と制御回路１１０が停止してしまうため、起動回路１３０が駆動回路１２０と制御回路１１０とに電力を供給しなければならない。起動回路１３０は、平滑用コンデンサＣ３に充電された電圧Ｖｉｎから電源電圧Ｖ１を生成する。電圧Ｖｉｎと電源電圧Ｖ１との間には電位差があるため、それに起因した損失が非常に大きくなる。その結果、無負荷状態の電源効率が低下する。

この問題を解決するために、比較回路１１８ｂが採用されている。比較回路１１８ｂは、電源電圧Ｖ１が下限電圧Ｖ１ｍｉｎ未満になったことを検知すると、停止期間ｐｓｔｏｐを終了させる。すなわち、比較回路１１８ｂはスイッチＳＷ１をオフからオンに切り替え、スイッチング動作を再開させる。このように、電源電圧Ｖ１を監視することで、トランスＴ１の補助巻線Ｐ２により生じるフォワード電圧から生成される電源電圧Ｖ１の不足が抑制される。

図３（Ｃ）が示す制御方法では、電源電圧Ｖ１の低下によって停止期間Ｐｓｔｏｐが終了してしまう。そのため、停止期間Ｐｓｔｏｐの長さに応じて、一次側から二次側に供給される電力を制御することができない。そこで、電圧Ｖｆｂが低下した場合、スイッチング期間ＰｓｗにおけるＦＥＴ１のオン時間が短縮される。これにより、電圧Ｖｆｂに基づく出力電圧Ｖｏｕｔのフィードバック制御が実現される。アクティブクランプ方式を用いたデジタル制御電源１００では、ＦＥＴ２のオン時間に対するＦＥＴ１のオン時間の比率が十分に小さくなればよい。これにより、出力電圧Ｖｏｕｔを上昇させることなく、電源回路１９１に十分な電力が供給される。図３（Ｃ）が示す制御では、電圧Ｖｆｂが低下した場合、出力電圧Ｖｏｕｔを上昇させずに、電源電圧Ｖ１を生成可能となる。そのため、デジタル制御電源１００の無負荷状態においても、起動回路１３０を動作させることなく、駆動回路１２０と制御回路１１０とが動作を継続できる。

このように、電源電圧Ｖ１が下限電圧Ｖ１ｍｉｎ未満になったことを比較回路１１８ｂが検知した場合、比較回路１１８ｂが停止期間Ｐｓｔｏｐを終了させる。これにより、起動回路１３０を動作させることなく、停止期間Ｐｓｔｏｐができる限り長い期間に制御される。

［フローチャート］
（１）メインの動作
図４は制御回路１１０により実行される制御方法を示すフローチャートである。交流電源１０からデジタル制御電源１００に電力が供給されると、制御回路１１０は以下の処理を実行する。

Ｓ４０１で、制御回路１１０は制御モードを連続制御モードに設定する。たとえば、演算制御部１１１は、外部記憶部１１３から連続制御モードに関する設定値を読み出し、ブロックＢ１とブロックＢ２に設定する。設定値は、たとえば、制御開始タイミング、周期、デューティ比、デッドタイム、オン幅、閾値電圧ＦＢＬ１などである。

Ｓ４０２で、制御回路１１０はデジタル制御電源１００を連続制御モードで動作せる。たとえば、ＰＷＭ回路１１７は、設定値にしたがった制御信号Ｄｒ１、Ｄｒ２を生成して出力する。これにより、ＦＥＴ１とＦＥＴ２がスイッチング動作を連続的に実行する。

Ｓ４０３で、制御回路１１０はデジタル制御電源１００の負荷を計測する。たとえば、負荷を示す物理量として、電圧Ｖｆｂが計測される。

Ｓ４０４で、制御回路１１０は、負荷が低いかどうかを判定する。たとえば、演算制御部１１１は、電圧Ｖｆｂが閾値電圧ＦＢＬ１を超えているかどうかを判定する。電圧Ｖｆｂが閾値電圧ＦＢＬ１を超えている場合は、負荷が高い。そのため、制御回路１１０は処理をＳ４０２に進める。つまり、連続制御モードが継続される。一方、電圧Ｖｆｂが閾値電圧ＦＢＬ１を超えていない場合は、負荷が低い。そのため、制御回路１１０は処理をＳ４０５に進める。

Ｓ４０５で、制御回路１１０は制御モードを間欠制御モードに設定する。たとえば、演算制御部１１１は、外部記憶部１１３から間欠制御モードに関する設定値を読み出し、ブロックＢ１などに設定する。設定値は、たとえば、制御開始タイミング、周期、デューテティ比、デッドタイム、オン幅、基準電圧Ｖｒｅｆ＿ａ、Ｖｒｅｆ＿ｂ、閾値電圧ＦＢＬ１などである。

Ｓ４０６で、制御回路１１０はデジタル制御電源１００を間欠制御モードで動作せる。たとえば、ＰＷＭ回路１１７は、スイッチング期間Ｐｓｗにおいて、設定値にしたがった制御信号Ｄｒ１、Ｄｒ２を生成して出力する。これにより、スイッチング期間Ｐｓｗにおいて、ＦＥＴ１とＦＥＴ２がスイッチング動作を連続的に実行する。また、ＰＷＭ回路１１７は、スイッチング期間Ｐｓｗにおいて、制御信号Ｄｒ１、Ｄｒ２の生成を停止する。さらに、制御回路１１０は、スイッチＳＷ１をオフにして、ブロックＢ２を停止させる。

Ｓ４０７で、制御回路１１０はデジタル制御電源１００の負荷を計測する。たとえば、負荷を示す物理量として、電圧Ｖｆｂが計測される。

Ｓ４０８で、制御回路１１０は、負荷が低いかどうかを判定する。たとえば、演算制御部１１１は、電圧Ｖｆｂが閾値電圧ＦＢＬ１を超えているかどうかを判定する。電圧Ｖｆｂが閾値電圧ＦＢＬ１を超えている場合は、負荷が高い。そのため、制御回路１１０は処理をＳ４０１に進める。つまり、制御モードが間欠制御モードから連続制御モードに切り替えられる。一方、電圧Ｖｆｂが閾値電圧ＦＢＬ１を超えていない場合は、負荷が低い。そのため、制御回路１１０は処理をＳ４０６に進める。つまり、間欠制御モードが続行される。

（２）間欠制御モードの詳細
図４は間欠制御モードの詳細を示すフローチャートである。間欠制御モードにおいて、制御回路１１０は以下の処理を実行する。

Ｓ５０１で制御回路１１０（演算制御部１１１、ＰＷＭ回路１１７）は、電圧Ｖｆｂに応じてオン時間を制御する。つまり、ＦＥＴ１のオン時間とＦＥＴ２のオン時間とが電圧Ｖｆｂに応じて制御される。なお、演算制御部１１１は、電圧Ｖｆｂに応じたＦＥＴ１のオン時間とＦＥＴ２のオン時間とを、外部記憶部１１３に記憶されている数式またはテーブルを用いて決定してもよい。

Ｓ５０２で制御回路１１０（演算制御部１１１）は、電圧Ｖｆｂが閾値電圧ＦＢＬ１を超えているかどうかを判定する。電圧Ｖｆｂが閾値電圧ＦＢＬ１を超えている場合、まだ、スイッチング期間Ｐｓｗから停止期間Ｐｓｔｏｐへの切り替えタイミングが到来していない。よって、制御回路１１０は、処理をＳ５０１に進める。一方、電圧Ｖｆｂが閾値電圧ＦＢＬ１を超えていない場合、スイッチング期間Ｐｓｗから停止期間Ｐｓｔｏｐへの切り替えタイミングが到来した。そこで、制御回路１１０は、処理をＳ５０３に進める。

Ｓ５０３で制御回路１１０の演算制御部１１１は、スイッチＳＷ１をオンからオフに切り替えることで、ブロックＢ２をオフにする。これにより、停止期間Ｐｓｔｏｐが開始される。

Ｓ５０４で制御回路１１０の比較回路１１８ａは電圧Ｖｆｂが閾値電圧Ｖｒｅｆ＿ａを超えているかどうかを判定する。電圧Ｖｆｂが閾値電圧Ｖｒｅｆ＿ａを超えている場合、制御回路１１０は処理をＳ５０５に進める。一方、電圧Ｖｆｂが閾値電圧Ｖｒｅｆ＿ａを超えていない場合、制御回路１１０は処理をＳ５０６に進める。このように、電圧Ｖｆｂが閾値電圧Ｖｒｅｆ＿ａを超えていることは、停止期間Ｐｓｔｏｐの終了条件の一つである。

Ｓ５０５で制御回路１１０の比較回路１１８ａはスイッチＳＷ１をオフからオンに切り替えることで、ブロックＢ２をオンにする。これにより、停止期間Ｐｓｔｏｐが終了し、スイッチング期間Ｐｓｗが開始される。つまり、ブロックＢ２への電源電圧Ｖ２の供給が再開され、演算制御部１１１が動作を再開する。

Ｓ５０６で制御回路１１０の比較回路１１８ｂはＶ１Ｓ端子に印加される電圧Ｖ１Ｓが閾値電圧Ｖｒｅｆ＿ｂよりも低いかどうかを判定する。電圧Ｖ１Ｓは電源電圧Ｖ１に比例した電圧である。閾値電圧Ｖｒｅｆ＿ｂは下限電圧Ｖ１ｍｉｎに比例した電圧である。よって、ここでは、電源電圧Ｖ１が下限電圧Ｖ１ｍｉｎよりも低いかどうかが判定されている。電圧Ｖ１Ｓが閾値電圧Ｖｒｅｆ＿ｂよりも低くない場合、制御回路１１０は処理をＳ５０４に進める。一方、電圧Ｖ１Ｓが閾値電圧Ｖｒｅｆ＿ｂよりも低い場合、制御回路１１０は処理をＳ５０７に進める。このように、電圧Ｖ１Ｓが閾値電圧Ｖｒｅｆ＿ｂよりも低いことは、停止期間Ｐｓｔｏｐの終了条件の一つである。

Ｓ５０７で制御回路１１０の比較回路１１８ｂは、スイッチＳＷ１をオフからオンに切り替えることで、ブロックＢ２をオンにする。これにより、停止期間Ｐｓｔｏｐが終了し、スイッチング期間Ｐｓｗが開始される。つまり、ブロックＢ２への電源電圧Ｖ２の供給が再開され、演算制御部１１１が動作を再開する。

実施例１のデジタル制御電源１００は下記の特徴を有している。

・ デジタル制御電源１００が低負荷状態にある場合、間欠制御モードが採用される。これにより、消費電力が削減され、低負荷状態における電源効率が改善される。

・ 停止期間Ｐｓｔｏｐにおいて、制御回路１１０のブロックＢ２への電源電圧Ｖ２の供給が停止される。これにより、ブロックＢ２はスリープする。その結果、ブロックＢ２の消費電力が削減され、低負荷状態における電源効率が改善される。

・ 比較回路１１８ａが電圧Ｖｆｂの上昇を検知すると、ブロックＢ２への電源電圧Ｖ２の供給が再開される。これにより、演算制御部１１１が動作可能となり、制御回路１１０はスイッチング期間Ｐｓｗに移行する。

・ 比較回路１１８ｂが電源電圧Ｖ１の低下を検知すると、ブロックＢ２への電源電圧Ｖ２の供給が再開される。これにより、起動回路１３０に頼ることなく、演算制御部１１１が動作可能となり、制御回路１１０はスイッチング期間Ｐｓｗに移行する。

このような電圧監視をベースとすることで、停止期間Ｐｓｔｏｐを可能な限り長くすることが可能となる。つまり、低負荷状態におけるスイッチング回数が削減され、電源効率がさらに改善する。

＜実施例２＞
本開示の技術思想はアクティブクランプ回路１９０を利用しないスイッチング電源にも適用可能である。そこで、実施例２として、アクティブクランプ回路の代わりに、サージ吸収回路を用いたスイッチング電源が説明される。

［回路構成］
図６は実施例２のデジタル制御電源６００の回路図である。実施例２の要素のうち、実施例１で説明された要素には同一の参照符号が付与されており、その説明は援用される。図１では、ＦＥＴ２と電圧クランプ用のコンデンサＣ２とから構成されていたアクティブクランプ回路１９０が採用されているが、図６ではサージ吸収回路６２０が採用されている。サージ吸収回路６２０は、たとえば、スナバ回路などにより実現される。デジタル制御電源６００は、トランスＴ４をスイッチングする素子としてＦＥＴ１のみを有している。ＦＥＴ１がオフした際に生じるサージ電圧は、サージ吸収回路６２０によって吸収され。

トランスＴ４は、トランスＴと比較して、補助巻線Ｐ３を追加されている。二次巻線Ｓ１によるフライバック電圧が補助巻線Ｐ３に生じる。補助巻線Ｐ３に生じたフライバック電圧は、電源回路６９１に印加される。電源回路６９１はダイオードＤ５でフライバック電圧を脈流に変換する。電源回路６９１はコンデンサＣ５は脈流を平滑化して直流電圧である電源電圧Ｖ３を生成する。電源電圧Ｖ３はＤＣ／ＤＣコンバータ１５０に供給される。ＤＣ／ＤＣコンバータ１５０は、電源電圧Ｖ３から電源電圧Ｖ２を生成する。

制御回路６１０は、電圧Ｖｆｂに基づきＦＥＴ１のオン時間を制御することで、出力電圧Ｖｏｕｔのフィードバック制御を実行する。制御回路６１０は、電源電圧Ｖ３の低下を検知する機能を有している。電源電圧Ｖ３は、抵抗Ｒ５と抵抗Ｒ６とによって形成される分圧回路６９３によって分圧されて、制御回路６１０のＶ３Ｓ端子に印加される。Ｖ３Ｓ端子に印加される電圧も、説明の便宜上、電圧Ｖ３Ｓと表記される。

起動回路６３０は、３端子レギュレータ、降圧型スイッチング電源、または、スイッチにより形成される。起動回路６３０のＶＣ端子とＧ端子間との間には電源電圧Ｖ１が印加される。起動回路６３０は、電源電圧Ｖ１から電源電圧Ｖ３を生成し、ＯＵＴ端子に出力する。起動回路６３０は、デジタル制御電源６００の起動時において、補助巻線Ｐ３の代わりに、電源電圧Ｖ３を供給する。

上述されたように、補助巻線Ｐ３には、二次側巻線Ｓ１の出力電圧と巻線比とから決まるフライバック電圧が出力される。そのため、電源電圧Ｖ３は入力電圧Ｖｉｎの変動の影響を受けにくい。電源電圧Ｖ３は、電源電圧Ｖ１よりも低い。そのため、デジタル制御電源１００と比較して、デジタル制御電源６００は、ＤＣ／ＤＣコンバータ１５０の損失を削減できる。このように、補助巻線Ｐ３を用いることで、低負荷状態におけるデジタル制御電源６００の効率が改善する。

［制御回路の詳細］
図７は実施例２の制御回路６１０の詳細を示す。実施例１と比較して、実施例２では、ブロックＢ１に比較回路１１８ｃが採用されている。比較回路１１８ｃは、電源電圧Ｖ３に比例した電圧Ｖ３Ｓと、演算制御部１１１により設定された基準電圧Ｖｒｅｆ＿ｃとを比較する。比較回路１１８ｃは、比較結果をスイッチＳＷ１の制御端子に出力することで、スイッチＳＷ１をオン／オフする。電圧Ｖ３Ｓが基準電圧Ｖｒｅｆ＿ｃよりも低くなると、スイッチＳＷ１がオフからオンに切り替えられる。

［フローチャート］
実施例２のメインのフローチャートは実施例１のメインのフローチャートと共通である。そこで、以下では、間欠制御モードについて詳細に説明される。

図８は実施例２の間欠制御モードを示すフローチャートである。実施例１で説明された処理については、同一の参照符号が付与されており、その説明は援用される。Ｓ５０６でＮｏであった場合、制御回路１１０は処理をＳ８０１に進める。

Ｓ８０１で、制御回路１１０の比較回路１１８ｃは、電圧Ｖ３Ｓが基準電圧Ｖｒｅｆ＿ｃ未満かどうかを判定する。電圧Ｖ３Ｓが基準電圧Ｖｒｅｆ＿ｃ未満でなければ、比較回路１１８ｃは、処理をＳ５０４に進める。一方、電圧Ｖ３Ｓが基準電圧Ｖｒｅｆ＿ｃ未満である場合、電源電圧Ｖ３が下限電圧Ｖ３ｍｉｎ未満に低下している。この場合、起動回路の６３０の動作時間をできる限り短くすべく、制御回路１１０は、処理をＳ８０２に進める。

Ｓ８０２で、制御回路１１０の比較回路１１８ｃは、ブロックＢ２をオンにする。たとえば、比較回路１１８ｃは、スイッチＳＷ１をオフからオンに切り替えることで、ブロックＢ２への電源電圧Ｖ２の供給を再開する。これにより、ブロックＢ２の演算制御部１１１が動作を再開する。その結果、停止期間Ｐｓｔｏｐが終了し、スイッチング期間Ｐｓｗが開始される。

実施例２のデジタル制御電源６００は、デジタル制御電源１００の特徴に加えて、下記の特徴を有している。

・ 比較回路１１８ｃが電圧Ｖ３Ｓ端子の低下を検知すると、ブロックＢ２への電源電圧Ｖ２の供給が再開され、演算制御部１１１が動作を再開する。つまり、制御回路１１０は、停止期間Ｐｓｔｏｐからスイッチング期間Ｐｓｗに移行する。

このように、デジタル制御電源６００は、駆動回路１２０に適した電源電圧Ｖ１を供給する補助巻線Ｐ２と、電源電圧Ｖ１より低く、かつ、制御回路６１０に適した電源電圧Ｖ３を供給する補助巻線Ｐ３と、を有する。デジタル制御電源６００は、停止期間Ｐｓｔｏｐ中に、制御回路１１０をスリープさせる。つまり、ブロックＢ１は動作を継続するが、ブロックＢ２は動作を停止する。ブロックＢ１に配置された比較回路１１８ｂと比較回路１１８ｃは、停止期間Ｐｓｔｏｐの終了タイミングを電源電圧Ｖ１、Ｖ３に基づき検知する。つまり、電源電圧Ｖ１が下限電圧Ｖ１ｌｉｍを下回るか、または、電源電圧Ｖ３が下限電圧Ｖ３ｌｉｍを下回ると、停止期間Ｐｓｔｏｐが終了する。電源電圧Ｖ１、Ｖ３は、デジタル制御電源６００を形成している素子の個体差を反映している。よって、個体差に応じて、停止期間Ｐｓｔｏｐを長くすることが可能となる。

電源電圧Ｖ３は電源電圧Ｖ１よりも低いため、デジタル制御電源６００は、ＤＣ／ＤＣコンバータ１５０の消費電力を削減できる。したがって、低負荷状態における電源効率がさらに改善される。

図２（Ｂ）が示すように、実施例２でもスイッチＳＷ１はクロック信号ＣＬＫを停止するために使用されてもよい。これにより、ブロックＢ２における消費電力が削減されてもよい。

実施例２でも制御回路１１０は、ブロックＢ２への電源電圧Ｖ２の供給を停止する代わりに、電源電圧Ｖ２を低減したり、クロック信号ＣＬＫの周波数を低減したりしてもよい。図９（Ａ）が示すように、電源電圧Ｖ２を低減するためには、たとえば、分圧回路９０１が設けられてもよい。分圧回路９０１は、ＤＣ／ＤＣコンバータまたはレギュレータなどにより実現される。スイッチＳＷ１は、分圧回路９０１により電源電圧Ｖ２を電源電圧Ｖ４へと低減するか、分圧回路９０１をバイパスさせて電源電圧Ｖ２を出力するかを、切り替える。電源電圧Ｖ４は電源電圧Ｖ２よりも低い。分圧回路９０１をバイパスすると、ブロックＢ２に供給される電圧が電源電圧Ｖ４から電源電圧Ｖへと上昇する。

図９（Ｂ）が示すように、クロック信号ＣＬＫの周波数の低減は、たとえば、分周回路９０２により実現されてもよい。分周回路９０２は、周波数ｆ０のクロック信号を分周して、周波数ｆ１のクロック信号を生成する回路である。ここで、ｆ０＞ｆ１である。スイッチＳＷ１は、クロック信号ＣＬＫを分周回路９０２に通過させるか、分周回路９０２をバイパスさせるかを、切り替える。分周回路９０２をバイパスすると、ブロックＢ２に供給されるクロック信号ＣＬＫの周波数がｆ１からｆ０へ増加する。

＜実施例３＞
図１０はデジタル制御電源１００、６００により電力を供給されて動作する電子機器の一例を示している。画像形成装置１０００は電子写真方式のプリンタである。給送カセット２および給送トレイ３は記録材Ｐを収納する収納手段である。給送ローラ４ａ、４ｂは記録材Ｐを搬送路へ送り出して画像形成部１７に供給する供給手段である。搬送路には記録材Ｐを搬送する搬送ローラ対５およびレジストローラ対６が設けられている。画像形成部１７には静電潜像およびトナー画像を担持する感光ドラム１１が設けられている。帯電ローラ１２は感光ドラム１１の表面を一様に帯電させる。露光部１３は入力画像に対応した画像信号でレーザ光を変調し、レーザ光を偏向する。これによりレーザ光は感光ドラム１１の表面を走査し、静電潜像が形成される。現像ローラ１５はトナーを用いて静電潜像を現像し、トナー画像を形成する。転写ローラ１６は感光ドラム１１により搬送されてきたトナー画像を記録材Ｐに転写する。定着器２０は記録材Ｐを搬送しながら、記録材Ｐに転写されたトナー画像に熱と圧力を加え、記録材Ｐにトナー画像を定着させる。加圧ローラ２２は定着フィルム２４と当接するように付勢されている。ヒータ２３は円筒状の定着フィルム２４の内周面に当接しており、定着フィルム２４の定着温度を目標温度まで加熱する。排出ローラ２９は、定着器２０によってトナー画像を定着された記録材Ｐを排出する。

デジタル制御電源１００、６００は、出力電圧Ｖｏｕｔを、たとえば、搬送ローラ対５およびレジストローラ対６を駆動するモータに供給する。デジタル制御電源１００、６００の効率が向上することで、画像形成装置１０００のさらなる省電力化が達成されるであろう。

＜実施例から導き出される技術思想＞
［項目１］
一次巻線、二次巻線、および第一補助巻線を有するトランス（例：Ｔ１、Ｔ４）と、
スイッチング動作により前記一次巻線への電力の供給と遮断とを行うスイッチング素子（例：ＦＥＴ１，ＦＥＴ２）と、
前記二次巻線に生じる電圧から生成される出力電圧をフィードバックするフィードバック手段（例：フィードバック回路１４０）と、
前記スイッチング動作を行うスイッチング期間と前記スイッチング動作を停止させる停止期間とを繰り返す間欠制御モードを有し、前記フィードバック手段から供給されるフィードバック電圧に応じて、前記出力電圧が目標電圧を維持するように前記スイッチング動作を制御する制御手段（例：制御回路１１０）と、
前記第一補助巻線に生じる電圧に基づき前記制御手段に供給される電源電圧を生成する生成手段（例：Ｄ４、Ｃ４）と、を有し、
前記制御手段は、
前記停止期間において動作を継続する第一回路ブロック（例：比較回路１１８ｂ、ブロックＢ１）と、
前記スイッチング期間において前記スイッチング動作を制御し、前記停止期間において動作を停止する第二回路ブロック（例：演算制御部１１１、ブロックＢ２）と、を有し、
前記第一回路ブロックは、前記電源電圧を監視し、前記停止期間において、前記電源電圧（例：Ｖ１、Ｖ１Ｓ）が所定の閾値電圧（例：Ｖ１ｍｉｎ、Ｖｒｅｆ＿ｂ）よりも低くなると、前記停止期間を終了させて前記スイッチング期間に移行し、前記第二回路ブロックの動作を再開させる、ように構成されている、スイッチング電源。

このように、所定の電圧を監視することで停止期間を終了させることが可能となる。つまり、タイマー回路を用いないため、スイッチング電源を構成する回路素子のばらつきの影響を受けにくくなる。その結果、スイッチング電源の個体差に応じて停止期間を十分に長くすることが可能となり、電源効率が改善する。

［項目２］
前記第二回路ブロックは、前記フィードバック電圧に基づき、前記スイッチング素子のオン時間、または、オフ時間の少なくとも何れか一方を制御することで、前記出力電圧を前記目標電圧に維持する演算手段を含み、
前記演算手段は、前記停止期間においてスリープし、前記スイッチング期間においてアウェイクする、項目１に記載のスイッチング電源。

図４（Ｂ）などが示すように演算制御部１１１は、時刻ｔ１でスリープし、消費電力が削減される。また、時刻ｔ２でアウェイクすることで、起動回路１３０に頼ることなく、演算制御部１１１は、再稼働可能となる。よって、電源効率が改善する。

［項目３］
前記制御手段は、
前記第一回路ブロックに設けられ、前記電源電圧と前記閾値電圧とを比較し、比較結果を出力する比較手段（例：比較回路１１８ｂ）と、
前記スイッチング期間において前記第二回路ブロックに前記電源電圧を供給し、前記停止期間において前記第二回路ブロックに対する前記電源電圧の供給を停止する、スイッチ手段（例：ＳＷ１）と、をさらに有し、
前記比較手段は、前記停止期間において前記電源電圧が前記閾値電圧よりも低くなると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへの前記電源電圧の供給を再開させる、項目１に記載のスイッチング電源。

このように、ブロックＢ２の動作電圧を供給と遮断とを制御することで、ブロックＢ２をスリープさせてもよい。

［項目４］
前記制御手段は、
前記第一回路ブロックに設けられ、前記フィードバック電圧と第二閾値電圧（例：Ｖｒｅｆ＿ａ）とを比較し、比較結果を出力する第二比較手段（例：比較回路１１８ａ）をさらに有し、
前記第二比較手段は、前記停止期間において前記フィードバック電圧が前記第二閾値電圧を超えると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへの前記電源電圧の供給を再開させる、項目３に記載のスイッチング電源。

このように停止期間において負荷が大きくなると、停止期間が終了してもよい。その後、フィードバック制御によって、一次側から二次側に送られるエネルギーが増加される。たとえば、ＯＮ時間が長くされたり、スイッチング期間Ｐｓｗが長くされたりする。これにより、負荷に対して安定的に電力を供給することが可能となる。

［項目５］
前記制御手段は、
前記第一回路ブロックに設けられ、前記電源電圧と前記閾値電圧とを比較し、比較結果を出力する比較手段と、
前記スイッチング期間において前記第二回路ブロックに前記電源電圧を供給し、前記停止期間において前記第二回路ブロックに対して供給される前記電源電圧を低減する、スイッチ手段と、をさらに有し、
前記比較手段は、前記停止期間において前記電源電圧が前記閾値電圧よりも低くなると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへ供給される前記電源電圧を上昇させる、項目１に記載のスイッチング電源。

図９（Ａ）が示すように、電源電圧の低下と上昇によって、スリープ状態とアウェイク状態とが切り替えられてもよい。

［項目６］
前記制御手段は、
前記第一回路ブロックに設けられ、前記フィードバック電圧と第二閾値電圧（例：Ｖｒｅｆ＿ａ）とを比較し、比較結果を出力する第二比較手段をさらに有し、
前記第二比較手段は、前記停止期間において前記フィードバック電圧が前記第二閾値電圧を超えると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへ供給される前記電源電圧を上昇させる、項目５に記載のスイッチング電源。

図９（Ａ）が示すように、電源電圧の低下と上昇によって、スリープ状態とアウェイク状態とが制御されてもよい。このように停止期間Ｐｓｔｏｐにおいて負荷が増加したケースでも電源電圧を上昇されて、スリープ状態が解除されてもよい。

［項目７］
前記制御手段は、
前記第一回路ブロックに設けられ、前記電源電圧と前記閾値電圧とを比較し、比較結果を出力する比較手段と、
前記スイッチング期間において前記第二回路ブロックにクロック信号を供給し、前記停止期間において前記第二回路ブロックに対する前記クロック信号の供給を停止する、スイッチ手段と、をさらに有し、
前記比較手段は、前記停止期間において前記電源電圧が前記閾値電圧よりも低くなると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへの前記クロック信号の供給を再開させる、項目１に記載のスイッチング電源。

図２（Ｂ）が示すように、ブロックＢ２へのクロック信号ＣＬＫの供給と遮断とを制御することで、スリープ状態とアウェイク状態とが制御されてもよい。

［項目８］
前記制御手段は、
前記第一回路ブロックに設けられ、前記フィードバック電圧と第二閾値電圧（例：Ｖｒｅｆ＿ａ）とを比較し、比較結果を出力する第二比較手段をさらに有し、
前記第二比較手段は、前記停止期間において前記フィードバック電圧が前記第二閾値電圧を超えると、前記第二回路ブロックへの前記クロック信号の供給を再開させる、項目７に記載のスイッチング電源。

このように停止期間Ｐｓｔｏｐにおいて負荷が増加したケースでもクロック信号の供給を再開することで、スリープ状態が解除されてもよい。

［項目９］
前記制御手段は、
前記第一回路ブロックに設けられ、前記電源電圧と前記閾値電圧とを比較し、比較結果を出力する比較手段と、
前記スイッチング期間において前記第二回路ブロックにクロック信号を供給し、前記停止期間において前記第二回路ブロックに対する前記クロック信号の周波数を低減する、スイッチ手段と、をさらに有し、
前記比較手段は、前記停止期間において前記電源電圧が前記閾値電圧よりも低くなると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへ供給される前記クロック信号の周波数を増加させる、項目８に記載のスイッチング電源。

図９（Ｂ）が示すように、クロック信号ＣＬＫの周波数を制御することで、スリープ状態が解除されてもよい。

［項目１０］
前記制御手段は、
前記第一回路ブロックに設けられ、前記フィードバック電圧と第二閾値電圧（例：Ｖｒｅｆ＿ａ）とを比較し、比較結果を出力する第二比較手段をさらに有し、
前記第二比較手段は、前記停止期間において前記フィードバック電圧が前記第二閾値電圧を超えると、前記第二回路ブロックへ供給される前記クロック信号の周波数を増加させる、項目９に記載のスイッチング電源。

このように停止期間Ｐｓｔｏｐにおいて負荷が増加したケースでもクロック信号を増加させることで、スリープ状態が解除されてもよい。

［項目１１］
前記生成手段は、
前記第一補助巻線に生じる電圧に基づき第一電源電圧を生成する生成回路（例：Ｄ４、Ｃ４）と、
前記第一電源電圧を第二電源電圧（例：Ｖ２）へ変換し、前記制御手段へ供給する変換回路（例：ＤＣ／ＤＣコンバータ１５０）と、
を有する、項目１から１０のいずれか一項に記載のスイッチング電源。

［項目１２］
前記生成手段は、
前記スイッチング電源の起動時に前記生成回路が前記第一電源電圧を生成できるようになるまで、前記生成回路の代わりに前記第一電源電圧を生成する起動回路をさらに有する、項目１１に記載のスイッチング電源。

このように、起動時に効率の低い起動回路１３０の助けを借りることで、全体としてみれば、スイッチング電源の効率が改善される。

［項目１３］
前記トランスは、第二補助巻線を有し、
前記制御手段は、第一電源電圧を供給され、前記スイッチング素子を駆動する駆動回路を有し、
前記第一回路ブロックは、
第二電源電圧を供給され、前記駆動回路を制御する制御回路を有し、
前記生成手段は、
前記第一補助巻線に生じる電圧に基づき前記第一電源電圧を生成する第一生成回路と、
前記第二補助巻線に生じる電圧に基づき、前記第一電源電圧よりも低い第三電源電圧を生成する第二生成回路（例：Ｄ５、Ｃ５）と、
前記第三電源電圧を前記第二電源電圧へ変換し、前記制御回路へ供給する変換回路（例：ＤＣ／ＤＣコンバータ１５０）と、
を有する、項目１に記載のスイッチング電源。

実施例２で説明されたように、第一電源電圧よりも低い第三電源電圧を用いることで、ＤＣ／ＤＣコンバータ１５０における損失が削減される。つまり、第一電源電圧と比較して、第三電源電圧は第二電源電圧により近い（｜Ｖ１－Ｖ２｜＞｜Ｖ３－Ｖ２｜）。これにより、電源効率がさらに改善される。

［項目１４］
前記生成手段は、
前記スイッチング電源の起動時に前記第一生成回路が前記第一電源電圧を生成できるようになるまで、前記第一電源電圧を生成する第一起動回路（例：起動回路１３０）と、
前記スイッチング電源の起動時に前記第二生成回路が前記第三電源電圧を生成できるようになるまで、前記第一起動回路により生成された前記第一電源電圧に基づき前記第三電源電圧を生成する第二起動回路（例：起動回路６３０）と、
をさらに有する、項目１３に記載のスイッチング電源。

スイッチング電源の起動時は補助巻線Ｐ３、ダイオードＤ５およびコンデンサＣ５からなる電源回路が電源電圧Ｖ３を生成できない。そのため、起動回路６３０が採用されてもよい。

［項目１５］
前記第一回路ブロックは、
前記フィードバック電圧と第三閾値電圧（例：Ｖｒｅｆ＿ｃ）とを比較し、比較結果を出力する第三比較手段（例：比較回路１１８ｃ）をさらに有し、
前記第三比較手段は、前記停止期間において前記第三電源電圧が前記第三閾値電圧よりも低下すると、前記停止期間を終了させて前記スイッチング期間に移行し、前記第二回路ブロックの動作を再開させる、ように構成されている、項目１３に記載のスイッチング電源。

図４（Ｂ）では、時刻ｔ２でアウェイクすることで、起動回路１３０に頼ることなく、演算制御部１１１は、再稼働可能となる。同様に、起動回路６３０に頼ることなく、演算制御部１１１が再稼働可能となるためには、電源電圧Ｖ３が下限電圧Ｖ３ｍｉｎ未満になると、ブロックＢ２をアウェイクさせる必要がある。これにより、電源効率が改善する。

［項目１６］
前記第三比較手段は、前記第二回路ブロックに対する前記第二電源電圧の供給を再開することで、前記第二回路ブロックの動作を再開させる、ように構成されている、項目１５に記載のスイッチング電源。

図７（Ｂ）が示すように、比較回路１１８ｃは、電源電圧Ｖ２の供給を再開してもよい。

［項目１７］
前記第三比較手段は、前記第二回路ブロックに対するクロック信号の供給を再開することで、前記第二回路ブロックの動作を再開させる、ように構成されている、項目１５に記載のスイッチング電源。

実施例２において図２（Ｂ）が言及されたように、比較回路１１８ｃは、クロック信号ＣＬＫの供給と遮断とを制御してもよい。

［項目１８］
前記第三比較手段は、前記第二回路ブロックに対して供給される前記第二電源電圧を上昇させることで、前記第二回路ブロックの動作を再開させる、ように構成されている、項目１５に記載のスイッチング電源。

図９（Ａ）が示すように、実施例２においても、比較回路１１８ｃは、スイッチＳＷ１を通じて、電源電圧Ｖ２の供給と遮断とを制御してもよい。

［項目１９］
前記第三比較手段は、前記第二回路ブロックに対して供給されるクロック信号の周波数を増加させることで、前記第二回路ブロックの動作を再開させる、ように構成されている、項目１５に記載のスイッチング電源。

図９（Ｂ）が示すように、比較回路１１８ｃは、クロック信号ＣＬＫの周波数を低下または増加させることで、スリープ状態とアウェイク状態とを切り替えてもよい。

［項目２０］
前記制御手段は、前記停止期間を設けずに前記スイッチング動作を連続的に実行する連続制御モードをさらに有し、
前記第二回路ブロックは、前記フィードバック電圧に応じて前記連続制御モードまたは前記間欠制御モードを選択する、項目１に記載のスイッチング電源。

図４が示すように、演算制御部１１１は、電圧Ｖｆｂに応じて制御モードを選択してもよい。なぜなら、電圧Ｖｆｂは負荷の変化を表すからである。

［項目２１］
前記一次巻線に対して並列に接続されたアクティブクランプ回路をさらに有する、項目１に記載のスイッチング電源。

実施例１で説明されたようにアクティブクランプ回路（例；ＦＥＴ２、Ｃ２）が採用さてもよい。

［項目２２］
前記スイッチング素子は、
第一スイッチ素子と、
第二スイッチ素子と、を有し、
前記アクティブクランプ回路は、
コンデンサと
前記コンデンサに対して直列に接続された前記第二スイッチ素子と、を有し、
前記第二回路ブロックは、
前記スイッチング期間において、
前記フィードバック電圧に基づき、前記第一スイッチ素子と前記第二スイッチ素子とを交互にオン／オフさせるとともに、
前記第一スイッチ素子と前記第二スイッチ素子とがともにオフになるデットタイムが存在するように、前記第一スイッチ素子のオン時間と、前記第二スイッチ素子のオン時間とを制御し、
前記停止期間において、
前記第一スイッチ素子と前記第二スイッチ素子との両方をオフ状態に保持するよう、前記停止期間に移行する前に、前記第一スイッチ素子のオン時間と、前記第二スイッチ素子のオン時間とをそれぞれゼロに設定する、項目２１に記載のスイッチング電源。

［項目２３］
前記一次巻線に対して並列に接続されたサージ吸収回路をさらに有する、項目１に記載のスイッチング電源。

このようにアクティブクランプ回路に代えてサージ吸収回路が採用されてもよい。サージ吸収回路としては、たとえば、抵抗とコンデンサとを直列に接続することで形成されるＲＣスナバ回路、または、ダイオードにより形成されるダイオードスナバ回路などがある。

［項目２４］
記録材に画像形成を行う画像形成手段と、
項目１に記載のスイッチング電源と、
を有し、
前記画像形成手段は、前記スイッチング電源から供給される電力に基づき、動作することを特徴とする画像形成装置。

このように、スイッチング電源は画像形成装置１０００などの電子機器に採用され得る。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

Ｔ１，Ｔ４：トランス、ＦＥＴ１、ＦＥＴ２：電界効果トランジスタ、１４０：フィードバック回路、１１０：制御回路

Claims (24)

1. 一次巻線、二次巻線、および第一補助巻線を有するトランスと、
   スイッチング動作により前記一次巻線への電力の供給と遮断とを行うスイッチング素子と、
   前記二次巻線に生じる電圧から生成される出力電圧をフィードバックするフィードバック手段と、
   前記スイッチング動作を行うスイッチング期間と前記スイッチング動作を停止させる停止期間とを繰り返す間欠制御モードを有し、前記フィードバック手段から供給されるフィードバック電圧に応じて、前記出力電圧が目標電圧を維持するように前記スイッチング動作を制御する制御手段と、
   前記第一補助巻線に生じる電圧に基づき前記制御手段に供給される電源電圧を生成する生成手段と、を有し、
   前記制御手段は、
   前記停止期間において動作を継続する第一回路ブロックと、
   前記スイッチング期間において前記スイッチング動作を制御し、前記停止期間において動作を停止する第二回路ブロックと、を有し、
   前記第一回路ブロックは、前記電源電圧を監視し、前記停止期間において、前記電源電圧が所定の閾値電圧よりも低くなると、前記停止期間を終了させて前記スイッチング期間に移行し、前記第二回路ブロックの動作を再開させる、ように構成されている、スイッチング電源。
2. 前記第二回路ブロックは、前記フィードバック電圧に基づき、前記スイッチング素子のオン時間、または、オフ時間の少なくとも何れか一方を制御することで、前記出力電圧を前記目標電圧に維持する演算手段を含み、
   前記演算手段は、前記停止期間においてスリープし、前記スイッチング期間においてアウェイクする、請求項１に記載のスイッチング電源。
3. 前記制御手段は、
   前記第一回路ブロックに設けられ、前記電源電圧と前記閾値電圧とを比較し、比較結果を出力する比較手段と、
   前記スイッチング期間において前記第二回路ブロックに前記電源電圧を供給し、前記停止期間において前記第二回路ブロックに対する前記電源電圧の供給を停止する、スイッチ手段と、をさらに有し、
   前記比較手段は、前記停止期間において前記電源電圧が前記閾値電圧よりも低くなると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへの前記電源電圧の供給を再開させる、請求項１に記載のスイッチング電源。
4. 前記制御手段は、
   前記第一回路ブロックに設けられ、前記フィードバック電圧と第二閾値電圧とを比較し、比較結果を出力する第二比較手段をさらに有し、
   前記第二比較手段は、前記停止期間において前記フィードバック電圧が前記第二閾値電圧を超えると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへの前記電源電圧の供給を再開させる、請求項３に記載のスイッチング電源。
5. 前記制御手段は、
   前記第一回路ブロックに設けられ、前記電源電圧と前記閾値電圧とを比較し、比較結果を出力する比較手段と、
   前記スイッチング期間において前記第二回路ブロックに前記電源電圧を供給し、前記停止期間において前記第二回路ブロックに対して供給される前記電源電圧を低減する、スイッチ手段と、をさらに有し、
   前記比較手段は、前記停止期間において前記電源電圧が前記閾値電圧よりも低くなると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへ供給される前記電源電圧を上昇させる、請求項１に記載のスイッチング電源。
6. 前記制御手段は、
   前記第一回路ブロックに設けられ、前記フィードバック電圧と第二閾値電圧とを比較し、比較結果を出力する第二比較手段をさらに有し、
   前記第二比較手段は、前記停止期間において前記フィードバック電圧が前記第二閾値電圧を超えると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへ供給される前記電源電圧を上昇させる、請求項５に記載のスイッチング電源。
7. 前記制御手段は、
   前記第一回路ブロックに設けられ、前記電源電圧と前記閾値電圧とを比較し、比較結果を出力する比較手段と、
   前記スイッチング期間において前記第二回路ブロックにクロック信号を供給し、前記停止期間において前記第二回路ブロックに対する前記クロック信号の供給を停止する、スイッチ手段と、をさらに有し、
   前記比較手段は、前記停止期間において前記電源電圧が前記閾値電圧よりも低くなると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへの前記クロック信号の供給を再開させる、請求項１に記載のスイッチング電源。
8. 前記制御手段は、
   前記第一回路ブロックに設けられ、前記フィードバック電圧と第二閾値電圧とを比較し、比較結果を出力する第二比較手段をさらに有し、
   前記第二比較手段は、前記停止期間において前記フィードバック電圧が前記第二閾値電圧を超えると、前記第二回路ブロックへの前記クロック信号の供給を再開させる、請求項７に記載のスイッチング電源。
9. 前記制御手段は、
   前記第一回路ブロックに設けられ、前記電源電圧と前記閾値電圧とを比較し、比較結果を出力する比較手段と、
   前記スイッチング期間において前記第二回路ブロックにクロック信号を供給し、前記停止期間において前記第二回路ブロックに対する前記クロック信号の周波数を低減する、スイッチ手段と、をさらに有し、
   前記比較手段は、前記停止期間において前記電源電圧が前記閾値電圧よりも低くなると、前記スイッチ手段をオフからオンに切り替え、前記第二回路ブロックへ供給される前記クロック信号の周波数を増加させる、請求項８に記載のスイッチング電源。
10. 前記制御手段は、
    前記第一回路ブロックに設けられ、前記フィードバック電圧と第二閾値電圧とを比較し、比較結果を出力する第二比較手段をさらに有し、
    前記第二比較手段は、前記停止期間において前記フィードバック電圧が前記第二閾値電圧を超えると、前記第二回路ブロックへ供給される前記クロック信号の周波数を増加させる、請求項９に記載のスイッチング電源。
11. 前記生成手段は、
    前記第一補助巻線に生じる電圧に基づき第一電源電圧を生成する生成回路と、
    前記第一電源電圧を第二電源電圧へ変換し、前記制御手段へ供給する変換回路と、
    を有する、請求項１から１０のいずれか一項に記載のスイッチング電源。
12. 前記生成手段は、
    前記スイッチング電源の起動時に前記生成回路が前記第一電源電圧を生成できるようになるまで、前記生成回路の代わりに前記第一電源電圧を生成する起動回路をさらに有する、請求項１１に記載のスイッチング電源。
13. 前記トランスは、第二補助巻線を有し、
    前記制御手段は、第一電源電圧を供給され、前記スイッチング素子を駆動する駆動回路を有し、
    前記第一回路ブロックは、
    第二電源電圧を供給され、前記駆動回路を制御する制御回路を有し、
    前記生成手段は、
    前記第一補助巻線に生じる電圧に基づき前記第一電源電圧を生成する第一生成回路と、
    前記第二補助巻線に生じる電圧に基づき、前記第一電源電圧よりも低い第三電源電圧を生成する第二生成回路と、
    前記第三電源電圧を前記第二電源電圧へ変換し、前記制御回路へ供給する変換回路と、
    を有する、請求項１に記載のスイッチング電源。
14. 前記生成手段は、
    前記スイッチング電源の起動時に前記第一生成回路が前記第一電源電圧を生成できるようになるまで、前記第一電源電圧を生成する第一起動回路と、
    前記スイッチング電源の起動時に前記第二生成回路が前記第三電源電圧を生成できるようになるまで、前記第一起動回路により生成された前記第一電源電圧に基づき前記第三電源電圧を生成する第二起動回路と、
    をさらに有する、請求項１３に記載のスイッチング電源。
15. 前記第一回路ブロックは、
    前記フィードバック電圧と第三閾値電圧とを比較し、比較結果を出力する第三比較手段をさらに有し、
    前記第三比較手段は、前記停止期間において前記第三電源電圧が前記第三閾値電圧よりも低下すると、前記停止期間を終了させて前記スイッチング期間に移行し、前記第二回路ブロックの動作を再開させる、ように構成されている、請求項１３に記載のスイッチング電源。
16. 前記第三比較手段は、前記第二回路ブロックに対する前記第二電源電圧の供給を再開することで、前記第二回路ブロックの動作を再開させる、ように構成されている、請求項１５に記載のスイッチング電源。
17. 前記第三比較手段は、前記第二回路ブロックに対するクロック信号の供給を再開することで、前記第二回路ブロックの動作を再開させる、ように構成されている、請求項１５に記載のスイッチング電源。
18. 前記第三比較手段は、前記第二回路ブロックに対して供給される前記第二電源電圧を上昇させることで、前記第二回路ブロックの動作を再開させる、ように構成されている、請求項１５に記載のスイッチング電源。
19. 前記第三比較手段は、前記第二回路ブロックに対して供給されるクロック信号の周波数を増加させることで、前記第二回路ブロックの動作を再開させる、ように構成されている、請求項１５に記載のスイッチング電源。
20. 前記制御手段は、前記停止期間を設けずに前記スイッチング動作を連続的に実行する連続制御モードをさらに有し、
    前記第二回路ブロックは、前記フィードバック電圧に応じて前記連続制御モードまたは前記間欠制御モードを選択する、請求項１に記載のスイッチング電源。
21. 前記一次巻線に対して並列に接続されたアクティブクランプ回路をさらに有する、請求項１に記載のスイッチング電源。
22. 前記スイッチング素子は、
    第一スイッチ素子と、
    第二スイッチ素子と、を有し、
    前記アクティブクランプ回路は、
    コンデンサと
    前記コンデンサに対して直列に接続された前記第二スイッチ素子と、を有し、
    前記第二回路ブロックは、
    前記スイッチング期間において、
    前記フィードバック電圧に基づき、前記第一スイッチ素子と前記第二スイッチ素子とを交互にオン／オフさせるとともに、
    前記第一スイッチ素子と前記第二スイッチ素子とがともにオフになるデットタイムが存在するように、前記第一スイッチ素子のオン時間と、前記第二スイッチ素子のオン時間とを制御し、
    前記停止期間において、
    前記第一スイッチ素子と前記第二スイッチ素子との両方をオフ状態に保持するよう、前記停止期間に移行する前に、前記第一スイッチ素子のオン時間と、前記第二スイッチ素子のオン時間とをそれぞれゼロに設定する、請求項２１に記載のスイッチング電源。
23. 前記一次巻線に対して並列に接続されたサージ吸収回路をさらに有する、請求項１に記載のスイッチング電源。
24. 記録材に画像形成を行う画像形成手段と、
    請求項１に記載のスイッチング電源と、
    を有し、
    前記画像形成手段は、前記スイッチング電源から供給される電力に基づき、動作することを特徴とする画像形成装置。