JP3991785B2 - 同期整流用ｍｏｓｆｅｔの制御回路 - Google Patents

同期整流用ｍｏｓｆｅｔの制御回路 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源等の出力電流を整流または環流させるために用いられる同期整流用ＭＯＳＦＥＴの制御回路に関する。
【０００２】
【従来の技術】
図１６は、フォワードコンバータの２次側にダイオード整流回路を接続した同期整流回路の第１の従来技術であり、図１７は図１６の回路動作を説明するタイミングチャートである。
図１６において、１０１は直流電源、１０２はＭＯＳＦＥＴ（ｎチャンネルデプレッション形ＭＯＳＦＥＴ）、１０３はトランス、１０４，１０８，１０９はダイオード、１０５はＭＯＳＦＥＴ１０２の制御回路、１０６は平滑リアクトル、１０７は平滑コンデンサ、Ｎ１，Ｎ２，Ｎ３はそれぞれトランス１０３の１次巻線、２次巻線、３次巻線である（これらの巻数もＮ１，Ｎ２，Ｎ３であるとする）。なお、平滑コンデンサ１０７の両端には図示されていない負荷が接続されている。
【０００３】
図１６、図１７において、ＭＯＳＦＥＴ１０２は、出力電圧が一定になるように制御回路１０５によりオンオフ制御される。図１７の期間▲１▼でＭＯＳＦＥＴ１０２がオンすると、トランス１０３の１次巻線Ｎ１には直流電源電圧Ｖｉｎが印加される。また、トランス１０３の２次巻線Ｎ２には、１次巻線電圧ＶＰ１に対して（Ｎ２／Ｎ１）倍の電圧が発生し、ダイオード１０８を介して平滑リアクトル１０６にエネルギーを蓄積しつつ、負荷側にエネルギーを放出する。また、トランス１０３の励磁インダクタンス（図示せず）には、励磁電流Ｉｍ１が流れる。
【０００４】
ＭＯＳＦＥＴ１０２がオフすると、図１７の期間▲２▼に、トランス１０３の励磁インダクタンスに蓄積された励磁エネルギーをトランス１０３の３次巻線Ｎ３からダイオード１０４を介して直流電源１０１に放出する。また、トランス１０３の２次巻線Ｎ２には、１次巻線電圧に対して−（Ｎ２／Ｎ１）倍の電圧が発生し、ダイオード１０８には逆電圧が印加されるため、ダイオード１０８に流れていた電流ＩＤ１がダイオード１０９に転流する。
このとき、平滑リアクトル１０６に蓄積されていたエネルギーはダイオード１０９を介して負荷側に放出される。
【０００５】
図１７の期間▲３▼で励磁電流Ｉｍ１が零になると、ダイオード１０４には逆電圧Ｖｉｎが印加されてオフし、トランス１０３の１次巻線電圧ＶＰ１は零となる。この期間▲３▼では、平滑リアクトル１０６に蓄積されていたエネルギーは引き続きダイオード１０９を介して負荷側に放出される。
次に、期間▲１▼でＭＯＳＦＥＴ１０２が再度オンすると、トランス１０３の２次巻線Ｎ２には１次巻線電圧ＶＰ１に対して（Ｎ２／Ｎ１）倍の電圧が発生し、ダイオード１０９には逆電圧が印加されるため、ダイオード１０９に流れていた電流ＩＤ２がダイオード１０８に転流する。
以後、期間▲１▼から期間▲３▼を繰り返す。これにより、平滑リアクトル１０６を流れる電流ＩＬの波形はＩＤ１，ＩＤ２の合成波形となる。
【０００６】
次に、図１８は、図１６のフォワードコンバータにおけるダイオード１０８，１０９の代わりにＭＯＳＦＥＴ（ｎチャンネルデプレッション形ＭＯＳＦＥＴ）を使用した同期整流回路の第２の従来技術であり、図１９は図１８の回路動作を説明するタイミングチャートである。
図１８において、１１０，１１１はＭＯＳＦＥＴ、１１３，１１４はこれらのＭＯＳＦＥＴのゲートとトランス１０３の２次巻線Ｎ２の各一端との間に接続された抵抗である。
なお、図１８において、図１６と同一機能のものは同一記号を付して説明を省略する。
【０００７】
同期整流回路の出力電圧が３．３Ｖから５Ｖ程度の低い電圧である場合、図１６のようにダイオードを使用した整流回路では、ダイオードの順方向電圧降下（０．５〜１Ｖ程度）によって導通損失の割合が非常に大きくなる。
一方、ＭＯＳＦＥＴに負のドレイン電流を流す場合、このドレイン電流はゲート・ソース間に電圧を印加しないときにはＭＯＳＦＥＴのボディダイオードに流れるため０．５Ｖ程度の電圧降下が発生するが、ゲート・ソース間に正の電圧を印加することでオン抵抗と同じ抵抗性を示すため、電圧降下を低減することができる。図１８の従来技術はこの点に着目したものである。
【０００８】
図１８の回路が図１６の回路と異なる点は、図１９に示すように、期間▲１▼ではＭＯＳＦＥＴ１１１のドレイン・ソース間に印加される電圧ＶＱ３をＭＯＳＦＥＴ１１０のゲート信号として印加して負のドレイン電流ＩＱ２を流し、ＭＯＳＦＥＴ１１０の導通損失を低減する点と、期間▲２▼ではＭＯＳＦＥＴ１１０のドレイン・ソース間に印加される電圧ＶＱ２をＭＯＳＦＥＴ１１１のゲート信号として印加して負のドレイン電流ＩＱ３を流し、同様にＭＯＳＦＥＴ１１１の導通損失を低減する点である。
図１９におけるＩＱ２，ＩＱ３の斜線部分が、導通損失が低減される期間である。
【０００９】
【発明が解決しようとする課題】
図１８に示したような従来技術では、図１９の期間▲３▼においてＭＯＳＦＥＴ１１１にゲート電圧が印加されない期間が発生するため、導通損失の低減効果が小さくなる。これにより、装置全体としての効率が低下し、また、発熱に対する冷却能力を多く必要として冷却装置が大型化し、ひいては装置全体の小型軽量化を損なうという問題があった。
従って、本発明の課題は、ＭＯＳＦＥＴに電流が流れる期間の殆どでゲート電圧をＭＯＳＦＥＴに印加することにより、導通損失の低減効果を高め、装置効率の向上や小型軽量化を可能にした同期整流用ＭＯＳＦＥＴの制御回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明では、同期整流用ＭＯＳＦＥＴのソースからドレインに向かって電流が流れる期間に、ＭＯＳＦＥＴのゲート・ソース間にゲート電圧を印加するための同期整流用ＭＯＳＦＥＴの制御回路において、
第１の電流供給手段と、この電流供給手段の出力側にアノードが接続され、かつ、カソードがＭＯＳＦＥＴのドレインと接続された第１のダイオードと、前記アノードとＭＯＳＦＥＴのソースとの間に接続された抵抗と、前記抵抗の両端電圧と第１の基準電圧とを比較する電圧比較手段と、この電圧比較手段の出力信号を増幅してＭＯＳＦＥＴのゲート・ソース間にゲート電圧を印加するゲート駆動手段と、を備え、
前記第１の基準電圧を、第２の電流供給手段から第２のダイオードに電流を流したときに発生する電圧降下とすると共に、第１のダイオード及び第２のダイオードの順方向温度特性をほぼ同一とすると良い。
ここで、前記抵抗の両端電圧は、同期整流用ＭＯＳＦＥＴに電流が流れたときの電圧降下に従って変化する。従って、抵抗両端の電圧と第１の基準電圧との大小関係を電圧比較手段により比較して、第１の電圧比較手段の出力信号を増幅し、ゲート駆動手段により同期整流用ＭＯＳＦＥＴのゲート・ソース間にゲート電圧を印加することにより、ある電流レベルを基準にして同期整流用ＭＯＳＦＥＴのゲートを駆動するタイミングが得られることになる。
従って、基準となる電流レベルを小さく設定することで、同期整流用ＭＯＳＦＥＴに電流が流れる期間の殆どでゲート電圧を印加することが可能となり、図１８に示した従来技術よりも導通損失を低減することが可能になる。
【００１１】
前記第１の基準電圧として、第２の電流供給手段により電流が供給される第２のダイオードの順電圧降下を用いることにより、第１のダイオードの温度−順電圧特性を補償し、電流検出精度を高めることができる。
また、第１のダイオード及び第２のダイオードの順方向温度特性（温度に対する順方向電流−電圧特性）をほぼ同一とすることで、電流検出精度を高めることができる。
【００１２】
請求項２の発明では、前記抵抗の両端電圧と第１の基準電圧との差がある値以下となったときにＭＯＳＦＥＴに対するゲート電圧が発生しないようにする。
すなわち、同期整流用ＭＯＳＦＥＴに流れる負の電流が減少し、この電流がしきい値レベルを超えると同期整流ＭＯＳＦＥＴのゲートをオフすることになる。このとき、同期整流用ＭＯＳＦＥＴのボディダイオードに電流が流れることになり、順電圧降下が増加すると第１の電圧比較手段は電流が増加したと判断し、同期整流用ＭＯＳＦＥＴのゲートを再度、オンすることになる。その結果、オン・オフを繰り返し、ＭＯＳＦＥＴの駆動損失が増大する。
このため、ＭＯＳＦＥＴのゲートを一旦、オフしたら、同期整流用ＭＯＳＦＥＴがオフ状態になるまでゲートを駆動しないようにすることで、駆動損失の増大を抑制することが可能である。
【００１３】
請求項３の発明では、ＭＯＳＦＥＴのドレインと第１のダイオードのカソードとの間に過飽和リアクトルを接続する。
これにより、同期整流用ＭＯＳＦＥＴのボディダイオードに流れる電流が逆回復する際の逆回復損失を低減すると共に、万が一、同期整流用ＭＯＳＦＥＴの制御回路の遅延により、ゲートがオフする前に、同期整流用ＭＯＳＦＥＴのドレインに流れる負の電流が零クロスしてドレインの正方向に大きく電流が流れてからターンオフしてしまうような場合には、電流の零クロス後に電流の増加率が低く抑えられ、ターンオフ損失を低減することができる。
【００１４】
請求項４の発明では、上記制御回路をＩＣチップ化してＭＯＳＦＥＴのチップ上に実装することで、装置の部品点数の削減や部品実装面積の低減による装置の小形化を図ることができる。
【００１５】
請求項５または６の発明では、同期整流用ＭＯＳＦＥＴのチップの周囲に過飽和特性を有する磁性体を配置することで、請求項３と同様な効果を得ることができる。
【００１６】
【発明の実施の形態】
以下、図に沿って本発明の実施形態を説明する。
まず、図１は本発明の各実施形態が適用される同期整流回路を示す回路図である。この同期整流回路では、２つの同期整流用ＭＯＳＦＥＴ１１０，１１１の各電極（ゲート、ソース、ドレイン）間に、本発明に係る制御回路１１２が接続されている。なお、図１８の従来技術と同一機能のものには同一記号を付してその説明を省略する。
【００１７】
図２は、本発明の第１実施形態に係る制御回路１１２ａの回路図である。
図２において、第１のダイオード１はＭＯＳＦＥＴ１１０（１１１）がオフ状態のときに制御回路１１２ａ内部の信号系に高電位が印加されるのを防ぐブロッキングダイオードである。このダイオード１のアノードは第１の電流供給手段２に接続され、カソードはＭＯＳＦＥＴ１１０（１１１）のドレインに接続されている。
【００１８】
電流供給手段２は、ダイオード１及び抵抗３に電流を供給する電流源、または電源と抵抗とからなる直列回路等によって構成される。
第１の電圧比較手段５は、電流検出手段２に接続された抵抗３の両端電圧Ｖ１と第１の基準電源４による第１の基準電圧Ｖｒｅｆ１との大小を比較してＭＯＳＦＥＴ１１０（１１１）のゲート信号を生成するものである。また、ゲート駆動手段６は、電圧比較手段５により生成されたゲート信号を増幅し、これをＭＯＳＦＥＴ１１０（１１１）のゲートに加えて駆動するためのものである。
なお、図２において、Ｖｃｏｍｐ１は電圧比較手段５の出力電圧、ＶＧＳはＭＯＳＦＥＴ１１０（１１１）のゲート・ソース間電圧、ＶＤＳはＭＯＳＦＥＴ１１０（１１１）のドレイン・ソース間電圧、ＶＦ１はダイオード１の両端電圧、ＩＦは順電流（負のドレイン電流ＩＤ）である。
【００１９】
次に、図３のタイミングチャートを参照して図２の回路の動作を説明する。
ここでは、図１のＭＯＳＦＥＴ１１０に電流が流れている状態で、ＭＯＳＦＥＴ１０２がターンオフすることによりＭＯＳＦＥＴ１１０に流れていた電流がＭＯＳＦＥＴ１１１に転流し、再度ＭＯＳＦＥＴ１０２がターンオンすることによりＭＯＳＦＥＴ１１１に流れていた電流がＭＯＳＦＥＴ１１０に転流するまでの動作を、期間▲１▼〜▲７▼に分けて説明する。
なお、図３はすべてＭＯＳＦＥＴ１１１側の各部の電圧、電流波形である。
【００２０】
・期間▲１▼
ＭＯＳＦＥＴ１１０がオン状態である。ＭＯＳＦＥＴ１１１はオフ状態であり、ダイオード１は逆電圧が印加されてオフしている。抵抗３の両端電圧Ｖ１は、図示しない電流供給手段２の電源電圧となっている。このとき、ＭＯＳＦＥＴ１１１側の電圧比較手段５の出力電圧Ｖｃｏｍｐ１はLowレベルとなり、ＭＯＳＦＥＴ１１１のゲート・ソース間電圧ＶＧＳはLowレベルとなっている。
【００２１】
・期間▲２▼
ＭＯＳＦＥＴ１０２がターンオフすると、ＭＯＳＦＥＴ１１０がオフしてそのドレイン・ソース間電圧ＶＤＳが上昇することにより、ＭＯＳＦＥＴ１１１のドレイン・ソース間電圧ＶＤＳは零まで下降する。
【００２２】
・期間▲３▼
ＭＯＳＦＥＴ１１１のドレイン・ソース間電圧ＶＤＳが零になると、ＭＯＳＦＥＴ１１１のボディダイオードが導通し、順電流ＩＦが流れ始める。また、ダイオード１が導通して、抵抗３の両端電圧Ｖ１が下降し始める。
【００２３】
・期間▲４▼
抵抗３の両端電圧Ｖ１が基準電圧Ｖｒｅｆ１を下回ると電圧比較手段５の出力Ｖｃｏｍｐ 1がHighレベル、ＭＯＳＦＥＴ１１１のゲート・ソース間電圧ＶＧＳもHighレベルとなり、ＭＯＳＦＥＴ１１１は抵抗性を示すようになって導通損失が低減する。なお、ＭＯＳＦＥＴのオン電圧Ｖｏｎは、順電流ＩＦとオン抵抗Ｒｏｎとの積で決まる電圧値となる。
【００２４】
・期間▲５▼
ＭＯＳＦＥＴ１０２が再度ターンオンすると、ＭＯＳＦＥＴ１１１に流れていた電流がトランス１０３の発生電圧ＶＳ１と図示しない配線インダクタンスＬｓとによって決まる電流減少率（−ｄｉ／ｄｔ＝ＶＳ１／Ｌｓ）で減少し始める。
このとき、ＭＯＳＦＥＴ１１１のドレイン・ソース間の寄生インダクタンスに電圧が発生し、ドレイン・ソース間電圧ＶＤＳが負から正に切り替わり、ダイオード１には逆電圧が印加されてオフする。
従って、抵抗３の両端電圧Ｖ１が上昇し始める。
【００２５】
・期間▲６▼
抵抗３の両端電圧Ｖ１が基準電圧Ｖｒｅｆ１を上回ると、電圧比較手段５の出力Ｖｃｏｍｐ 1がLowレベル、ＭＯＳＦＥＴ１１１のゲート・ソース間電圧ＶＧＳもLowレベルとなり、ＭＯＳＦＥＴ１１１はボディダイオードの特性に切り替わる。
【００２６】
・期間▲７▼
ＭＯＳＦＥＴ１１１はボディダイオードが逆回復して阻止状態となり、ドレイン・ソース間電圧ＶＤＳがトランス１０３の発生電圧ＶＳ１まで上昇する。
【００２７】
以後、期間▲１▼から期間▲７▼の動作を繰り返す。
これにより、ＭＯＳＦＥＴ１１１に電流ＩＦが流れる期間の大部分である期間▲４▼，▲５▼にわたってＭＯＳＦＥＴ１１１にゲート電圧を印加することができ、導通損失の低減を図ることができる。
【００２８】
図４に、本発明の第２実施形態を示す。なお、図２の第１実施形態と同一機能のものは同一記号を付してその説明を省略する。
図４に示す制御回路１１２ｂでは、図２における基準電源４を第２のダイオード８に置き換え、このダイオード８に第２の電流供給手段７から電流を流したときのダイオード８の順電圧降下を第１の基準電圧Ｖｒｅｆ１として利用するものである。
【００２９】
ダイオードの順方向電流−電圧特性は、図５に示すようにジャンクション温度Ｔｊによって変化する。一般的には、ジャンクション温度Ｔｊが高くなるほど、同一の順電流（ＩＦ１）に対する順電圧は小さくなる（ＶＦｈ＜ＶＦｃ）。
従って、図２のように電圧比較手段５の基準電圧Ｖｒｅｆ１を一定とした場合、温度が変化するとダイオード１の順電圧が変化するので、基準電圧Ｖｒｅｆ１と比較される抵抗３の両端電圧Ｖ１も温度によって変化することになる。
【００３０】
図６に、温度が変化した場合の動作を説明するタイミングチャートを示す。図６のタイミングチャートは、軽負荷時等で図１の平滑リアクトル１０６の電流が断続する場合の様子を示している。なお、図６では、温度が低いときの理想動作を実線で示し、温度が高いときの動作を破線で示してある。
【００３１】
この実施形態では、ＭＯＳＦＥＴに負のドレイン電流が流れる期間でゲート電圧を与えることになり、温度が高くなってダイオード１の順電圧が小さくなると、抵抗３の両端電圧Ｖ１は破線のように小さくなる。従って、ＭＯＳＦＥＴに流れるドレイン電流が正に零クロスする貫通電流（図６のＩＦにおける破線部分）が発生しても、Ｖ１が基準電圧Ｖｒｅｆ１を上回るまでＭＯＳＦＥＴにゲート電圧を与え続けることになる。そして、ＭＯＳＦＥＴのゲートがオフするとＭＯＳＦＥＴは貫通電流をターンオフすることになり、ターンオフ損失が発生して効率が低下する。また、大きなサージ電圧が発生して、ノイズが増加する等の問題を生じる。
【００３２】
このような問題を防ぐため、図４のような回路構成とすることにより、温度上昇によって低下する電圧Ｖ１と共にダイオード８の基準電圧Ｖｒｅｆ１も低下するため、電圧Ｖ１と基準電圧Ｖｒｅｆ１との相対的な大小関係は余り変わらなくなり、結果的に貫通電流の発生を小さく抑えることができる。特に、第１，第２のダイオード１，８の順方向温度特性をほぼ等しくすれば、貫通電流の発生をほぼ完全に抑制することができる。
【００３３】
図７に、上記第２実施形態の変形例を示す。この変形例に係る制御回路１１２ｃでは、ダイオード８の順電圧降下を一旦、ボルテージバッファ９を介して電圧比較手段５の入力端子に加えるように構成されている。なお、動作については、図４の回路と同様であるため、説明を省略する。
【００３４】
図８に、本発明の第３実施形態を示す。なお、図２の第１実施形態と同一機能のものは同一記号を付してその説明を省略する。
図８において、制御回路１１２ａの構成は図２と同一であるが、図８の実施形態では、図２の回路のＭＯＳＦＥＴ１１０（１１１）のドレインとダイオード１のカソードとの間に過飽和リアクトル１０が接続されている。この過飽和リアクトル１０は、図４や図７の回路において同様に接続してもよい。
【００３５】
図９、図１０は、過飽和リアクトル１０を接続したときの効果を説明するタイミングチャートである。
図９は、制御回路１１２ａの遅延時間により、ゲート電圧がＭＯＳＦＥＴに流れる電流が零クロスした後の時刻Ｔ２からLowレベルになってＭＯＳＦＥＴがオフしたため、ＭＯＳＦＥＴに斜線で示すように貫通電流が流れる動作を示している。
【００３６】
一方、図１０は、図８の第３実施形態の如く過飽和リアクトル１０を接続したときの動作である。
過飽和リアクトル１０は、ＭＯＳＦＥＴ１１０(１１１)に正方向の電流（ＩＦ＞０）が流れると飽和し、インダクタンス値がほぼ零となる。次に電流が減少して零クロスする際に飽和がリセットされ、インダクタンス値が増大する。このとき、ＭＯＳＦＥＴに流れる電流は、過飽和リアクトル１０のインダクタンス値の増加により電流の変化が急激に小さくなる。従って、図８のようにＭＯＳＦＥＴ１１０（１１１）のドレインとダイオード１のカソードとの間に過飽和リアクトル１０を接続することにより、ＭＯＳＦＥＴ１１０(１１１)のゲート電圧のオフが多少遅れたとしても、貫通電流を小さく抑制することができる。
【００３７】
図１１に、本発明の第４実施形態を示す。なお、図２の第１実施形態と同一機能のものは同一記号を付してその説明を省略する。
図１１に示す制御回路１１２ｄにおいて、１１は第２の基準電源（第２の基準電圧Ｖｒｅｆ２）、１２は第２の基準電圧Ｖｒｅｆ２と抵抗３の両端電圧Ｖ１とが入力される第２の電圧比較手段、１３は第２の電圧比較手段１２の出力が加えられる遅延回路、１４は第１の電圧比較手段５の出力Ｖｃｏｍｐ 1と遅延回路１３の出力とが加えられるＯＲ回路、１５はＯＲ回路１４の出力と第２の電圧比較手段１２の出力とがそれぞれセット信号、リセット信号として加えられるＲＳフリップフリップ回路、１６はＲＳフリップフリップ回路の出力と第１の電圧比較手段５の出力とが加えられるＡＮＤ回路であり、このＡＮＤ回路１６の出力がゲート駆動手段６に入力されている。
【００３８】
図１２に、軽負荷時等の場合にＭＯＳＦＥＴのゲート電圧ＶＧＳが印加された状態から順電流ＩＦが徐々に減少して、抵抗３の両端電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１付近で動作するときのタイミングチャートを示す。
抵抗３の両端電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１を上回ると、第１の電圧比較手段５の出力はLowレベルとなり、ＭＯＳＦＥＴのゲート電圧がLowレベルとなってＭＯＳＦＥＴのドレイン・ソース間電圧ＶＤＳはボディダイオードの順電圧となり、大きくなる。このとき、抵抗３の両端電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１を下回ってしまうと、再度ＭＯＳＦＥＴのゲート電圧がHighレベルとなり、ＭＯＳＦＥＴのドレイン・ソース間電圧ＶＤＳはオン抵抗Ｒｏｎと順電流ＩＦとの積で決まる電圧降下Ｖｏｎとなって小さくなる。
この動作を繰り返すと、図１２に示すようにＭＯＳＦＥＴのゲートが高周波でオン・オフすることになり、駆動損失が増大して装置効率が低下する。
【００３９】
図１１に示した第４実施形態では、上述の如くＭＯＳＦＥＴのゲートが高周波でオン・オフするのを防ぐため、抵抗３の両端電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１を一旦上回ると、Ｖ１が第２の基準電圧Ｖｒｅｆ２に上昇するまでゲート電圧を発生させないようにした。図１３に、このときの動作を説明するためのタイミングチャートを示す。
【００４０】
図１１におけるＲＳフリップフロップ回路１５は、第１の電圧比較手段５の出力Ｖｃｏｍｐ 1の立下りのタイミングでセットされ、第２の電圧比較手段１２の出力Ｖｃｏｍｐ２の立下りのタイミングでリセットされる。
図１３において、抵抗３の両端電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１を下回る期間で、ＲＳフリップフロップ回路１５がセットされないように、第２の電圧比較手段１２の出力Ｖｃｏｍｐ２を遅延回路１３により遅延させた信号と、第１の電圧比較手段５の出力Ｖｃｏｍｐ 1とをＯＲ回路１４に入力し、ＯＲ回路１４の出力をＲＳフリップフロップ回路１５のセット信号としている。
【００４１】
また、ＲＳフリップフロップ回路１５の出力信号と第１の電圧比較手段５の出力Ｖｃｏｍｐ 1とをＡＮＤ回路１６に入力し、ＡＮＤ回路１６の出力信号を新たにゲート駆動信号とすることにより、抵抗３の両端電圧Ｖ１が一旦、第１の基準電圧Ｖｒｅｆ１を上回った場合には、前記電圧Ｖ１が第２の基準電圧Ｖｒｅｆ２を上回るまで、ゲート信号を発生させない状態で保持されることになる。従って、ゲート信号が高周波でオン・オフしてゲート駆動電力が増大するのを防ぐことができる。
【００４２】
なお、図１１の回路では第１の基準電圧Ｖｒｅｆ１を一定電圧としているが、図４や図７のようにダイオード８の順電圧降下を利用して第１の基準電圧Ｖｒｅｆ１を温度によって可変にしても良い。
【００４３】
図１４に、本発明の第５実施形態を示す。
図１４は、本発明の制御回路１１２（１１２ａ〜１１２ｄ）をＩＣチップ化し、ＭＯＳＦＥＴ１１０（１１１）のチップ上に実装した図である。なお、１８はプリント配線パターン、１９はワイヤを示している。
ＭＯＳＦＥＴのゲートは制御回路１１２（１１２ａ〜１１２ｄ）のゲート駆動手段６の出力端子と接続し、ＭＯＳＦＥＴのソースを制御回路１１２（１１２ａ〜１１２ｄ）のグランドと接続し、ＭＯＳＦＥＴのドレインにダイオード１のカソードを接続し、制御回路１１２（１１２ａ〜１１２ｄ）の電源入力を引き出す端子を設けることで、従来から使用されているＴＯ２２０やＴＯ３Ｐ等の標準パッケージを用いた３端子の複合デバイスとすることができ、部品点数の削減による装置の小形化を図ることができる。
【００４４】
図１５に、本発明の第６実施形態を示す。
この実施形態は、ＭＯＳＦＥＴ１１０（１１１）のチップの周囲に、過飽和特性を有する磁性体１７を配置したものである。この実施形態の動作は図８に示した第３実施形態と同様であるため、説明を省略する。
このように過飽和特性を有する磁性体１７を半導体パッケージ内に組み込むことにより、部品点数の削減が可能になる。
【００４５】
【発明の効果】
以上のように本発明によれば、同期整流用ＭＯＳＦＥＴに負の電流が流れる期間の殆どでゲートに電圧を印加できるため、整流損失を小さく抑制でき、装置効率を向上させると共に、冷却能力の低減による冷却装置の小型化によって装置全体の小型軽量化を図ることができる。
【図面の簡単な説明】
【図１】本発明の各実施形態が適用される同期整流回路を示す回路図である。
【図２】本発明の第１実施形態を示す回路図である。
【図３】図２の回路の動作を説明するためのタイミングチャートである。
【図４】本発明の第２実施形態を示す回路図である。
【図５】ダイオードの順方向温度特性を示す図である。
【図６】図４の回路の動作を説明するためのタイミングチャートである。
【図７】本発明の第２実施形態の変形例を示す回路図である。
【図８】本発明の第３実施形態を示す回路図である。
【図９】図８の回路の動作を説明するためのタイミングチャートである。
【図１０】図８の回路の動作を説明するためのタイミングチャートである。
【図１１】本発明の第４実施形態を示す回路図である。
【図１２】図１１の回路の動作を説明するためのタイミングチャートである。
【図１３】図１１の回路の動作を説明するためのタイミングチャートである。
【図１４】本発明の第５実施形態を示す構造図である。
【図１５】本発明の第６実施形態を示す構造図である。
【図１６】第１の従来技術を示す回路図である。
【図１７】図１６の回路の動作を説明するためのタイミングチャートである。
【図１８】第２の従来技術を示す回路図である。
【図１９】図１８の回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１０１ 直流電源
１０２ ＭＯＳＦＥＴ
１０３ トランス
１０４ ダイオード
１０５ 制御回路
１０６ 平滑リアクトル
１０７ 平滑コンデンサ
１０８，１０９ 整流ダイオード
１１０，１１１ 同期整流用ＭＯＳＦＥＴ
１１２，１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ 同期整流用ＭＯＳＦＥＴの制御回路
１１３，１１４ ゲート抵抗
１，８ ダイオード
２，７ 電流供給手段
３ 抵抗
４，１１ 基準電源
５，１２ 電圧比較手段
６ ゲート駆動手段
９ ボルテージバッファ
１０ 過飽和リアクトル
１３ 遅延回路
１４ ＯＲ回路
１５ ＲＳフリップフロップ回路
１６ ＡＮＤ回路
１７ 磁性体
１８ 配線パターン
１９ ワイヤ

Claims (6)

  1. 同期整流用ＭＯＳＦＥＴのソースからドレインに向かって電流が流れる期間に、ＭＯＳＦＥＴのゲート・ソース間にゲート電圧を印加するための同期整流用ＭＯＳＦＥＴの制御回路において、
    第１の電流供給手段と、
    この電流供給手段の出力側にアノードが接続され、かつ、カソードがＭＯＳＦＥＴのドレインと接続された第１のダイオードと、
    前記アノードとＭＯＳＦＥＴのソースとの間に接続された抵抗と、
    前記抵抗の両端電圧と第１の基準電圧とを比較する電圧比較手段と、
    この電圧比較手段の出力信号を増幅してＭＯＳＦＥＴのゲート・ソース間にゲート電圧を印加するゲート駆動手段と、を備え、
    前記第１の基準電圧を、第２の電流供給手段から第２のダイオードに電流を流したときに発生する電圧降下とすると共に、
    第１のダイオード及び第２のダイオードの順方向温度特性がほぼ同一であることを特徴とする同期整流用ＭＯＳＦＥＴの制御回路。
  2. 請求項１に記載した同期整流用ＭＯＳＦＥＴの制御回路において、
    前記抵抗の両端電圧と第１の基準電圧との差がある値以下となったときにＭＯＳＦＥＴに対するゲート電圧が発生しないように保持することを特徴とする同期整流用ＭＯＳＦＥＴの制御回路。
  3. 請求項１または２の何れか１項に記載した同期整流用ＭＯＳＦＥＴの制御回路において、
    ＭＯＳＦＥＴのドレインと第１のダイオードのカソードとの間に過飽和リアクトルを接続したことを特徴とする同期整流用ＭＯＳＦＥＴの制御回路。
  4. 請求項１〜３の何れか１項に記載した同期整流用ＭＯＳＦＥＴの制御回路において、
    当該制御回路が、ＭＯＳＦＥＴのチップ上に実装されるＩＣチップであることを特徴とする同期整流用ＭＯＳＦＥＴの制御回路。
  5. 請求項１または２の何れか１項に記載した同期整流用ＭＯＳＦＥＴの制御回路において、
    ＭＯＳＦＥＴのチップ上に実装されるＩＣチップ化された当該制御回路の周囲に、過飽和特性を有する磁性体を配置したことを特徴とする同期整流用ＭＯＳＦＥＴの制御回路。
  6. 請求項４に記載した同期整流用ＭＯＳＦＥＴの制御回路において、
    ＭＯＳＦＥＴの周囲に、過飽和特性を有する磁性体を配置したことを特徴とする同期整流用ＭＯＳＦＥＴの制御回路。
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