JP4154658B2 - 同期整流用mosfetの制御回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、スイッチング電源などの出力電流を整流または還流させるために用いられる同期整流用MOSFETの制御回路に関する。
【0002】
【従来の技術】
絶縁形DC/DCコンバータの2次側の整流手段としてMOSFETを用いた同期整流回路では、同期整流用MOSFETのゲート・ソース間に、絶縁トランスに発生する電圧を印加して駆動するものが知られている。
図10はフォワードコンバータの2次側に同期整流回路を接続し、絶縁トランスに発生する電圧を印加して駆動する従来例(非特許文献1参照)を示すもので、図11は図10の回路動作を説明するためのタイミングチャートである。
【0003】
図10において、101は直流電源、102はMOSFET、103は絶縁トランス、104はダイオード、105はMOSFET102の制御回路、106は平滑リアクトル、107は平滑コンデンサ、N1,N2,N3はそれぞれ絶縁トランス103の1次巻線,2次巻線,3次巻線を示す(これらの巻数もN1,N2,N3とする)。なお、平滑コンデンサ107の両端には図示されない負荷が接続される。
【0004】
図10,図11に示すように、MOSFET102は出力電圧が一定となるように、制御回路105によってオン,オフ制御される。図11の期間▲1▼でMOSFET102がオンすると、絶縁トランス103の1次巻線N1には直流電源電圧Vinが印加される。また、2次巻線N2には、1次巻線電圧VP1に対して(N2/N1)倍の電圧が発生し、MOSFET108を介して平滑リアクトル106にエネルギーを蓄積しつつ、負荷側にエネルギーを放出する。このとき、MOSFET108のゲートに絶縁トランス103の2次巻線に発生する電圧が印加されることから、MOSFET108はオン抵抗と同じ抵抗性を示すため、電圧降下が小さくなり、導通損失を低く抑えることができる。また、絶縁トランス103の励磁インダクタンス(図示なし)には励磁電流Im1が流れる。
【0005】
MOSFET102がオフすると、図11の期間▲2▼に、絶縁トランス103の励磁インダクタンスに蓄積された励磁エネルギーを、絶縁トランス103の3次巻線N3からダイオード104を介して直流電源101に放出する。また、絶縁トランス103の2次巻線N2には、1次巻線電圧に対して−(N2/N1)倍の電圧が発生する。この際、絶縁トランス103の2次巻線N2の電圧が、MOSFET108のゲートしきい値以下になった時点で、MOSFET108のボディダイオード(図示なし)に電流が転流し、さらに、絶縁トランス103の2次巻線N2の電圧が零以下になると、MOSFET108のボディダイオードに逆電圧が印加されて阻止状態となるため、平滑リアクトル106に流れていた電流がMOSFET109のボディダイオード(図示なし)に転流する。また、MOSFET108の電圧がMOSFET109のゲートしきい値を越えた時点で、MOSFET109はオン抵抗と同じ抵抗性を示すため、電圧降下が小さくなり、導通損失を低く抑えることができる。平滑リアクトル106に蓄積された励磁エネルギーは、MOSFET109を介して負荷側に放出される。
【0006】
図11の期間▲3▼で励磁電流Im1が零になると、絶縁トランス103の励磁インダクタンスに蓄積されていた励磁エネルギーは完全に放出される。ダイオード104には逆電圧が印加されてオフし、絶縁トランス103の1次巻線電圧VP1は零となる。このとき、絶縁トランス103の2次巻線N2の電圧が、MOSFET109のゲートしきい値以下になった時点で、平滑リアクトル106に流れていた電流は、MOSFET109のボディダイオードとMOSFET108のボディダイオードとに分流して流れる。MOSFET108には絶縁トランス103の2次巻線N2が接続されており、インピーダンスがMOSFET109より大きいため、MOSFET108に流れる電流は僅かである。この経路で、平滑リアクトル106に蓄積されていたエネルギーは負荷側に放出される。
【0007】
次に、再度MOSFET102がオンすると、絶縁トランス103の2次巻線N2には1次巻線電圧VP1に対して(N2/N1)倍の電圧が発生し、MOSFET109のボディダイオードに逆電圧が印加されるため阻止状態となり、リアクトル106に流れていた電流が全てMOSFET108のボディダイオードに転流する。また、MOSFET108のゲートには、絶縁トランス103の2次巻線N2に発生する電圧が印加されることから、MOSFET108はオン抵抗と同じ抵抗性を示すため、電圧降下が小さくなり、導通損失を低く抑えることができる。
以後、期間▲1▼から▲3▼を繰り返す。
このように、絶縁トランス103の2次巻線N2に発生する電圧をMOSFET108とMOSFET109のゲートに印加することで、導通損失を低減できる。図11の斜線部が導通損失を低減できる期間となる。
【0008】
【非特許文献1】
番場 重輝「絶縁形DC/DCコンバータ同期整流の技術動向」日本能率協会、2001スイッチング電源シンポジウム、2001年4月25日、p.B1−1−1〜B1−1−8
【0009】
【発明が解決しようとする課題】
図10のような従来回路では、図11の期間▲3▼においてMOSFET109にゲート信号が印加されない期間が発生し(VS1参照)、導通損失の低減効果が小さくなる。これにより、装置全体としての効率が低下し、また、発熱に対する冷却能力を多く必要として冷却装置が大型化し、ひいては装置全体の小型軽量化を損なうと言う問題がある。
また、直流電源101の電圧範囲が広い場合には、ゲートに印加される電圧は直流電源101の電圧に比例するため、ゲート電圧が低下した場合にはオン抵抗が増加して導通損失が増加したり、ゲート電圧が増加した場合にはゲート駆動損失の増大や、ゲート電圧最大定格を上回り、MOSFETの破壊につながるという問題もある。
したがって、この発明の課題は、MOSFETに電流が流れる期間の殆どで適正なゲート電圧を印加して導通損失低減効果を高め、装置効率の向上や小型軽量化を図ることにある。
【0010】
【課題を解決するための手段】
このような課題を解決するため、請求項1の発明では、同期整流用MOSFETのドレインに第1のダイオードのカソードを接続し、第1のダイオードのアノードには第1の電流供給手段を接続するとともに、第1のダイオードのアノードと接地との間には抵抗を接続してその両端電圧を検出する。この抵抗の両端電圧は、同期整流用MOSFETに電流が流れたときの電圧降下に従って変化する。そこで、抵抗両端の電圧と第1の基準電圧との大小関係を第1の電圧比較手段により比較して、ゲート電圧を印加するタイミングを検出し、抵抗の両端電圧と第2の基準電圧との大小関係を第2の電圧比較手段により比較して、ゲート電圧を零に低下させるタイミングを検出する。また、ゲート電圧を印加するタイミングからゲート電圧を零に低下させるタイミングまでの間信号を保持する第1の保持手段と、抵抗の両端電圧と第3の基準電圧との大小関係を第3の電圧比較手段により比較して、同期整流用MOSFETがオフ状態か否かを検出し、一旦ゲート電圧を零まで低下させるタイミングを検出したら、MOSFETがオフ状態になるまでゲート電圧を印加しないように信号を保持する第2の保持手段とを設け、第1の保持手段と第2の保持手段の各出力の論理積信号を増幅し、ゲート駆動手段によりMOSFETのゲート・ソース間にゲート電圧を印加することにより、第1の基準電圧の値と第2の基準電圧の値で決まる電流レベルを基準にして、MOSFETのゲートを駆動するタイミングを得ることを特徴としている。
従って、基準電圧となる電流レベルを小さく設定することで、MOSFETに電流が流れる期間の殆どでゲート電圧を印加することができる。さらに、ゲート電圧は、ゲート駆動手段の電源電圧レベル(図示なし)となるため、最適なゲート電圧値で駆動することが可能となり、図10に示す従来例よりも導通損失を低減することが可能となる。
【0011】
前記第1の基準電圧として、第2の電流供給手段により電流が供給される第2のダイオードの順電圧降下を用い、また第2の基準電圧として、第3の電流供給手段により電流が供給される第3のダイオードの順電圧降下を用いることで、第1のダイオードの温度−順電圧特性を補償し、電流検出精度を高める(請求項2の発明)。
また、第1のダイオード,第2のダイオードおよび第3のダイオードの順方向温度特性(温度に対する順方向電流電圧−特性)をほぼ同じとすることで、さらに電流検出精度を高めるようにする(請求項3の発明)。
前記制御回路をICチップ化してMOSFETチップ上に実装することで、装置の部品点数の削減や部品実装面積の低減による装置の小型化を実現する(請求項4の発明)。
【0012】
【発明の実施の形態】
図1はこの発明の第1の実施の形態を示す全体構成図である。
図示のように、この同期整流回路は、2つの同期整流用MOSFET108,109の各電極(ゲート,ソース,ドレイン)間に、制御回路110を接続して構成される。
図2に、図1の制御回路の具体例を示す。
図2において、第1のダイオード1はMOSFET108(109)がオフ状態のときに、制御回路110aの内部の信号系に高電位が印加されるのを防ぐブロッキングダイオードである。この第1ダイオード1のアノードは第1の電流供給手段2に接続され、カソードはMOSFET108(109)のドレインに接続されている。電流供給手段2はダイオード1および抵抗3に電流を供給する電流源、または電源と抵抗との直列回路等によって構成される。
【0013】
第1の電圧比較手段5は、電流供給手段2に接続された抵抗3の両端電圧V1と第1の基準電圧Vref1との大小比較をして、MOSFET108(109)のゲート電圧を印加するタイミング信号を生成する。また、第2の電圧比較手段7は、抵抗3の両端電圧V1と第2の基準電圧Vref2との大小比較をして、MOSFET108(109)のゲート電圧を零まで低下させるタイミング信号を生成する。RSフリップフロップ回路10は、MOSFET108(109)のゲート電圧を印加するタイミングから、ゲート電圧を零まで低下させるタイミングまでハイ(H)レベル信号を保持する。また、第3の電圧比較手段9は、抵抗3の両端電圧V1と第2の基準電圧Vref3との大小比較をして、MOSFET108(109)がオフ状態か否かを検出する。
【0014】
RSフリップフロップ回路11は、MOSFET108(109)にゲート電圧を印加するタイミングから、MOSFET108(109)がオフ状態になるまで信号を保持する。Dフリップフロップ回路12は、MOSFET108(109)が一旦ゲート電圧を零まで低下させるタイミングを検出したら、MOSFET108(109)がオフ状態になるまでロー(L)レベル信号を保持する。AND回路13はRSフリップフロップ回路10の出力信号と、Dフリップフロップ回路12の出力信号との論理積によりゲート信号を生成する。また、ゲート駆動手段14はAND回路13により生成されたゲート信号を増幅し、これをMOSFET108(109)に加えて駆動する。
なお、図2のaは電圧比較手段5の出力信号、bは電圧比較手段7の出力信号、cはRSフリップフロップ回路10の出力信号、dは電圧比較手段9の出力信号、eはRSフリップフロップ回路11の出力信号、fはDフリップフロップ回路12の出力信号、gはAND回路13の出力信号、VGSはMOSFET108(109)のゲート・ソース間電圧、VDSはMOSFET108(109)のドレイン・ソース間電圧、VFはダイオード1の両端電圧、IFは順電流(負のドレイン電流=−ID)をそれぞれ示す。
【0015】
次に、図3および図4のタイミングチャートを参照して図2の動作を説明する。
まず、図3では、図1のMOSFET108に電流が流れている状態で、MOSFET102がターンオフすることにより、MOSFET108に流れていた電流がMOSFET109に転流し、再度MOSFET102がターンオンすることにより、MOSFET109に流れていた電流がMOSFET108に転流するまでの動作を、期間1から13に分けて説明する。なお、図3のIQ2はMOSFET108の負のドレイン電流、IQ3はMOSFET109の負のドレイン電流、V1,a〜gはMOSFET109側の各電圧,信号波形である。
【0016】
期間1
MOSFET108がオン状態、MOSFET109はオフ状態で、ダイオード1は逆電圧が印加されてオフ状態である。抵抗3の両端電圧V1は図示されない電流供給手段2の電源電圧となっている。このとき、RSフリップフロップ回路10の出力信号cはLレベル、Dフリップフロップ回路12の出力信号fはHレベルのため、AND回路13の出力信号gはLレベルであり、MOSFET109のゲート・ソース間電圧VGSはLレベルとなっている。
【0017】
期間2
MOSFET102がターンオフすると、MOSFET108がオフしてそのドレイン・ソース間電圧VDSが上昇することにより、MOSFET109のドレイン・ソース間電圧VDSは零まで低下する。このときMOSFET108の電流は減少し、MOSFET109の電流は増加する。ここで、MOSFET109のゲート・ソース間電圧VGSはLレベルであることから、電圧降下はダイオード特性を示す。ダイオード1がオンし、抵抗3の両端電圧V1は下降する。
【0018】
期間3
抵抗3の両端電圧V1が基準電圧Vref3を下回り、電圧比較手段9の出力信号dはHレベルからLレベルになる。
期間4
抵抗3の両端電圧V1が基準電圧Vref2を下回り、電圧比較手段7の出力信号bはHレベルからLレベルになる。
【0019】
期間5
抵抗3の両端電圧V1が基準電圧Vref1を下回り、電圧比較手段5の出力信号aはLレベルからHレベルになる。RSフリップフロップ回路10は出力信号aによってセットされ、その出力信号cがHレベルに保持される。また、RSフリップフロップ回路11も出力信号aによってセットされ、その出力信号eがHレベルに保持される。さらに、Dフリップフロップ回路12は出力信号eにより、クロック入力を受け付ける状態になり、その出力信号fは引き続きHレベルとなっている。AND回路13の出力信号gはHレベルとなり、MOSFET109のゲート・ソース間電圧VGSはHレベルとなり、MOSFET108の電圧降下は抵抗性を示すため小さくなる。したがって、抵抗3の両端電圧V1は上昇する。
【0020】
期間6
抵抗3の両端電圧V1が基準電圧Vref1を上回り、電圧比較手段5の出力信号aはHレベルからLレベルになる。RSフリップフロップ回路10の出力信号cは、Hレベルのままである。また、他の信号も変化せず、MOSFET108のゲート・ソース間電圧VGSは、引き続きHレベルである。
また、この期間内には従来例で説明したように、絶縁トランス103の励磁エネルギーが完全に放出されてその発生電圧VS1が零となり、MOSFET108と109に電流が流れるようになるが、MOSFET108に流れる電流は僅かであり、制御回路110a動作は変化しない。
【0021】
期間7
MOSFET102が再度ターンオンすると、MOSFET109に流れていた電流が減少し、MOSFET108の電流は増加する。このとき、MOSFET109のドレイン・ソース間の寄生インダクタンスに電圧が発生し、ドレイン・ソース間電圧VDSが負から正に切り替わり、抵抗3の両端電圧V1が上昇する。
【0022】
期間8
抵抗3の両端電圧V1が基準電圧Vref2を上回り、電圧比較手段7の出力信号bはLレベルからHレベルになる。RSフリップフロップ回路10は出力信号bによりリセットされ、その出力信号cがHレベルからLレベルに保持される。また、Dフリップフロップ回路12は出力信号bをクロック入力として検知し、出力信号fとしてD入力のLレベルを出力し、保持する。AND回路13の出力信号gはLレベル、MOSFET109のゲート・ソース間電圧VGSはLレベルとなり、MOSFET109の電圧降下は抵抗性を示すため大きくなる。その結果、抵抗3の両端電圧V1は低下する。
【0023】
期間9
抵抗3の両端電圧V1が基準電圧Vref2を下回り、電圧比較手段7の出力信号bはHレベルからLレベルになる。RSフリップフロップ回路10の出力cはLレベルのまま変化せず、他の信号も変化しないため、MOSFET109のゲート・ソース間電圧VGSもLレベルのままである。
【0024】
期間10
抵抗3の両端電圧V1が基準電圧Vref1を下回り、電圧比較手段5の出力信号aはLレベルからHレベルになる。RSフリップフロップ回路10は出力信号aによって再度セットされ、その出力信号cがLレベルからHレベルに保持される。Dフリップフロップ回路12の出力信号fはLレベルに保持されており、AND回路13の出力信号gはLレベルであり、MOSFET109のゲート・ソース間電圧VGSはLレベルのままである。
【0025】
期間11
MOSFET109のボディダイオードに流れていた電流が負に切り替わり、逆回復してオフ状態になり、MOSFET109のドレイン・ソース間電圧VDSが上昇する。ダイオード1は逆電圧が印加されてオフ状態となる。その結果、抵抗3の両端電圧V1が上昇し、基準電圧Vref1を上回る。電圧比較手段5の出力信号aはHレベルからLレベルになる。RSフリップフロップ回路10の出力信号cはHレベルに保持されたままであり、他の信号も変化しないため、MOSFET109のゲート・ソース間電圧VGSもLレベルのままである。
【0026】
期間12
抵抗3の両端電圧V1が基準電圧Vref2を上回り、電圧比較手段7の出力信号bはLレベルからHレベルになる。RSフリップフロップ回路10は出力信号bによりリセットされ、その出力信号cがHレベルからLレベルに保持される。他の信号は変化しないため、MOSFET109のゲート・ソース間電圧VGSもLレベルのままである。
【0027】
期間13
抵抗3の両端電圧V1が基準電圧Vref3を上回り、電圧比較手段9の出力信号dはLレベルからHレベルになる。RSフリップフロップ回路11は出力信号dによりリセットされ、その出力信号eがHレベルからLレベルに保持される。また、Dフリップフロップ回路12は出力信号eによりプリセットされ、その出力信号fはLレベルからHレベルに保持される。AND回路13の出力信号gはLレベルであり、MOSFET109のゲート・ソース間電圧VGSはLレベルのままである。抵抗3の両端電圧V1はやがて図示されない電流供給手段2の電源電圧となる。
以後、期間1から期間13の動作を繰り返す。これにより、MOSFET109に電流が流れる期間の大部分である期間5から期間7にわたって、MOSFET109にゲート電圧を印加することができ、導通損失の低減を図ることができる。
【0028】
次に図4では、図1のMOSFET109に電流が流れている状態から、絶縁トランス103の励磁エネルギーが完全に放出されて、その発生電圧VS1が零となり、MOSFET108とMOSFET109に電流が分流し、MOSFET102がターンオンすることにより、MOSFET109に流れていた電流が全てMOSFET108に転流し、再度MOSFET102がターンオフすることにより、MOSFET108に流れていた電流が全てMOSFET109に転流するまでの動作を、期間1から期間14に分けて説明する。なお、図4のIQ2はMOSFET108の負のドレイン電流、IQ3はMOSFET109の負のドレイン電流、V1,a〜gはMOSFET108側の各部電圧,信号波形である。
【0029】
期間1
MOSFET109がオン状態、MOSFET108はオフ状態で、ダイオード1は逆電圧が印加されてオフ状態である。抵抗3の両端電圧V1は図示されない電流供給手段2の電源電圧となっている。このとき、RSフリップフロップ回路10の出力信号cはLレベル、Dフリップフロップ回路12の出力信号fはHレベルのため、AND回路13の出力信号gはLレベルであり、MOSFET108のゲート・ソース間電圧VGSはLレベルとなっている。
【0030】
期間2
絶縁トランス103の励磁エネルギーが完全に放出されて、その発生電圧VS1が零となり、MOSFET108のドレイン・ソース間電圧VDSは零まで降下する。その結果、ダイオード1はオンし、抵抗3の両端電圧V1が下降し始める。また、MOSFET109に流れていた電流の一部がMOSFET108に流れる。MOSFET108に流れる電流は僅かで、MOSFET108のゲート・ソース間電圧VGSはLレベルのままである。
【0031】
期間3
抵抗3の両端電圧V1が基準電圧Vref3を下回り、電圧比較手段9の出力信号dはHレベルからLレベルになる。他の信号は変化しないため、MOSFET108のゲート・ソース間電圧VGSもLレベルのままである。
期間4
抵抗3の両端電圧V1が基準電圧Vref2を下回り、電圧比較手段7の出力信号bはHレベルからLレベルになる。他の信号は変化しないため、MOSFET108のゲート・ソース間電圧VGSもLレベルのままである。
【0032】
期間5
MOSFET102がターンオンし、MOSFET108の電流が増加し、MOSFET109の電流が減少する。抵抗3の両端電圧V1は、MOSFET108の電流の増加により、低下する。MOSFET108のゲート・ソース間電圧VGSはLレベルのままである。
期間6
抵抗3の両端電圧V1が基準電圧Vref1を下回り、電圧比較手段5の出力信号aはHレベルからLレベルになる。
期間6から期間14の動作は、図3の期間5から期間13と同様であるため、説明は省略する。
【0033】
以後、期間1から期間14の動作を繰り返す。
これにより、MOSFET108に電流が流れる期間の大部分である期間6から期間8にわたって、MOSFET109にゲート電圧を印加することができる。ゲート電圧が印加される期間は、従来例で説明したものとほぼ同じとなるが、印加電圧はゲート駆動手段14の電源電圧であり、直流電源101の電圧範囲が広い場合には、印加電圧不足による導通損失増大や、MOSFETのゲート電圧最大定格を越えるといった問題もなく、適正なゲート電圧での駆動が可能となる。
なお、MOSFET108,109にゲート電圧が印加された瞬間や、MOSFET108,109のボディダイオードが逆回復する際に、抵抗3の両端電圧V1に微小な寄生振動が発生する場合には、抵抗3と電圧検出手段5,7,9との間にフィルタ回路を設けても良い。また、電圧検出手段5,7,9にヒステリシス特性を持たせるのも有効である。
【0034】
図5に、制御回路の第2の例を示す。
この制御回路110bは、図2の基準電圧4(Vref1)をダイオード16に置き換え、このダイオード16に第2の電流供給手段15から電流を流したときのダイオード16の順電圧降下を第1の基準電圧とするとともに、図2の基準電圧6(Vref2)を第3のダイオード18に置き換え、このダイオード18に第3の電流供給手段17から電流を流したときのダイオード18の順電圧降下を第2の基準電圧として利用する点で、図2と相違している。
【0035】
ダイオードの順方向電流−電圧特性は図6に示すように、ジャンクション温度Tjによって変化する。一般的にダイオードは、ジャンクション温度Tjが高くなるほど、同一の順電流(IF1)に対する順電圧は小さくなるという負の温度特性を示す(VFH<VFC)。したがって、温度が変化すると、図2および図5のダイオード1の順電圧が変化するので、抵抗3の両端電圧V1も温度によって変化することになる。
【0036】
図7に基準電圧Vref2が一定で、温度が変化した場合の動作タイミングチャートを示す。
図7は、軽負荷時等で図1の平滑リアクトル106の電流が断続する場合のMOSFET109側の動作の様子を示す。この図では、温度が低いときの理想動作を実線で示し、温度が高いときの動作を破線で示している。また、VonはMOSFET109のゲート・ソース間にゲート電圧が印加された状態で負のドレイン電流が流れたときの電圧降下を示し、RonはMOSFET109のオン抵抗を示す。
【0037】
図2で温度が低い場合には、MOSFET109に負のドレイン電流が流れ始めてから負のドレイン電流が零になる前に、抵抗3の両端電圧V1が基準電圧Vref2を上回るまでの期間にゲート電圧を与えることになり、理想的に動作するが、温度が高くなってダイオード1の順電圧が小さくなると、抵抗3の両端電圧V1は破線のように小さくなる。したがって、抵抗3の両端電圧V1が基準電圧Vref2を上回る前に、MOSFET109に流れる電流が正から零クロスする貫通電流(図7のIFにおける破線部分)が発生しても、V1が基準電圧Vref2を上回るまでMOSFET109にゲート電圧を与え続けることになる。
そして、MOSFET109のゲートがオフすると、MOSFET109は貫通電流をターンオフすることになり、ターンオフ損失が発生して効率が低下する。また、大きなサージ電圧が発生して、ノイズが増加するなどの問題が生じる。
基準電圧Vref1が一定の場合には、温度が低い場合に抵抗3の両端電圧V1が大きくなり、MOSFETに電流が流れてもV1が基準電圧Vref1を下回らないため、ゲート電圧を印加するタイミングが得られず、ゲート電圧が発生せず導通損失が増大するなどの問題も生じる。
【0038】
図5は、上記のような問題に対処するためのもので、温度上昇によって低下する電圧V1とともに、ダイオード16および18の順電圧降下も低下する、つまり基準電圧Vref1,Vref2が温度上昇によって小さくなるようにし、電圧V1とVref1,Vref2との相対的な大小関係が余り変わらないようにすることで、貫通電流の発生を小さく抑えるものである。特に、第1,第2,第3のダイオード1,16,18の順方向温度特性をほぼ等しくすれば、貫通電流の発生をほぼ完全に抑制することができる。
【0039】
図8に、制御回路の第3の例を示す。
この制御回路110cは、ダイオード16の順電圧降下を一旦、ボルテージバッファ19を介して電圧比較手段5の入力端子に加えるように構成するとともに、ダイオード18の順電圧降下も、一旦ボルテージバッファ20を介して電圧比較手段7の入力端子に加えるように構成したものである。その動作は図5と全く同様なので、説明は省略する。
【0040】
図9に構造上の実施の形態を示す。
これは、上述の制御回路110,110a〜110cをICチップ化し、MOSFET108(109)のチップ上に実装した例を示す。なお、符号21はリードフレーム、22はワイヤを示す。
MOSFETのゲートは、制御回路110,110a〜110cのゲート駆動手段14の出力端子と接続し、MOSFETのソースを制御回路110,110a〜110cのグランドと接続し、MOSFETのドレインにダイオード1のカソードを接続し、制御回路110,110a〜110cの電源入力端子を引き出す端子を設けることによって、従来から使用されているような標準パッケージを用いた3端子の複合デバイスとすることができ、部品点数の削減により装置の小型化が可能となる。
【0041】
【発明の効果】
この発明によれば、同期整流用MOSFETに負の電流が流れる期間の殆どでそのゲートに電圧を印加できるため、整流損失を小さく抑制でき、装置効率を向上できる。その結果、冷却能力の低減による冷却装置の小型化によって装置全体の小型軽量化を図ることができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態を示す全体構成図
【図2】図1の制御回路の例を示す回路図
【図3】図2の動作説明図(その1)
【図4】図2の動作説明図(その2)
【図5】図1の制御回路の別の例を示す回路図
【図6】ダイオードの順方向温度特性図
【図7】図5の動作説明図
【図8】図1の制御回路の他の例を示す回路図
【図9】この発明の構造上の実施の形態を示す概要図
【図10】従来例を示す回路図
【図11】図10の動作説明図
【符号の説明】
1,16,18,104…ダイオード、2,15,17…電流供給手段、3…抵抗、4,6,8…基準電圧、5,7,9…電圧比較手段、10,11…RSフリップフロップ、12…Dフリップフロップ、13…AND回路、14…ゲート駆動手段、19,20…ボルテージバッファ、21…リードフレーム、22…ワイヤ、101…直流電源、102…MOSFET、103…絶縁トランス、105…制御回路、106…平滑リアクトル、107…平滑コンデンサ、108,109…同期整流用MOSFET、110,110a,110b,110c…同期整流用MOSFETの制御回路。
Claims (4)
- 絶縁形DC/DCコンバータの2次側に整流手段としてMOSFETを用い、このMOSFETのソースからドレインに向かって電流が流れる期間に、MOSFETのゲート・ソース間にゲート電圧を印加するための同期整流用MOSFETの制御回路において、
第1の電流供給手段と、
この第1の電流供給手段の出力側にアノードが接続され、そのカソードが前記MOSFETのドレインに接続された第1のダイオードと、
この第1のダイオードのアノードとMOSFETのソースとの間に接続された抵抗と、
この抵抗の両端電圧を第1の基準電圧と比較する第1の電圧比較手段と、
前記抵抗の両端電圧を第2の基準電圧と比較する第2の電圧比較手段と、
前記抵抗の両端電圧を第3の基準電圧と比較する第3の電圧比較手段と、
前記第1の電圧比較手段の出力変化のタイミングから、前記第2の電圧比較手段の出力変化のタイミングまでの間所定の信号を保持する第1の保持手段と、
前記第2の電圧比較手段の出力変化のタイミングから、前記第3の電圧比較手段の出力変化のタイミングまでの間所定の信号を保持する第2の保持手段と、
前記第1の保持手段と第2の保持手段の各出力の論理積信号を増幅したものをゲート電圧としてMOSFETのゲート・ソース間に印加するゲート駆動手段と、
を設けたことを特徴とする同期整流用MOSFETの制御回路。 - 前記第1の基準電圧を、第2の電流供給手段から第2のダイオードに電流を流したときに発生する順電圧降下とし、
前記第2の基準電圧を、第3の電流供給手段から第3のダイオードに電流を流したときに発生する順電圧降下とすることを特徴とする請求項1に記載の同期整流用MOSFETの制御回路。 - 前記第1のダイオード,第2のダイオードおよび第3のダイオードの順方向温度特性をほぼ同じにすることを特徴とする請求項2に記載の同期整流用MOSFETの制御回路。
- 前記制御回路は、前記同期整流用MOSFETのチップ上に実装されるICチップであることを特徴とする請求項1ないし3のいずれかに記載の同期整流用MOSFETの制御回路。
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