JPH11150951A - スイッチング電源回路 - Google Patents
スイッチング電源回路Info
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- JPH11150951A JPH11150951A JP31687597A JP31687597A JPH11150951A JP H11150951 A JPH11150951 A JP H11150951A JP 31687597 A JP31687597 A JP 31687597A JP 31687597 A JP31687597 A JP 31687597A JP H11150951 A JPH11150951 A JP H11150951A
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Abstract
(57)【要約】
【課題】 従来は、電源のパワーに関係なく、同一のス
イッチング素子を使用しているため、出力パワーの大き
なスイッチング電源を出力パワーの小さい状態で使用し
た場合、スイッチング損失が大きく、変換効率を上げる
ことができない。 【解決手段】 出力パワーが大きいときは、電流検出回
路５に流れる電流が所定のしきい値よりも大きく、これ
により切換信号発生回路３ａからスイッチ３ｂ及び３ｃ
の両方をオンとする切換信号が出力される。従って、２
つのパワーＭＯＳＦＥＴ１及び２が並列動作し、寄生容
量が小さなパワーＭＯＳ ＦＥＴ２のみを使用していた
従来回路に比べてオン抵抗の損失が減り、寄生容量によ
る損失分とオン抵抗による損失分の合計であるスイッチ
ング損失が全体として低減する。出力パワーが小さいと
きには、パワーＭＯＳ ＦＥＴ２のみが動作し、寄生容
量による損失分を低減できるので、全体のスイッチング
損失も少なくできる。
イッチング素子を使用しているため、出力パワーの大き
なスイッチング電源を出力パワーの小さい状態で使用し
た場合、スイッチング損失が大きく、変換効率を上げる
ことができない。 【解決手段】 出力パワーが大きいときは、電流検出回
路５に流れる電流が所定のしきい値よりも大きく、これ
により切換信号発生回路３ａからスイッチ３ｂ及び３ｃ
の両方をオンとする切換信号が出力される。従って、２
つのパワーＭＯＳＦＥＴ１及び２が並列動作し、寄生容
量が小さなパワーＭＯＳ ＦＥＴ２のみを使用していた
従来回路に比べてオン抵抗の損失が減り、寄生容量によ
る損失分とオン抵抗による損失分の合計であるスイッチ
ング損失が全体として低減する。出力パワーが小さいと
きには、パワーＭＯＳ ＦＥＴ２のみが動作し、寄生容
量による損失分を低減できるので、全体のスイッチング
損失も少なくできる。
Description
【０００１】
【発明の属する技術分野】本発明はスイッチング電源回
路に係り、特にスイッチング素子にパワーＭＯＳＦＥＴ
を使用したスイッチング電源回路に関する。
路に係り、特にスイッチング素子にパワーＭＯＳＦＥＴ
を使用したスイッチング電源回路に関する。
【０００２】
【従来の技術】図５は従来のスイッチング電源回路の一
例の回路図を示す。この従来のスイッチング電源回路
は、特開平８−２６６０４４号公報に開示されたスイッ
チング電源回路である。
例の回路図を示す。この従来のスイッチング電源回路
は、特開平８−２６６０４４号公報に開示されたスイッ
チング電源回路である。
【０００３】図５において、交流電源３１は電源スイッ
チ３２、ノイズフィルタ３３を介して１次直流電源回路
４０に接続されている。１次直流電源回路４０は、整流
回路４１、平滑コンデンサＣ１、放電抵抗Ｒ１、トラン
ジスタＱ１、限流抵抗Ｒ２、トランジスタＱ２、抵抗Ｒ
３、ダイオードＤ１、トランス５０の１次巻線ＰＮ１、
補助巻線ＰＮ２、フォトカプラの受光部６７などからな
り、トランジスタＱ１がスイッチングし、トランス５０
の１次巻線ＰＮ１から２次直流電源回路６０に電力エネ
ルギーを供給する。
チ３２、ノイズフィルタ３３を介して１次直流電源回路
４０に接続されている。１次直流電源回路４０は、整流
回路４１、平滑コンデンサＣ１、放電抵抗Ｒ１、トラン
ジスタＱ１、限流抵抗Ｒ２、トランジスタＱ２、抵抗Ｒ
３、ダイオードＤ１、トランス５０の１次巻線ＰＮ１、
補助巻線ＰＮ２、フォトカプラの受光部６７などからな
り、トランジスタＱ１がスイッチングし、トランス５０
の１次巻線ＰＮ１から２次直流電源回路６０に電力エネ
ルギーを供給する。
【０００４】２次直流電源回路６０は、トランス５０の
２次巻線ＳＮ１Ａ及びＳＮ１Ｂ、安定化回路６５、電流
検出回路７０及び巻数切換手段８０からなり、供給され
た電力エネルギーから２次直流電圧を発生して負荷９０
に供給する。安定化回路６５内には前記フォト化プラの
発光部６６が設けられている。トランス５０の２次巻線
ＳＮ１Ａの巻数は、２次巻線ＳＮ１Ｂのそれよりも多
く、また、１次巻線ＰＮ１に対しては巻数が多い場合
（ＳＮ１Ａ＋ＳＮ１Ｂ）と巻数が少ない場合（ＳＮ１
Ａ）とに切換可能とされている。
２次巻線ＳＮ１Ａ及びＳＮ１Ｂ、安定化回路６５、電流
検出回路７０及び巻数切換手段８０からなり、供給され
た電力エネルギーから２次直流電圧を発生して負荷９０
に供給する。安定化回路６５内には前記フォト化プラの
発光部６６が設けられている。トランス５０の２次巻線
ＳＮ１Ａの巻数は、２次巻線ＳＮ１Ｂのそれよりも多
く、また、１次巻線ＰＮ１に対しては巻数が多い場合
（ＳＮ１Ａ＋ＳＮ１Ｂ）と巻数が少ない場合（ＳＮ１
Ａ）とに切換可能とされている。
【０００５】このため、巻線ＳＮ１Ａ、ＳＮ１Ｂとの間
のタップＴは、ダイオードＤ３を介して安定化回路６５
（負荷９０）に接続されている。上記の巻線の切換時に
はダイオードＤ３が整流作用を営み、ダイオードＤ４は
整流は行わない。トランジスタ８２がオフしているから
である。
のタップＴは、ダイオードＤ３を介して安定化回路６５
（負荷９０）に接続されている。上記の巻線の切換時に
はダイオードＤ３が整流作用を営み、ダイオードＤ４は
整流は行わない。トランジスタ８２がオフしているから
である。
【０００６】電流検出回路７０は、安定化回路６５に接
続された抵抗７１と比較器７２からなり、２次直流電源
回路６０の出力電流Ｉを抵抗７１で検出し、その出力電
流Ｉが設定電流値以下となった場合に、比較器７２の出
力をＨレベルに切り換える。巻数切換手段８０は、比較
器７２の出力端子にベースが接続されたＮＰＮトランジ
スタ８１と、ダイオードＤ２のカソードにエミッタが接
続されたＰＮＰトランジスタ８２とから構成され、電流
検出回路７０の出力信号（比較器７２の出力信号）がＨ
レベルのときは、トランジスタ８１がオンし、これによ
り、トランジスタ８２がオフして、トランス５０の２次
巻線の巻数を少ない方の値（ＳＮ１Ａ）に切り換える。
続された抵抗７１と比較器７２からなり、２次直流電源
回路６０の出力電流Ｉを抵抗７１で検出し、その出力電
流Ｉが設定電流値以下となった場合に、比較器７２の出
力をＨレベルに切り換える。巻数切換手段８０は、比較
器７２の出力端子にベースが接続されたＮＰＮトランジ
スタ８１と、ダイオードＤ２のカソードにエミッタが接
続されたＰＮＰトランジスタ８２とから構成され、電流
検出回路７０の出力信号（比較器７２の出力信号）がＨ
レベルのときは、トランジスタ８１がオンし、これによ
り、トランジスタ８２がオフして、トランス５０の２次
巻線の巻数を少ない方の値（ＳＮ１Ａ）に切り換える。
【０００７】この従来のスイッチング電源回路では、常
用負荷の場合、トランス５０の２次巻線の巻数が多い方
の値（ＳＮ１Ａ＋ＳＮ１Ｂ）とされ、１次直流電源回路
４０から２次直流電源回路６０へ１次巻線ＰＮ１と２次
巻線（ＳＮ１Ａ＋ＳＮ１Ｂ）との巻数比に応じた、大な
る電力伝達能力で電力エネルギーが供給される。２次直
流電源回路６０は、供給された電力エネルギーから２次
直流電力を生成して、負荷９０に供給する。
用負荷の場合、トランス５０の２次巻線の巻数が多い方
の値（ＳＮ１Ａ＋ＳＮ１Ｂ）とされ、１次直流電源回路
４０から２次直流電源回路６０へ１次巻線ＰＮ１と２次
巻線（ＳＮ１Ａ＋ＳＮ１Ｂ）との巻数比に応じた、大な
る電力伝達能力で電力エネルギーが供給される。２次直
流電源回路６０は、供給された電力エネルギーから２次
直流電力を生成して、負荷９０に供給する。
【０００８】このとき、２次直流電源電圧は安定化回路
６５で検出され、１次直流電源回路４０側の電圧制御用
トランジスタＱ２にフィードバックされる。従って、ト
ランジスタＱ２が一定のオン・オフデューティのもとに
スイッチング用トランジスタＱ１の発振周波数ｆを調整
するので、１次直流電源回路４０から２次直流電源回路
６０への供給電力エネルギー量が増減調整される。よっ
て、２次直流電源電圧を安定化することができる。
６５で検出され、１次直流電源回路４０側の電圧制御用
トランジスタＱ２にフィードバックされる。従って、ト
ランジスタＱ２が一定のオン・オフデューティのもとに
スイッチング用トランジスタＱ１の発振周波数ｆを調整
するので、１次直流電源回路４０から２次直流電源回路
６０への供給電力エネルギー量が増減調整される。よっ
て、２次直流電源電圧を安定化することができる。
【０００９】負荷９０が非常に軽くなると、トランジス
タＱ１の発振周波数が極めて高くなり、その通電時間が
短くなる。従って、制御不安定となるばかりか、２次直
流電源電圧が急上昇するおそれが強い。しかし、この従
来回路では、そのような軽負荷の場合は、安定化回路６
５の出力電流Ｉが減少するので、電流検出回路７０がそ
れを検出し、Ｈレベルの信号をトランジスタ８１のベー
スに印加する。これにより、トランジスタ８１がオン
し、トランジスタ８２がオフし、トランス５０の２次巻
線の巻数を少ない方の値（ＳＮ１Ａ）に切り換える。こ
の結果、１次巻線ＰＮ１の巻数が一定であるから、１次
直流電源回路４０から２直流電源回路６０への電力伝達
能力が低下する。
タＱ１の発振周波数が極めて高くなり、その通電時間が
短くなる。従って、制御不安定となるばかりか、２次直
流電源電圧が急上昇するおそれが強い。しかし、この従
来回路では、そのような軽負荷の場合は、安定化回路６
５の出力電流Ｉが減少するので、電流検出回路７０がそ
れを検出し、Ｈレベルの信号をトランジスタ８１のベー
スに印加する。これにより、トランジスタ８１がオン
し、トランジスタ８２がオフし、トランス５０の２次巻
線の巻数を少ない方の値（ＳＮ１Ａ）に切り換える。こ
の結果、１次巻線ＰＮ１の巻数が一定であるから、１次
直流電源回路４０から２直流電源回路６０への電力伝達
能力が低下する。
【００１０】これにより、１次直流電源回路４０側から
見ると、２次直流電源回路６０の負荷９０がそれほど軽
くなっていない場合と同様となり、２次直流電源電圧の
急上昇を抑えることができると共に、トランジスタＱ１
の発振周波数ｆを極めて低くする現象が無くなり、発振
周波数ｆを比較的高い常用負荷の場合と同様に安定制御
を継続できる。
見ると、２次直流電源回路６０の負荷９０がそれほど軽
くなっていない場合と同様となり、２次直流電源電圧の
急上昇を抑えることができると共に、トランジスタＱ１
の発振周波数ｆを極めて低くする現象が無くなり、発振
周波数ｆを比較的高い常用負荷の場合と同様に安定制御
を継続できる。
【００１１】図６は従来のスイッチング電源回路の他の
例の回路図を示す。この従来のスイッチング電源回路
は、スイッチング素子であるパワーＭＯＳ ＦＥＴ２を
制御するのに制御用集積回路（ＩＣ）４を使用し、スイ
ッチング周波数を一定にしてパルス幅を変化すること
で、出力電圧を制御する構成である。
例の回路図を示す。この従来のスイッチング電源回路
は、スイッチング素子であるパワーＭＯＳ ＦＥＴ２を
制御するのに制御用集積回路（ＩＣ）４を使用し、スイ
ッチング周波数を一定にしてパルス幅を変化すること
で、出力電圧を制御する構成である。
【００１２】図６の従来のスイッチング電源回路の動作
について説明するに、直流電圧源６からの入力直流電圧
は、コンデンサ７を通してパワーＭＯＳ ＦＥＴ２に供
給される。このパワーＭＯＳ ＦＥＴ２は、そのゲート
に印加される制御用ＩＣ４の出力パルスによりスイッチ
ング制御され、入力電圧を断続的にトランス８の１次巻
線に印加して、トランス８の２次側に直流電力を供給す
る。
について説明するに、直流電圧源６からの入力直流電圧
は、コンデンサ７を通してパワーＭＯＳ ＦＥＴ２に供
給される。このパワーＭＯＳ ＦＥＴ２は、そのゲート
に印加される制御用ＩＣ４の出力パルスによりスイッチ
ング制御され、入力電圧を断続的にトランス８の１次巻
線に印加して、トランス８の２次側に直流電力を供給す
る。
【００１３】２次側に供給された直流電力は、ダイオー
ド９及び１０で整流され、チョークコイル１１とコンデ
ンサ１２で平滑されることで、一定の直流出力電圧とな
り、負荷抵抗１３に印加される。また、この出力電圧は
制御用ＩＣ４に帰還される。制御用ＩＣ４は、入力電圧
や出力電流が変化すると、１つのスイッチング用パワー
ＭＯＳ ＦＥＴ２のオンデューティ比を変化させること
で、出力電圧を安定に制御している。すなわち、出力パ
ワーが小さい場合は、出力電圧が上昇するのを防止する
ため、オンデューティ比を小さくすることで、出力電圧
を安定化している。
ド９及び１０で整流され、チョークコイル１１とコンデ
ンサ１２で平滑されることで、一定の直流出力電圧とな
り、負荷抵抗１３に印加される。また、この出力電圧は
制御用ＩＣ４に帰還される。制御用ＩＣ４は、入力電圧
や出力電流が変化すると、１つのスイッチング用パワー
ＭＯＳ ＦＥＴ２のオンデューティ比を変化させること
で、出力電圧を安定に制御している。すなわち、出力パ
ワーが小さい場合は、出力電圧が上昇するのを防止する
ため、オンデューティ比を小さくすることで、出力電圧
を安定化している。
【００１４】上記のように、図６の従来のスイッチング
電源回路では、電源の出力パワーが大きい場合も小さい
場合も、１つのパワーＭＯＳ ＦＥＴ２をスイッチング
素子に使用してスイッチング動作を行っている。
電源回路では、電源の出力パワーが大きい場合も小さい
場合も、１つのパワーＭＯＳ ＦＥＴ２をスイッチング
素子に使用してスイッチング動作を行っている。
【００１５】
【発明が解決しようとする課題】図５に示した従来のス
イッチング電源回路のようなＲＣＣ方式をとっているス
イッチング電源回路では、入力電圧や出力電流の変動に
対して、出力電圧を安定化させる手段として、トランジ
スタＱ１のスイッチング周波数を変化させる方式をとっ
ているが、出力パワーが小さくなると、トランジスタＱ
１の発振周波数が極めて高くなり、動作が不安定になる
ばかりか、出力電圧が急上昇するおそれがある。
イッチング電源回路のようなＲＣＣ方式をとっているス
イッチング電源回路では、入力電圧や出力電流の変動に
対して、出力電圧を安定化させる手段として、トランジ
スタＱ１のスイッチング周波数を変化させる方式をとっ
ているが、出力パワーが小さくなると、トランジスタＱ
１の発振周波数が極めて高くなり、動作が不安定になる
ばかりか、出力電圧が急上昇するおそれがある。
【００１６】この不具合を解決するために、図５に示し
た従来のスイッチング電源回路では、出力電流を抵抗７
１で検出し、検出した電流値によりトランス５０の２次
側の巻数を切り換える方式をとっている。
た従来のスイッチング電源回路では、出力電流を抵抗７
１で検出し、検出した電流値によりトランス５０の２次
側の巻数を切り換える方式をとっている。
【００１７】しかるに、この図５に示した従来のスイッ
チング電源回路では、制御回路をディスクリート部品で
組んでおり、回路規模が大きくなり、電源の小型化がで
きない。また、この従来のスイッチング電源回路では、
トランス５０からは決まった巻線の巻数しか選べないた
め、負荷状況に応じて最適な巻数比を選べず、トランス
５０の切換時にはスイッチング用トランジスタＱ１の発
振周波数を最適な周波数にできないという問題もある。
チング電源回路では、制御回路をディスクリート部品で
組んでおり、回路規模が大きくなり、電源の小型化がで
きない。また、この従来のスイッチング電源回路では、
トランス５０からは決まった巻線の巻数しか選べないた
め、負荷状況に応じて最適な巻数比を選べず、トランス
５０の切換時にはスイッチング用トランジスタＱ１の発
振周波数を最適な周波数にできないという問題もある。
【００１８】また、図６に示した従来のスイッチング電
源回路では、電源のパワーが大きい場合も小さい場合
も、同一のスイッチング素子（パワーＭＯＳ ＦＥＴ
２）を使用しているため、出力パワーの大きなスイッチ
ング電源を出力パワーの小さい状態で使用した場合に、
電源全体の損失に占める割合におけるスイッチング素子
（パワーＭＯＳ ＦＥＴ２）の寄生容量によるスイッチ
ング損失が大きくなり、変換効率を上げることができな
い。これはスイッチング素子（パワーＭＯＳ ＦＥＴ
２）の寄生容量が一定であることにより、出力パワーに
よらず常に寄生容量による損失が一定の値になるからで
ある。
源回路では、電源のパワーが大きい場合も小さい場合
も、同一のスイッチング素子（パワーＭＯＳ ＦＥＴ
２）を使用しているため、出力パワーの大きなスイッチ
ング電源を出力パワーの小さい状態で使用した場合に、
電源全体の損失に占める割合におけるスイッチング素子
（パワーＭＯＳ ＦＥＴ２）の寄生容量によるスイッチ
ング損失が大きくなり、変換効率を上げることができな
い。これはスイッチング素子（パワーＭＯＳ ＦＥＴ
２）の寄生容量が一定であることにより、出力パワーに
よらず常に寄生容量による損失が一定の値になるからで
ある。
【００１９】また、図６に示した従来のスイッチング電
源回路では、パワーＭＯＳ ＦＥＴ２として寄生容量が
小さなパワーＭＯＳ ＦＥＴを用いて出力パワーの大き
な電源に使用した場合、寄生容量が小さなパワーＭＯＳ
ＦＥＴは、パワーＭＯＳＦＥＴの構造上オン抵抗が高
いため、パワーＭＯＳ ＦＥＴのオン抵抗によるスイッ
チング損失が、電源全体の損失に占める割合が大きくな
り、変換効率を上げることができない。
源回路では、パワーＭＯＳ ＦＥＴ２として寄生容量が
小さなパワーＭＯＳ ＦＥＴを用いて出力パワーの大き
な電源に使用した場合、寄生容量が小さなパワーＭＯＳ
ＦＥＴは、パワーＭＯＳＦＥＴの構造上オン抵抗が高
いため、パワーＭＯＳ ＦＥＴのオン抵抗によるスイッ
チング損失が、電源全体の損失に占める割合が大きくな
り、変換効率を上げることができない。
【００２０】本発明は以上の点に鑑みなされたもので、
スイッチング素子としてパワーＭＯＳ ＦＥＴを使用
し、出力パワーの大きなスイッチング電源を出力パワー
の小さい状態で使用した場合に、パワーＭＯＳ ＦＥＴ
の寄生容量によるスイッチング損失を低減し得るスイッ
チング電源回路を提供することを目的とする。
スイッチング素子としてパワーＭＯＳ ＦＥＴを使用
し、出力パワーの大きなスイッチング電源を出力パワー
の小さい状態で使用した場合に、パワーＭＯＳ ＦＥＴ
の寄生容量によるスイッチング損失を低減し得るスイッ
チング電源回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明は上記の目的を達
成するため、直流電源とトランスの一次巻線の一端の間
にスイッチング素子が接続され、トランスの二次巻線が
第１の整流回路を介して負荷に接続されると共に負荷に
印加される出力電圧を制御回路に帰還し、制御回路によ
り出力電圧に応じたオンデューティ比の制御信号を生成
してスイッチング素子をスイッチング制御するスイッチ
ング電源回路において、スイッチング素子として、寄生
容量が小なる第１のトランジスタと、第１のトランジス
タに並列接続され、第１のトランジスタよりもオン抵抗
が小である第２のトランジスタとを設けると共に、出力
パワーに応じた電流値を検出する検出回路と、検出回路
により検出された電流値に基づき、出力パワーが予め設
定したしきい値よりも大なるときには第１及び第２のト
ランジスタを並列動作させ、出力パワーがしきい値より
も小なるときには第１のトランジスタのみを選択動作さ
せるように、制御回路の出力制御信号を第１及び第２の
トランジスタに選択入力する切換回路とを設けたもので
ある。ここで、上記の第１及び第２のトランジスタは、
パワーＭＯＳＦＥＴである。
成するため、直流電源とトランスの一次巻線の一端の間
にスイッチング素子が接続され、トランスの二次巻線が
第１の整流回路を介して負荷に接続されると共に負荷に
印加される出力電圧を制御回路に帰還し、制御回路によ
り出力電圧に応じたオンデューティ比の制御信号を生成
してスイッチング素子をスイッチング制御するスイッチ
ング電源回路において、スイッチング素子として、寄生
容量が小なる第１のトランジスタと、第１のトランジス
タに並列接続され、第１のトランジスタよりもオン抵抗
が小である第２のトランジスタとを設けると共に、出力
パワーに応じた電流値を検出する検出回路と、検出回路
により検出された電流値に基づき、出力パワーが予め設
定したしきい値よりも大なるときには第１及び第２のト
ランジスタを並列動作させ、出力パワーがしきい値より
も小なるときには第１のトランジスタのみを選択動作さ
せるように、制御回路の出力制御信号を第１及び第２の
トランジスタに選択入力する切換回路とを設けたもので
ある。ここで、上記の第１及び第２のトランジスタは、
パワーＭＯＳＦＥＴである。
【００２２】本発明では、検出回路により出力パワーに
応じた電流値をトランスの入力電流又は出力電流に基づ
き検出し、検出回路により検出された電流値に基づき、
出力パワーが予め設定したしきい値よりも大なるときに
は寄生容量が小なる第１のトランジスタとオン抵抗が小
である第２のトランジスタを並列動作させることによ
り、並列接続された第１及び第２のトランジスタの並列
回路全体のオン抵抗を、第１のトランジスタのみを使用
するときよりも低減させることができる。また、出力パ
ワーがしきい値よりも小なるときには第１のトランジス
タのみを選択動作させるようにしているため、スイッチ
ング素子の寄生容量を小さくできる。
応じた電流値をトランスの入力電流又は出力電流に基づ
き検出し、検出回路により検出された電流値に基づき、
出力パワーが予め設定したしきい値よりも大なるときに
は寄生容量が小なる第１のトランジスタとオン抵抗が小
である第２のトランジスタを並列動作させることによ
り、並列接続された第１及び第２のトランジスタの並列
回路全体のオン抵抗を、第１のトランジスタのみを使用
するときよりも低減させることができる。また、出力パ
ワーがしきい値よりも小なるときには第１のトランジス
タのみを選択動作させるようにしているため、スイッチ
ング素子の寄生容量を小さくできる。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるスイッチン
グ電源回路の一実施の形態の回路系統図を示す。同図
中、図６と同一構成部分には同一符号を付してある。図
１において、パワーＭＯＳ ＦＥＴ１は寄生容量は大き
いが、オン抵抗は小さく大きなドレイン電流を流すこと
ができるスイッチング素子であり、またパワーＭＯＳ
ＦＥＴ２は寄生容量が小さなスイッチング素子であり、
これらのＦＥＴ１及び２はドレイン同士とソース同士と
が接続されている（並列接続されている）。
て図面と共に説明する。図１は本発明になるスイッチン
グ電源回路の一実施の形態の回路系統図を示す。同図
中、図６と同一構成部分には同一符号を付してある。図
１において、パワーＭＯＳ ＦＥＴ１は寄生容量は大き
いが、オン抵抗は小さく大きなドレイン電流を流すこと
ができるスイッチング素子であり、またパワーＭＯＳ
ＦＥＴ２は寄生容量が小さなスイッチング素子であり、
これらのＦＥＴ１及び２はドレイン同士とソース同士と
が接続されている（並列接続されている）。
【００２４】また、パワーＭＯＳ ＦＥＴ１及び２の各
ゲートは、切換回路３を介して制御用ＩＣ４の制御出力
端子に接続されている。切換回路３は切換信号発生回路
３ａと２つの開閉成スイッチ３ｂ及び３ｃからなる。ス
イッチ３ｂ及び３ｃは切換信号発生回路３ａよりの切換
信号に基づき、オンまたはオフに制御され、制御用ＩＣ
４からの制御信号をパワーＭＯＳ ＦＥＴ１及び２に選
択入力する。
ゲートは、切換回路３を介して制御用ＩＣ４の制御出力
端子に接続されている。切換回路３は切換信号発生回路
３ａと２つの開閉成スイッチ３ｂ及び３ｃからなる。ス
イッチ３ｂ及び３ｃは切換信号発生回路３ａよりの切換
信号に基づき、オンまたはオフに制御され、制御用ＩＣ
４からの制御信号をパワーＭＯＳ ＦＥＴ１及び２に選
択入力する。
【００２５】更に、パワーＭＯＳ ＦＥＴ１及び２の各
ドレインはトランス８の一次巻線８ａの一端に接続さ
れ、各ソースは電流検出回路５を介して直流電源６の負
側端子とコンデンサ７との接続点にそれぞれ接続されて
いる。また、直流電源６の正側端子とコンデンサ７との
接続点は、トランス８の一次巻線８ａの他端に接続され
ている。
ドレインはトランス８の一次巻線８ａの一端に接続さ
れ、各ソースは電流検出回路５を介して直流電源６の負
側端子とコンデンサ７との接続点にそれぞれ接続されて
いる。また、直流電源６の正側端子とコンデンサ７との
接続点は、トランス８の一次巻線８ａの他端に接続され
ている。
【００２６】トランス８の二次巻線８ｂは、一端が整流
用ダイオード９のアノードに接続され、他端が整流用ダ
イオード１０のアノード、コンデンサ１２の一端及び負
荷抵抗１３の一端にそれぞれ接続されている。整流用ダ
イオード９のカソードは整流用ダイオード１０のカソー
ドに接続される一方、チョークコイル１１を介してコン
デンサ１２及び負荷抵抗１３の各他端に接続されてい
る。負荷抵抗１３の両端の出力電圧は、制御用ＩＣ４に
帰還されている。
用ダイオード９のアノードに接続され、他端が整流用ダ
イオード１０のアノード、コンデンサ１２の一端及び負
荷抵抗１３の一端にそれぞれ接続されている。整流用ダ
イオード９のカソードは整流用ダイオード１０のカソー
ドに接続される一方、チョークコイル１１を介してコン
デンサ１２及び負荷抵抗１３の各他端に接続されてい
る。負荷抵抗１３の両端の出力電圧は、制御用ＩＣ４に
帰還されている。
【００２７】次に、本実施の形態の動作について説明す
る。まず、出力パワーが大きいときの動作について説明
するに、この場合は、電流検出回路５に流れる電流が所
定のしきい値よりも大きく、これにより電流検出回路５
の出力電流検出信号が入力される切換信号発生回路３ａ
からスイッチ３ｂ及び３ｃの両方をオンとする切換信号
が出力される。これにより、制御用ＩＣ４の出力信号
は、寄生容量は大きいが、大きなドレイン電流を流せる
パワーＭＯＳ ＦＥＴ１と、寄生容量が小さなパワーＭ
ＯＳ ＦＥＴ２の両ゲートに印加される。
る。まず、出力パワーが大きいときの動作について説明
するに、この場合は、電流検出回路５に流れる電流が所
定のしきい値よりも大きく、これにより電流検出回路５
の出力電流検出信号が入力される切換信号発生回路３ａ
からスイッチ３ｂ及び３ｃの両方をオンとする切換信号
が出力される。これにより、制御用ＩＣ４の出力信号
は、寄生容量は大きいが、大きなドレイン電流を流せる
パワーＭＯＳ ＦＥＴ１と、寄生容量が小さなパワーＭ
ＯＳ ＦＥＴ２の両ゲートに印加される。
【００２８】従って、出力パワーが大きいときには、２
つのパワーＭＯＳ ＦＥＴ１及び２が並列動作し、寄生
容量が小さなパワーＭＯＳ ＦＥＴ２のみを使用してい
た従来回路に比べてオン抵抗の損失が減り、寄生容量に
よる損失分とオン抵抗による損失分の合計であるスイッ
チング損失が全体として低減する。
つのパワーＭＯＳ ＦＥＴ１及び２が並列動作し、寄生
容量が小さなパワーＭＯＳ ＦＥＴ２のみを使用してい
た従来回路に比べてオン抵抗の損失が減り、寄生容量に
よる損失分とオン抵抗による損失分の合計であるスイッ
チング損失が全体として低減する。
【００２９】次に、出力パワーが小さいときの動作につ
いて説明するに、この場合は、電流検出回路５に流れる
電流が所定のしきい値よりも小さく、これにより電流検
出回路５の出力電流検出信号が入力される切換信号発生
回路３ａからスイッチ３ｂをオフとし、かつ、スイッチ
３ｃをオンとする切換信号が出力される。これにより、
制御用ＩＣ４の出力信号は、寄生容量が小さなパワーＭ
ＯＳ ＦＥＴ２のゲートのみに印加される。
いて説明するに、この場合は、電流検出回路５に流れる
電流が所定のしきい値よりも小さく、これにより電流検
出回路５の出力電流検出信号が入力される切換信号発生
回路３ａからスイッチ３ｂをオフとし、かつ、スイッチ
３ｃをオンとする切換信号が出力される。これにより、
制御用ＩＣ４の出力信号は、寄生容量が小さなパワーＭ
ＯＳ ＦＥＴ２のゲートのみに印加される。
【００３０】従って、出力パワーが小さいときには、パ
ワーＭＯＳ ＦＥＴ２のみが動作し、出力パワーが小さ
いときのスイッチング損失を主として決定する寄生容量
による損失分を低減できるので、全体のスイッチング損
失も少なくできる。
ワーＭＯＳ ＦＥＴ２のみが動作し、出力パワーが小さ
いときのスイッチング損失を主として決定する寄生容量
による損失分を低減できるので、全体のスイッチング損
失も少なくできる。
【００３１】
【実施例】次に、本発明の実施例について図２乃至図３
と共に説明する。図２は本発明になるスイッチング電源
回路の第１実施例の回路系統図を示す。同図中、図１と
同一構成部分には同一符号を付し、その説明を省略す
る。図２に示す実施例は、図１の電流検出回路５をカレ
ントトランス１６の一次巻線で構成し、切換回路３をコ
ンパレータ１４、基準電圧源１５、カレントトランス１
６の二次巻線、抵抗１７、ダイオード１８、コンデンサ
１９、スイッチ２０から構成したものである。
と共に説明する。図２は本発明になるスイッチング電源
回路の第１実施例の回路系統図を示す。同図中、図１と
同一構成部分には同一符号を付し、その説明を省略す
る。図２に示す実施例は、図１の電流検出回路５をカレ
ントトランス１６の一次巻線で構成し、切換回路３をコ
ンパレータ１４、基準電圧源１５、カレントトランス１
６の二次巻線、抵抗１７、ダイオード１８、コンデンサ
１９、スイッチ２０から構成したものである。
【００３２】パワーＭＯＳ ＦＥＴ１及び２のソース
は、カレントトランス１６の一次巻線を介して直流電源
６の負側端子とコンデンサ７との接続点に接続されてい
る。また、カレントトランス１６の二次巻線には抵抗１
７が並列接続されている。更に、カレントトランス１６
の二次巻線は、一端がダイオード１８のアノードに接続
され、他端がコンデンサ１９の一端と共に接地されてい
る。ダイオード１８のカソードは、コンデンサ１９の他
端に接続される一方、コンパレータ１４の非反転入力端
子に接続されている。
は、カレントトランス１６の一次巻線を介して直流電源
６の負側端子とコンデンサ７との接続点に接続されてい
る。また、カレントトランス１６の二次巻線には抵抗１
７が並列接続されている。更に、カレントトランス１６
の二次巻線は、一端がダイオード１８のアノードに接続
され、他端がコンデンサ１９の一端と共に接地されてい
る。ダイオード１８のカソードは、コンデンサ１９の他
端に接続される一方、コンパレータ１４の非反転入力端
子に接続されている。
【００３３】コンパレータ１４は、反転入力端子に基準
電圧源１５が接続され、出力信号によりスイッチ２０を
オン／オフ制御する。スイッチ２０はパワーＭＯＳ Ｆ
ＥＴ１のゲートと制御用ＩＣ４の出力端子との間に設け
られている。
電圧源１５が接続され、出力信号によりスイッチ２０を
オン／オフ制御する。スイッチ２０はパワーＭＯＳ Ｆ
ＥＴ１のゲートと制御用ＩＣ４の出力端子との間に設け
られている。
【００３４】次に、この実施例の動作について説明す
る。直流電圧源６からの入力直流電圧は、コンデンサ７
を通してパワーＭＯＳ ＦＥＴ１及び２に供給される。
このパワーＭＯＳ ＦＥＴ１及び２は、そのゲートに印
加される制御用ＩＣ４の出力パルスによりスイッチング
制御され、入力電圧を断続的にトランス８の１次巻線に
印加して、トランス８の２次側に直流電力を誘起させ
る。
る。直流電圧源６からの入力直流電圧は、コンデンサ７
を通してパワーＭＯＳ ＦＥＴ１及び２に供給される。
このパワーＭＯＳ ＦＥＴ１及び２は、そのゲートに印
加される制御用ＩＣ４の出力パルスによりスイッチング
制御され、入力電圧を断続的にトランス８の１次巻線に
印加して、トランス８の２次側に直流電力を誘起させ
る。
【００３５】トランス８の２次側に一次巻線と二次巻線
の巻数比に応じた電力伝達能率で誘起された直流電力
は、ダイオード９及び１０で整流され、チョークコイル
１１とコンデンサ１２で平滑されることで、一定の直流
出力電圧となり、負荷抵抗１３に印加される。また、こ
の出力電圧は制御用ＩＣ４に帰還される。制御用ＩＣ４
は、入力電圧や出力電流が変化すると、パワーＭＯＳ
ＦＥＴ１、２のオンデューティ比を変化させることで、
出力電圧を安定に制御する。すなわち、出力パワーが小
さい場合は、出力電圧が上昇するのを防止するため、オ
ンデューティ比を小さくすることで、出力電圧を安定化
している。
の巻数比に応じた電力伝達能率で誘起された直流電力
は、ダイオード９及び１０で整流され、チョークコイル
１１とコンデンサ１２で平滑されることで、一定の直流
出力電圧となり、負荷抵抗１３に印加される。また、こ
の出力電圧は制御用ＩＣ４に帰還される。制御用ＩＣ４
は、入力電圧や出力電流が変化すると、パワーＭＯＳ
ＦＥＴ１、２のオンデューティ比を変化させることで、
出力電圧を安定に制御する。すなわち、出力パワーが小
さい場合は、出力電圧が上昇するのを防止するため、オ
ンデューティ比を小さくすることで、出力電圧を安定化
している。
【００３６】ここで、出力パワーが大きくなると、スイ
ッチング電源の一次側にあるカレントトランス１６の一
次巻線に流れる電流値も大きくなる。カレントトランス
１６の二次巻線に並列接続された抵抗１７には、カレン
トトランス１６の一次巻線と二次巻線に応じた電流が流
れ、抵抗１７の抵抗値に応じた電圧が発生する。抵抗１
７に発生した電圧は、ダイオード１８とコンデンサ１９
により整流され、コンパレータ１４の非反転入力端子に
入力される。
ッチング電源の一次側にあるカレントトランス１６の一
次巻線に流れる電流値も大きくなる。カレントトランス
１６の二次巻線に並列接続された抵抗１７には、カレン
トトランス１６の一次巻線と二次巻線に応じた電流が流
れ、抵抗１７の抵抗値に応じた電圧が発生する。抵抗１
７に発生した電圧は、ダイオード１８とコンデンサ１９
により整流され、コンパレータ１４の非反転入力端子に
入力される。
【００３７】コンパレータ１４は上記の整流電圧と基準
電圧源１５から反転入力端子に印加されている基準電圧
とをレベル比較し、上記の整流電圧が基準電圧よりも大
きい場合にはハイレベルの信号を出力する。すなわち、
上記の整流電圧が基準電圧よりも大きくなるほど出力パ
ワーが大きくなると、コンパレータ１４から出力される
ハイレベルの信号によりスイッチ２０がオンとされる。
この結果、制御用ＩＣ４の出力制御信号はパワーＭＯＳ
ＦＥＴ１及び２の両ゲートに印加され、パワーＭＯＳ
ＦＥＴ１及び２が並列動作する。
電圧源１５から反転入力端子に印加されている基準電圧
とをレベル比較し、上記の整流電圧が基準電圧よりも大
きい場合にはハイレベルの信号を出力する。すなわち、
上記の整流電圧が基準電圧よりも大きくなるほど出力パ
ワーが大きくなると、コンパレータ１４から出力される
ハイレベルの信号によりスイッチ２０がオンとされる。
この結果、制御用ＩＣ４の出力制御信号はパワーＭＯＳ
ＦＥＴ１及び２の両ゲートに印加され、パワーＭＯＳ
ＦＥＴ１及び２が並列動作する。
【００３８】従来は、寄生容量の小さなパワーＭＯＳ
ＦＥＴ２のみを用いてスイッチングを行っていたため、
寄生容量によるスイッチング損失は少なかったが、出力
パワーが大きくなると、パワーＭＯＳ ＦＥＴのオン抵
抗によるスイッチング損失が増加するため、寄生容量に
よるスイッチング損失よりもオン抵抗によるスイッチン
グ損失が増えて全体としてスイッチング損失が増加し
た。
ＦＥＴ２のみを用いてスイッチングを行っていたため、
寄生容量によるスイッチング損失は少なかったが、出力
パワーが大きくなると、パワーＭＯＳ ＦＥＴのオン抵
抗によるスイッチング損失が増加するため、寄生容量に
よるスイッチング損失よりもオン抵抗によるスイッチン
グ損失が増えて全体としてスイッチング損失が増加し
た。
【００３９】これに対し、この実施例では、出力パワー
が所定値よりも大きくなると、スイッチ２０がオンし
て、寄生容量はパワーＭＯＳ ＦＥＴ２のそれよりも大
きいが、オン抵抗が非常に小さなパワーＭＯＳ ＦＥＴ
１を同時に動作させるようにしているため、スイッチン
グ回路のオン抵抗がパワーＭＯＳ ＦＥＴ２のみを用い
ていたときよりもパワーＭＯＳ ＦＥＴ１及び２の並列
回路による大幅に小さな値となり、寄生容量によるスイ
ッチング損失分とオン抵抗によるスイッチング損失分の
合計である全体のスイッチング損失を低減できる。
が所定値よりも大きくなると、スイッチ２０がオンし
て、寄生容量はパワーＭＯＳ ＦＥＴ２のそれよりも大
きいが、オン抵抗が非常に小さなパワーＭＯＳ ＦＥＴ
１を同時に動作させるようにしているため、スイッチン
グ回路のオン抵抗がパワーＭＯＳ ＦＥＴ２のみを用い
ていたときよりもパワーＭＯＳ ＦＥＴ１及び２の並列
回路による大幅に小さな値となり、寄生容量によるスイ
ッチング損失分とオン抵抗によるスイッチング損失分の
合計である全体のスイッチング損失を低減できる。
【００４０】一方、出力パワーが小さいときは、カレン
トトランス１６の一次巻線に流れる電流も小さくなるた
め、抵抗１７に発生する電圧も小さくなり、コンパレー
タ１４はローレベルの信号を出力し、スイッチ２０をオ
フとする。スイッチ２０がオフすると、パワーＭＯＳ
ＦＥＴ１のゲートには制御用Ｉ４の出力制御信号はスイ
ッチ２０で遮断され、スイッチング回路は寄生容量の小
さなパワーＭＯＳ ＦＥＴ２のみで構成される。
トトランス１６の一次巻線に流れる電流も小さくなるた
め、抵抗１７に発生する電圧も小さくなり、コンパレー
タ１４はローレベルの信号を出力し、スイッチ２０をオ
フとする。スイッチ２０がオフすると、パワーＭＯＳ
ＦＥＴ１のゲートには制御用Ｉ４の出力制御信号はスイ
ッチ２０で遮断され、スイッチング回路は寄生容量の小
さなパワーＭＯＳ ＦＥＴ２のみで構成される。
【００４１】ここで、図３に示すように、パワーＭＯＳ
ＦＥＴの入力容量Ｃissは、ゲート・ドレイン間の寄
生容量ＣGD（Ｃmi）とゲート・ソース間の寄生容量ＣGS
との和に略等しく、出力容量Ｃossは、ゲート・ドレイ
ン間の寄生容量ＣGD（Ｃmi）とドレイン・ソース間の寄
生容量ＣDSとの和に略等しい。出力パワーが小さい場合
のスイッチング損失は、上記の入力容量Ｃissと出力容
量Ｃossとの影響が大きくなり、寄生容量に比例してス
イッチング損失が大きくなる。従って、出力パワーが小
さなときには、寄生容量の小さなパワーＭＯＳ ＦＥＴ
２でスイッチングをすることにより、スイッチング損失
を小さくできる。
ＦＥＴの入力容量Ｃissは、ゲート・ドレイン間の寄
生容量ＣGD（Ｃmi）とゲート・ソース間の寄生容量ＣGS
との和に略等しく、出力容量Ｃossは、ゲート・ドレイ
ン間の寄生容量ＣGD（Ｃmi）とドレイン・ソース間の寄
生容量ＣDSとの和に略等しい。出力パワーが小さい場合
のスイッチング損失は、上記の入力容量Ｃissと出力容
量Ｃossとの影響が大きくなり、寄生容量に比例してス
イッチング損失が大きくなる。従って、出力パワーが小
さなときには、寄生容量の小さなパワーＭＯＳ ＦＥＴ
２でスイッチングをすることにより、スイッチング損失
を小さくできる。
【００４２】このように、本実施例によれば、コンパレ
ータ１４に入力される整流電圧が基準電圧よりも大きく
なるほど出力パワーが大きいときには、オン抵抗の小さ
なパワーＭＯＳ ＦＥＴ１を寄生容量の小さなパワーＭ
ＯＳ ＦＥＴ２と並列動作させ、また、コンパレータ１
４に入力される整流電圧が基準電圧よりも小さくなる、
出力パワーが小さなときには、寄生容量の小さなパワー
ＭＯＳ ＦＥＴ２のみを動作させてスイッチングするこ
とにより、いずれの場合も最適にスイッチング損失を低
減でき、これにより、電源の変換効率を上げることがで
きる。
ータ１４に入力される整流電圧が基準電圧よりも大きく
なるほど出力パワーが大きいときには、オン抵抗の小さ
なパワーＭＯＳ ＦＥＴ１を寄生容量の小さなパワーＭ
ＯＳ ＦＥＴ２と並列動作させ、また、コンパレータ１
４に入力される整流電圧が基準電圧よりも小さくなる、
出力パワーが小さなときには、寄生容量の小さなパワー
ＭＯＳ ＦＥＴ２のみを動作させてスイッチングするこ
とにより、いずれの場合も最適にスイッチング損失を低
減でき、これにより、電源の変換効率を上げることがで
きる。
【００４３】次に、本発明の第２実施例について説明す
る。図４は本発明になるスイッチング電源回路の第２実
施例の回路系統図を示す。同図中、図２と同一構成部分
には同一符号を付し、その説明を省略する。図４に示す
実施例は、出力パワーの検出をトランス８の二次巻線側
で行う例である。
る。図４は本発明になるスイッチング電源回路の第２実
施例の回路系統図を示す。同図中、図２と同一構成部分
には同一符号を付し、その説明を省略する。図４に示す
実施例は、出力パワーの検出をトランス８の二次巻線側
で行う例である。
【００４４】出力パワーに比例した電流はトランス８の
二次巻線８ｂの一端とダイオード１０のアノード、コン
デンサ１２及び負荷抵抗１３の共通接続点との間に挿入
接続されたカレントトランス２１の一次巻線で検出す
る。カレントトランス２１の二次巻線には抵抗２３が並
列接続されている。更に、カレントトランス２２の二次
巻線は、一端がダイオード２３のアノードに接続され、
他端がコンデンサ２４の一端と共に接地されている。ダ
イオード２３のカソードは、コンデンサ２４の他端に接
続される一方、コンパレータ１４の非反転入力端子に接
続されている。
二次巻線８ｂの一端とダイオード１０のアノード、コン
デンサ１２及び負荷抵抗１３の共通接続点との間に挿入
接続されたカレントトランス２１の一次巻線で検出す
る。カレントトランス２１の二次巻線には抵抗２３が並
列接続されている。更に、カレントトランス２２の二次
巻線は、一端がダイオード２３のアノードに接続され、
他端がコンデンサ２４の一端と共に接地されている。ダ
イオード２３のカソードは、コンデンサ２４の他端に接
続される一方、コンパレータ１４の非反転入力端子に接
続されている。
【００４５】これにより、この実施例によれば、出力パ
ワーが大きいときには、ダイオード２３及びコンデンサ
２４で整流されてコンパレータ１４に入力される整流電
圧が基準電圧源１５よりの基準電圧よりも大きくなリ、
スイッチ２０がオンされるので、第１実施例と同様にオ
ン抵抗の小さなパワーＭＯＳ ＦＥＴ１を寄生容量の小
さなパワーＭＯＳ ＦＥＴ２と並列動作させる。また、
出力パワーが小さいときは、ダイオード２３及びコンデ
ンサ２４で整流されてコンパレータ１４に入力される整
流電圧が基準電圧源１５よりの基準電圧よりも小さくな
リ、スイッチ２０がオフされるので、寄生容量の小さな
パワーＭＯＳ ＦＥＴ２のみを動作させてスイッチング
することにより、いずれの場合も最適にスイッチング損
失を低減でき、これにより、電源の変換効率を上げるこ
とができる。
ワーが大きいときには、ダイオード２３及びコンデンサ
２４で整流されてコンパレータ１４に入力される整流電
圧が基準電圧源１５よりの基準電圧よりも大きくなリ、
スイッチ２０がオンされるので、第１実施例と同様にオ
ン抵抗の小さなパワーＭＯＳ ＦＥＴ１を寄生容量の小
さなパワーＭＯＳ ＦＥＴ２と並列動作させる。また、
出力パワーが小さいときは、ダイオード２３及びコンデ
ンサ２４で整流されてコンパレータ１４に入力される整
流電圧が基準電圧源１５よりの基準電圧よりも小さくな
リ、スイッチ２０がオフされるので、寄生容量の小さな
パワーＭＯＳ ＦＥＴ２のみを動作させてスイッチング
することにより、いずれの場合も最適にスイッチング損
失を低減でき、これにより、電源の変換効率を上げるこ
とができる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
検出回路により出力パワーに応じた電流値をトランスの
入力電流又は出力電流に基づき検出し、検出回路により
検出された電流値に基づき、出力パワーが予め設定した
しきい値よりも大なるときには寄生容量が小なる第１の
トランジスタとオン抵抗が小である第２のトランジスタ
を並列動作させることにより、並列接続された第１及び
第２のトランジスタの並列回路全体のオン抵抗を、第１
のトランジスタのみを使用するときよりも低減させるよ
うにしたため、オン抵抗によるスイッチング損失の増加
を抑え、寄生容量とオン抵抗の合計分のスイッチング損
失を低減できる。
検出回路により出力パワーに応じた電流値をトランスの
入力電流又は出力電流に基づき検出し、検出回路により
検出された電流値に基づき、出力パワーが予め設定した
しきい値よりも大なるときには寄生容量が小なる第１の
トランジスタとオン抵抗が小である第２のトランジスタ
を並列動作させることにより、並列接続された第１及び
第２のトランジスタの並列回路全体のオン抵抗を、第１
のトランジスタのみを使用するときよりも低減させるよ
うにしたため、オン抵抗によるスイッチング損失の増加
を抑え、寄生容量とオン抵抗の合計分のスイッチング損
失を低減できる。
【００４７】また、本発明によれば、出力パワーがしき
い値よりも小なるときには、寄生容量が小なる方の第１
のトランジスタのみを選択動作させることにより、スイ
ッチング素子の寄生容量を小さくしたため、出力パワー
の大きなスイッチング電源を出力パワーの小さい状態で
使用した場合に、トランジスタの寄生容量によるスイッ
チング損失を低減でき、電源全体の損失に占める割合を
小さくでき、よって電源の変換効率を上げることができ
る。
い値よりも小なるときには、寄生容量が小なる方の第１
のトランジスタのみを選択動作させることにより、スイ
ッチング素子の寄生容量を小さくしたため、出力パワー
の大きなスイッチング電源を出力パワーの小さい状態で
使用した場合に、トランジスタの寄生容量によるスイッ
チング損失を低減でき、電源全体の損失に占める割合を
小さくでき、よって電源の変換効率を上げることができ
る。
【図１】本発明になるスイッチング電源回路の一実施の
形態の回路系統図である。
形態の回路系統図である。
【図２】本発明になるスイッチング電源回路の第１実施
例の回路系統図である。
例の回路系統図である。
【図３】パワーＭＯＳ ＦＥＴの寄生容量の説明図であ
る。
る。
【図４】本発明になるスイッチング電源回路の第２実施
例の回路系統図である。
例の回路系統図である。
【図５】従来のスイッチング電源回路の一例の回路図で
ある。
ある。
【図６】従来のスイッチング電源回路の他の例の回路図
である。
である。
１ オン抵抗の小さいパワーＭＯＳ ＦＥＴ ２ 寄生容量の小さいパワーＭＯＳ ＦＥＴ ３ 切換回路 ４ 制御用集積回路（ＩＣ） ５ 電流検出回路 ６ 直流電源 ７、１９、２４ コンデンサ ８ トランス ９、１０、１８、２３ 整流用ダイオード １１ チョークコイル １３ 負荷抵抗 １４ コンパレータ １５ 直流電圧源 １６、２１ カレントトランス １７、２２ 電流検出用抵抗 ２０ スイッチ
Claims (6)
- 【請求項１】 直流電源とトランスの一次巻線の一端の
間にスイッチング素子が接続され、前記トランスの二次
巻線が第１の整流回路を介して負荷に接続されると共に
該負荷に印加される出力電圧を制御回路に帰還し、該制
御回路により前記出力電圧に応じたオンデューティ比の
制御信号を生成して前記スイッチング素子をスイッチン
グ制御するスイッチング電源回路において、 前記スイッチング素子として、寄生容量が小なる第１の
トランジスタと、該第１のトランジスタに並列接続さ
れ、該第１のトランジスタよりもオン抵抗が小である第
２のトランジスタとを設けると共に、 出力パワーに応じた電流値を検出する検出回路と、 前記検出回路により検出された電流値に基づき、前記出
力パワーが予め設定したしきい値よりも大なるときには
前記第１及び第２のトランジスタを並列動作させ、前記
出力パワーが前記しきい値よりも小なるときには前記第
１のトランジスタのみを選択動作させるように、前記制
御回路の出力制御信号を前記第１及び第２のトランジス
タに選択入力する切換回路とを設けたことを特徴とする
スイッチング電源回路。 - 【請求項２】 前記検出回路は、前記直流電源と前記第
１及び第２のトランジスタの共通接続点との間に設けら
れていることを特徴とする請求項１記載のスイッチング
電源回路。 - 【請求項３】 前記検出回路は、前記トランスの二次巻
線の一端と前記第１の整流回路との間に設けられている
ことを特徴とする請求項１記載のスイッチング電源回
路。 - 【請求項４】 前記検出回路は、前記直流電源と前記第
１及び第２のトランジスタの共通接続点との間に一次巻
線が接続されたカレントトランスからなり、 前記切換回路は、前記カレントトランスの二次巻線に並
列に接続された抵抗と、前記抵抗に接続された第２の整
流回路と、前記しきい値に対応したレベルの基準電圧を
発生する基準電圧源と、前記第２の整流回路の出力電圧
と前記基準電圧とをレベル比較するコンパレータと、前
記第１のトランジスタの制御端子に常時入力されている
前記制御回路の出力制御信号を、前記第２のトランジス
タの制御端子に前記コンパレータの出力信号に応じて入
力し、又は遮断するスイッチとよりなり、前記第２の整
流回路の出力電圧が前記基準電圧より大なるときのみ、
前記スイッチをオンとして前記制御回路の出力制御信号
を前記第２のトランジスタの制御端子に入力することを
特徴とする請求項１又は２記載のスイッチング電源回
路。 - 【請求項５】 前記検出回路は、前記トランスの二次巻
線の一端と該トランスの二次巻線に並列に接続された前
記第１の整流回路を構成する整流ダイオードのアノード
との間に一次巻線が接続されたカレントトランスからな
り、 前記切換回路は、前記カレントトランスの二次巻線に並
列に接続された抵抗と、前記抵抗に接続された第２の整
流回路と、前記しきい値に対応したレベルの基準電圧を
発生する基準電圧源と、前記第２の整流回路の出力電圧
と前記基準電圧とをレベル比較するコンパレータと、前
記第１のトランジスタの制御端子に常時入力されている
前記制御回路の出力制御信号を、前記第２のトランジス
タの制御端子に前記コンパレータの出力信号に応じて入
力又は遮断するスイッチとよりなり、前記第２の整流回
路の出力電圧が前記基準電圧より大なるときのみ、前記
スイッチをオンとして前記制御回路の出力制御信号を前
記第２のトランジスタの制御端子に入力することを特徴
とする請求項１又は３記載のスイッチング電源回路。 - 【請求項６】 前記第１及び第２のトランジスタは、パ
ワーＭＯＳ ＦＥＴであり、それぞれのドレインが前記
トランスの一次巻線の一端に接続されていることを特徴
とする請求項１乃至５のうちいずれか一項記載のスイッ
チング電源回路。
Priority Applications (1)
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