WO2006003951A1 - スイッチング電源装置 - Google Patents

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WO2006003951A1
WO2006003951A1 PCT/JP2005/011985 JP2005011985W WO2006003951A1 WO 2006003951 A1 WO2006003951 A1 WO 2006003951A1 JP 2005011985 W JP2005011985 W JP 2005011985W WO 2006003951 A1 WO2006003951 A1 WO 2006003951A1
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WO
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synchronous rectification
voltage
period
switch
capacitor
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Application number
PCT/JP2005/011985
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English (en)
French (fr)
Inventor
Yoichi Kyono
Original Assignee
Sanken Electric Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co., Ltd. filed Critical Sanken Electric Co., Ltd.
Publication of WO2006003951A1 publication Critical patent/WO2006003951A1/ja
Priority to US11/614,474 priority Critical patent/US7262977B2/en

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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
    • H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
    • H02M3/33592—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer having a synchronous rectifier circuit or a synchronous freewheeling circuit at the secondary side of an isolation transformer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a switching power supply device having a synchronous rectifier circuit.
  • a typical switching power supply device including a flyback type DC-DC conversion circuit includes a pair of DC power supply terminals, a transformer having primary and secondary power wires, and a pair of DC power supply terminals. It consists of a main switch connected via the secondary winding and a smoothing capacitor connected via a rectifier diode to the secondary winding.
  • a voltage drop of about 0.8 V occurs in the rectifier diode connected to the secondary winding, resulting in power loss.
  • a technique for connecting a synchronous rectifier switch in parallel to the rectifier diode and turning on the synchronous rectifier switch during the conduction period of the rectifier diode is disclosed in, for example, Japanese Patent Laid-Open No. 9 1637. It is known from No. 36 publication.
  • the voltage drop here is about 0.2 V, which is lower than that of the rectifier diode, and the voltage drop and power on the secondary side of the transformer Loss can be reduced.
  • Patent Document 1 Japanese Patent Laid-Open No. 9-163736
  • the problem to be solved by the present invention is that the optimum control of the synchronous rectification switch cannot be performed accurately and easily, and the object of the present invention is a switching power supply capable of solving the above problems. Is to provide a device.
  • DC voltage input means for supplying a DC input voltage
  • An intermittent voltage supply means connected between the DC voltage input means and the inductance means for intermittently supplying a voltage to the inductance means and having a main switch for interrupting the DC input voltage;
  • a switch control circuit connected to a control terminal of the main switch and having a function of on / off controlling the main switch;
  • a smoothing capacitor connected between the pair of DC voltage output terminals
  • a synchronous rectification switch connected in parallel to the series circuit of the inductance means and the smoothing capacitor;
  • a switching power supply comprising: a parasitic or individual rectifier diode connected in parallel to the synchronous rectification switch; and a synchronous rectification control circuit connected to a control terminal of the synchronous rectification switch,
  • the synchronous rectification control circuit includes:
  • a synchronous rectification period determining unit for determining an on period of the synchronous rectification switch
  • a second current source connected to the synchronous rectification period determining capacitor and having a function of flowing a discharge current having a value corresponding to the DC output voltage;
  • a conduction allowable period detecting means connected to a location where a signal indicating the on / off state of the main switch is obtained and having a function of detecting a conduction allowable period of the synchronous rectification switch;
  • the charging current having a value corresponding to the voltage of the inductance means in the present invention becomes larger when the voltage of the inductance means becomes higher than a predetermined value, and the voltage of the inductance means becomes lower than the predetermined value. It means a charging current that changes so as to become smaller.
  • the charging current having a value corresponding to the voltage of the inductance means in the present invention means a charging current that changes according to a change in the voltage of the inductance means.
  • the voltage of the inductance means means, for example, the voltage of the secondary winding of the transformer or the voltage of the smoothing inductor.
  • the discharge current having a value corresponding to the DC output voltage in the present invention becomes larger when the DC output voltage becomes higher than the rated DC output voltage, and the DC output voltage becomes lower than the rated DC output voltage. It means the discharge current that changes so as to decrease.
  • the discharge current having a value corresponding to the DC output voltage in the present invention means a discharge current that changes according to a change in the DC output voltage.
  • the inductance means is a transformer having a primary winding and a secondary winding
  • the intermittent voltage supply means is a main switch connected between the DC voltage input means and the primary winding.
  • the switch for synchronous rectification is connected in series to a current path from the secondary winding to the smoothing capacitor, and the rectifier diode is induced in the secondary winding during the ON period of the main switch. It is desirable to have a direction that is reverse-biased by voltage.
  • the intermittent voltage supply means includes a primary winding connected to the DC voltage input means, a secondary winding electromagnetically coupled to the primary winding, the DC voltage input means, and the primary winding.
  • a main switch connected between the secondary winding and a current path connected in series from the secondary winding to the smoothing capacitor, and a voltage induced in the secondary winding during the ON period of the main switch.
  • the inductance means is a smoothing inductor connected in series to the current path from the secondary winding to the smoothing capacitor, and the synchronous rectification switch is It is desirable that the smoothing inductor and the smoothing capacitor are connected in parallel to each other and connected to the secondary winding in parallel via the rectifying element.
  • the inductance means is a smoothing inductor connected in series to a current path from the DC voltage input means to the smoothing capacitor, and the intermittent voltage supply means is provided between the DC voltage input means and the smoothing inductor.
  • the synchronous rectification switch is connected to the smoothing capacitor in parallel via the smoothing inductor.
  • the first current source supplies a first current (11) to the synchronous rectification period determining capacitor during an ON period of the main switch
  • the second current source is provided in the main switch.
  • a second current (12) for discharging the synchronous rectification period determining capacitor during an off period, and a ratio between the first current (II) and the second current (12) ( ⁇ 2) is a value (V2 + Vo) obtained by adding the output voltage (Vo) between the pair of DC voltage output terminals to the voltage (V2) of the inductance means in the ON period of the main switch and the output voltage. It is desirable that the ratio of pressure (Vo) to ⁇ (V2 + Vo) / Vo ⁇ is U, etc.
  • the first current source supplies a first current (11) to the synchronous rectification period determining capacitor during an ON period of the main switch
  • the second current source is provided in the main switch.
  • a second current (12) for discharging the synchronous rectification period determining capacitor during an off period, and a ratio between the first current (II) and the second current (12) ( ⁇ 2) is a value (Vds ⁇ Vz) obtained by subtracting a predetermined level shift voltage (Vz) from the voltage (Vds) force between the main terminals of the pair of synchronous rectifier switches during the ON period of the main switch and the output voltage ( It is desirable to equal the ratio ⁇ (Vds-Vz) / Vo ⁇ to Vo).
  • the first current source supplies a first current (11) to the synchronous rectification period determining capacitor during an ON period of the main switch
  • the second current source is provided in the main switch.
  • a second current (12) for discharging the synchronous rectification period determining capacitor during an off period, and a ratio between the first current (II) and the second current (12) ( ⁇ 2) Force U is preferably equal to the ratio (V2ZVo) between the voltage (V2) between the pair of terminals of the inductance means and the output voltage (Vo) during the ON period of the main switch.
  • the first current source supplies a first current (II) to the combination of the synchronous rectification period determining capacitor and the second current source during an ON period of the main switch.
  • the second current source is configured to flow a second current (12) for discharging the capacitor for determining the synchronous rectification period in both the ON period and the OFF period of the main switch.
  • the ratio ⁇ (II 12) ZI2 ⁇ of the value (11 -12) obtained by subtracting the second current (12) from the current (II) and the second current (12) is the ON period of the main switch.
  • Voltage (Vds) force between the main terminals of the pair of synchronous rectification switches A value obtained by subtracting the output voltage (Vo) between the pair of DC voltage output terminals (Vds—Vo) and the output voltage (Vo) It is desirable to be equal to the ratio ⁇ (Vds—Vo) / Vo ⁇ .
  • the first current source is a first current mirror circuit and the second current source is a second current mirror circuit.
  • the first current source includes a first transistor having an emitter connected to one main terminal of the synchronous rectification switch and a collector connected to one end of the synchronous rectification period determining capacitor;
  • the emitter connected to the emitter of the first transistor and the front
  • a second transistor having a base and a collector connected to the base of the first transistor, and a second transistor connected between the collector of the second transistor and the other main terminal of the synchronous rectification switch
  • it consists of a first collector resistor.
  • the first current source includes a first transistor having an emitter connected to one main terminal of the synchronous rectification switch and a collector connected to one end of the synchronous rectification period determining capacitor; A second transistor having an emitter connected to the emitter of the first transistor and a base and a collector connected to the base of the first transistor; the collector of the second transistor; and the synchronous rectifier A first collector resistor connected between the other main terminal of the switch and one main terminal of the synchronous rectification switch and the emitter of the first transistor and the output voltage ( It is desirable to have the same Zener voltage as Vo) and to work with a Zener diode.
  • the first current source includes a first transistor having an emitter connected to one main terminal of the synchronous rectification switch and a collector connected to one end of the synchronous rectification period determining capacitor; A second transistor having an emitter connected to the emitter of the first transistor, a base and a collector connected to the base of the first transistor, and one end connected to the collector of the second transistor; And a first collector resistor having the other end connected to one of the pair of direct current voltage output terminals.
  • the second current source includes a third transistor having an emitter connected to one end of the smoothing capacitor, a collector connected to one end of the synchronous rectification period determining capacitor, and one end of the smoothing capacitor.
  • a fourth transistor having an emitter connected to the base and a base and a collector respectively connected to a base of the third transistor, and connected between the other end of the smoothing capacitor and the collector of the fourth transistor. Desirable to consist of a second collector resistor, U, made.
  • the discharge prohibiting means includes a selective discharge diode connected between one end of the synchronous rectification period determining capacitor and a collector of the third transistor, one main terminal of the synchronous rectification switch, and the Desirably, consisting of a biasing diode connected between the collector of the third transistor.
  • the discharge prohibiting means may include a discharge blocking switch connected in parallel to the fourth transistor, and a discharge blocking control circuit that controls the discharge blocking switch to be on during the main switch on period. Hope.
  • the first current source includes a first transistor having an emitter connected to one main terminal of the synchronous rectification switch and a collector connected to one end of the synchronous rectification period determining capacitor; A second transistor having an emitter connected to the emitter of the first transistor and a base and a collector connected to the base of the first transistor; the collector of the second transistor; and the synchronous rectifier A first collector resistor connected between the other main terminal of the switch, and the second current source includes an emitter connected to one end of the smoothing capacitor and a synchronous rectification period determining capacitor.
  • a third transistor connected to one end and having a collector; an emitter connected to one end of the smoothing capacitor; and a base of the third transistor.
  • a fourth transistor having a base and a collector connected to each other, and a second collector resistor connected between the other end of the smoothing capacitor and the collector of the fourth transistor. It is desirable to further have a discharge adjustment resistor connected in parallel to the synchronous rectification period determining capacitor.
  • the conduction allowable period detecting means is preferably means for detecting a voltage between a pair of main terminals of the synchronous rectification switch.
  • the comparison and pulse forming circuit is connected to a reference voltage source that supplies a predetermined reference voltage as the predetermined voltage value, a first input terminal connected to the synchronous rectification period determining capacitor, and the reference voltage source.
  • a comparator having a second input terminal, a first input terminal connected to the permissible conduction period detecting means, and a second input terminal connected to the comparator, and the permissible conduction period.
  • the comparison and pulse forming circuit has a threshold value that functions as the predetermined reference value. And the first level output is generated when the voltage of the synchronous rectification period determining capacitor is higher than the threshold value, and the synchronous rectification period determining capacitor voltage is lower than the threshold value.
  • a first logic circuit that sometimes generates a second level output; a first input terminal connected to the conduction-permissible period detecting means; and a second input terminal connected to the first logic circuit.
  • the synchronous rectification control circuit preferably has a semiconductor integrated circuit capability.
  • the synchronous rectification switch, the rectifier diode, and the synchronous rectification control circuit are accommodated in the same enclosure.
  • Another invention of the present application provides a DC voltage input means for supplying a DC input voltage, an inductance means, and the DC voltage input means and the inductance means for intermittently supplying a voltage to the inductance means. And an intermittent voltage supply means for connecting and disconnecting the DC input voltage, and a switch control connected to the control terminal of the main switch and having a function of on / off controlling the main switch.
  • a synchronous rectifying switch, a parasitic or individual rectifying diode connected in parallel to the synchronous rectifying switch, and the synchronous rectifying switch.
  • a synchronous rectification control circuit connected to a control terminal, wherein the synchronous rectification control circuit includes a synchronous rectification period determining capacitor for determining an ON period of the synchronous rectification switch; A charging circuit connected to the synchronous rectification period determination capacitor and having a function of charging the synchronous rectification period determination capacitor during an on period of the main switch; and connected to the synchronous rectification period determination capacitor; A discharge circuit having a function of flowing a discharge current of the synchronous rectification period determining capacitor; and a conduction allowable period of the synchronous rectification switch connected to a location where a signal indicating the on / off state of the main switch is obtained.
  • a conduction permissible period detecting means having a function of detecting; Determining whether the voltage of the synchronous rectification period determining capacitor is higher than a predetermined reference value and connected to the synchronous rectification period determination capacitor, the conduction allowable period detecting means, and the control terminal of the synchronous rectification switch.
  • the synchronous rectification period determining capacitor voltage is higher than the predetermined reference value and at the same time the conduction allowable period is formed, an on-control pulse of the synchronous rectification switch is formed to control the synchronous rectification switch.
  • a comparison and pulse formation circuit a forced discharge switch connected in parallel to the synchronous rectification period determining capacitor, and a time when the on-control of the synchronous rectification switch ends or the main
  • a control circuit for controlling the on / off switch for forced discharge for a predetermined time in synchronization with the on-control start time of the switch.
  • Still another invention of the present application is directed to a DC voltage input means for supplying a DC input voltage, an inductance means, and between the DC voltage input means and the inductance means for intermittently supplying a voltage to the inductance means.
  • an intermittent voltage supply means connected to the main switch for connecting the DC input voltage, and a function connected to the control terminal of the main switch and controlling the on / off of the main switch.
  • a switch control circuit ; a pair of DC voltage output terminals for outputting a DC voltage; a smoothing capacitor connected between the pair of DC voltage output terminals; and a series circuit of the inductance means and the smoothing capacitor in parallel.
  • a synchronous rectifying switch connected thereto, a parasitic or individual rectifying diode connected in parallel to the synchronous rectifying switch, and the synchronous rectifying switch;
  • a signal indicating an on / off state of the main switch, and a charging circuit connected to the capacitor for determining the synchronous rectification period and having a function of flowing a discharge current of the capacitor for determining the synchronous rectification period Connected to a location where the rectification switch is obtained and has a function of detecting a conduction allowable period of the synchronous rectification switch, a conduction allowable period detection means, the synchronous rectification period determining capacitor, the conduction allowable period detection means, and the It is determined whether or not the voltage of the synchronous rectification period determination capacitor
  • the present invention relates to a synchronous rectification period determining capacitor for determining an ON period of the synchronous rectification switch, and the main switch connected to the synchronous rectification period determination capacitor and to the synchronous rectification period determination capacitor.
  • the ON period of the synchronous rectification switch is determined, so that the energy of the inductance means due to the ON / OFF of the main switch is determined.
  • the on-period of the synchronous rectification switch can be made to substantially coincide with the energy release period of the inductance means to maximize the effect of synchronous rectification, and the synchronous rectification switch and the main switch can be turned on simultaneously. It is possible to suppress adverse effects such as noise generation and circuit destruction due to the state.
  • the synchronous rectification period determining capacitor can be easily charged under the optimum conditions.
  • a desired discharge current of the synchronous rectification period determining capacitor can be easily and accurately passed. Further, according to still another preferred embodiment of the present invention, it is possible to easily achieve the prohibition of discharge of the capacitor for determining the synchronous rectification period during the ON period of the main switch.
  • the allowable conduction period of the synchronous rectification switch can be easily detected.
  • the comparison and pulse forming circuit can be easily configured.
  • the synchronous rectification control circuit since the synchronous rectification control circuit includes a special adjustment circuit, semiconductor integration can be easily achieved.
  • the number of parts of the synchronous rectification circuit is reduced by the integrated circuit of the synchronous rectification control circuit, and a plurality of circuit elements (for example, transistors) constituting the synchronous rectification control circuit.
  • the characteristics can be aligned.
  • the number of parts of the synchronous rectification circuit can be reduced by integrating the synchronous rectification control circuit, the synchronous rectification switch, and the rectifier diode.
  • FIG. 1 is a circuit diagram showing a switching power supply device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing in detail the secondary side of the transformer of FIG.
  • FIG. 3 is a waveform diagram showing the state of each part in FIG.
  • FIG. 4 is a circuit diagram showing a part of the switching power supply unit of Example 2 according to the present invention in the same manner as FIG.
  • FIG. 5 is a circuit diagram showing a part of the switching power supply device of Example 3 according to the present invention in the same manner as FIG. [Fig. 6]
  • Fig. 6 is a circuit diagram showing a part of the switching power supply unit of Example 4 according to the present invention in the same manner as Fig. 2.
  • FIG. 7 is a circuit diagram showing a part of the switching power supply unit of Example 5 according to the present invention in the same manner as FIG.
  • FIG. 8 is a circuit diagram showing a part of the switching power supply unit of Example 6 according to the present invention in the same manner as FIG.
  • FIG. 9 is a circuit diagram showing the state of each part of the switching power supply device of Example 6 in the same manner as FIG.
  • FIG. 10 is a circuit diagram showing a part of the switching power supply device of Embodiment 7 according to the present invention in the same manner as FIG.
  • FIG. 11 is a circuit diagram showing a part of the switching power supply device according to the eighth embodiment of the present invention in the same manner as FIG.
  • FIG. 12 is a circuit diagram showing a part of the switching power supply device of Embodiment 9 according to the present invention in the same manner as FIG.
  • FIG. 13 is a circuit diagram showing a switching power supply device according to Embodiment 10 in accordance with the present invention.
  • FIG. 14 is a circuit diagram showing a comparison of a modified example and a pulse forming circuit.
  • FIG. 15 is a circuit diagram showing a comparison and pulse forming circuit of another modified example.
  • FIG. 16 is a circuit diagram showing a comparison and pulse forming circuit of still another modified example. Explanation of symbols
  • the switching power supply that also has a flyback type DC-DC conversion of the first embodiment according to the present invention shown in FIG. 1 has a pair of DC power supply terminals la, lb as DC voltage input means connected to the DC power supply 1.
  • the DC power source 1 is constituted by a rectifying / smoothing circuit or a battery connected to a commercial AC power source, and supplies a DC input voltage Vin to a pair of DC power source terminals la and lb.
  • the transformer 2 as an inductance means is composed of a primary winding N1 and a secondary winding N2 wound around a magnetic core 6 and electromagnetically coupled to each other.
  • the primary and secondary windings Nl and N2 have opposite polarities.
  • the transformer 2 has a tertiary winding for forming a power supply circuit for the switch control circuit 5.
  • the primary feeder N1 is connected between the pair of DC power supply terminals la and lb via the main switch Q1.
  • Primary winding N1 has a first power Np and has an inductance Lp.
  • Secondary winding N2 has a second power Ns and has an inductance Ls.
  • One end of secondary shoreline N2 Is connected to one end of a smoothing capacitor Co as a smoothing circuit and one DC output terminal 4a, and the other end is connected to the other end of the smoothing capacitor Co and the other DC output terminal 4b via a synchronous rectifier circuit 3. .
  • the main switch Q1 as the intermittent voltage supply means is composed of an insulated gate field effect transistor.
  • the main switch Q1 can be another semiconductor switch such as a bipolar transistor or IGBT.
  • the drain as the first main terminal of the main switch Q1 is connected to the primary wire N1, and the source as the second main terminal is connected to the DC power supply terminal lb on the ground side. Therefore, the main switch Q1 intermittently supplies the DC input voltage to the transformer 2 intermittently.
  • the synchronous rectification circuit 3 is roughly composed of a synchronous rectification element Q2 composed of an insulated gate field effect transistor and a synchronous rectification control circuit 7 having a semiconductor integrated circuit configuration.
  • the synchronous rectification element Q 2 and the synchronous rectification control circuit 7 are accommodated in the same enclosure, that is, a package.
  • the synchronous rectification element Q2 and the synchronous rectification control circuit 7 may be the same semiconductor integrated circuit.
  • the synchronous rectification element Q2 includes a synchronous rectification switch 8 and a diode Do connected in parallel thereto.
  • the synchronous rectification switch 8 is a main body of an insulated gate field effect transistor (FET), and has a drain electrode as one main terminal, a source electrode as the other main terminal, and a gate electrode as a control terminal. Is connected in series to the line between the secondary feeder N2 and the negative DC output terminal 4b.
  • the diode Do is a parasitic diode, that is, a body diode of the synchronous rectifying element Q2, which is an insulated gate field effect transistor, and is formed in the same semiconductor substrate as the synchronous rectifying switch 8 such as silicon.
  • This diode Do can be an individual diode with a separate structure from the synchronous rectification switch 8 with FET structure.
  • the synchronous rectifying element Q2 or the synchronous rectifying switch 8 can be another semiconductor switch such as a bipolar transistor or IGBT.
  • the voltage drop voltage when the synchronous rectifier switch 8 is on is about 0.2 V, for example, and the voltage drop when the diode Do is on is for synchronous rectification. For example, about 0.8V higher than switch 8. Therefore, when the synchronous rectification switch 8 is turned on to rectify the voltage of the secondary winding N2, the voltage drop and Power loss is reduced.
  • the synchronous rectification control circuit 7 is used to turn on the synchronous rectification switch 8 of the synchronous rectification element Q2, and includes a synchronous rectification period determining capacitor C1 (hereinafter simply referred to as a capacitor C1), a charging circuit A first current source 9 as a discharge circuit, a second current source 10 as a discharge circuit, a switch 11 as a discharge prohibiting means, and a pulse forming circuit 12.
  • a first current source 9 shown schematically is connected between the other end of the secondary winding N2, that is, between the drain of the synchronous rectifier Q2 and one end of the capacitor C1, 10 is connected in parallel to the capacitor C1 through the switch 11 as a discharge prohibiting means.
  • the other end of the capacitor C1 is connected to the DC output terminal 4b on the ground side.
  • the first and second current sources 9 and 10 have the first and second current sources 9 and 10 so that the discharge time TcT of the capacitor C1 and the discharge time Td of the stored energy of the transformer 2 are the same or substantially the same. Currents II and 12 are set.
  • the first discharge time is set to be the same as the discharge time ⁇ ( ⁇ and the discharge time Td. It is desirable to set the second currents II and 12 so that they have the following relationship.
  • V2 indicates the voltage of the secondary winding N2 of the transformer 2 as the inductance means.
  • the first and second currents II and 12 are expressed by the following equations in order to make the discharge time Td 'and the discharge time Td coincide with each other. Set.
  • the stored energy Ws of the transformer 2 during the ON period Ton of the main switch Q1 can be expressed by the following equation.
  • the stored energy Ws release time Td during the off period of the main switch Ql can be expressed by the following equation.
  • Td ⁇ (Ns Vin) / (Np Vo) ⁇ Ton (4)
  • the charging time of the capacitor CI is the same as the ON period Ton of the main switch Ql.
  • the discharge time Td 'of the capacitor C1 can be expressed by the following equation.
  • the energy storage time of the transformer 2 that is, the on-time Ton of the main switch Ql and the ratio of the energy release time Td of the transformer 2 Is ideal, so it is desirable that
  • the ratio of the first current II and the second current 12 can be expressed by the following equation.
  • equation (8) which is the same as equation (1), the powers Np and Ns of the primary and secondary windings Nl and N2 are constant, and the input voltage Vin and the output voltage Vo are constant.
  • the ratio II / 12 of the first and second currents II and 12 is set to (Ns Vin) / (Np Vo). Since the first and second currents II and 12 are supplied from the first and second current sources 9 and 10 having a constant current source configuration, a desired synchronous rectification period can be obtained easily and accurately. Details of the first and second current sources 9 and 10 will be described later.
  • the pulse forming circuit 12 of FIG. 1 is roughly composed of a conduction allowable period detecting means 13 and a comparison and pulse forming circuit 14, and forms a pulse for driving the synchronous rectification switch 8.
  • the conduction allowable period detecting means 13 detects a period during which the conduction of the synchronous rectification switch 8 is permitted.
  • the drain of the synchronous rectifier element Q2 in order to detect a signal indicating the off period of the main switch Q1.
  • the drain of the synchronous rectifier element Q2 'The series circuit of the first and second voltage dividing resistors 15 and 16 connected between the sources via the conductors 18 and 19 and the voltage dividing conductor 17 and the force for obtaining the divided output Become. Therefore, a voltage proportional to the drain-source voltage of the synchronous rectifier Q2 is obtained in the voltage dividing conductor 17 connected to the interconnection point of the first and second voltage dividing resistors 15, 16. Since the drain-to-source voltage of the synchronous rectifier Q2 changes according to the on / off state of the main switch Q1, the conduction allowable period detecting means 13 is called the on / off detecting means of the main switch Q1.
  • the switch state signal of the voltage dividing conductor 17 indicates the conduction allowable period of the rectifying switch 8.
  • the comparison and pulse formation circuit 14 may also be referred to as a comparison and conduction period determination circuit.
  • the synchronous rectification period determining capacitor CI, the conduction allowable period detecting means 13 and the control terminal of the synchronous rectification switch 8 are connected.
  • This comparison and pulse formation circuit 14 has a function for determining whether or not the voltage Vcl of the synchronous rectification period determining capacitor C1 is higher than a predetermined reference value (reference voltage value Vr), and the voltage of the synchronous rectification period determining capacitor C1.
  • the comparison and pulse formation circuit 14 of FIG. 1 comprises a comparator 20, a reference voltage source 21, and a negative OR circuit or NOR circuit 22.
  • One input terminal of the comparator 20 is connected to one end of the capacitor C 1, and the other input terminal is connected to the reference voltage source 21.
  • the reference voltage source 21 provides a reference voltage value Vr that is the lowest voltage (ground) of the capacitor C1 or slightly higher than this.
  • This reference voltage value Vr is preferably in the range of 0 to 20% of the maximum value of voltage Vcl of capacitor C1 at the rated load.
  • the comparator 20 compares the voltage Vcl of the capacitor C1 with the reference voltage value Vr, and during the period t2 to t4 when the voltage Vcl of the capacitor C1 is lower than the reference voltage value Vr.
  • high level output V20 is generated.
  • the ON period of the synchronous rectification switch 8 is preferably 80 to L00 percent, more preferably 90 to L00 percent of the energy discharge time Td of the transformer 2 as the inductance means.
  • the NOR circuit 22 determines the ON period of the synchronous rectification switch 8 and forms a pulse corresponding to the ON period.
  • One input terminal of the NOR circuit 22 is connected to the comparator 20 and the other input terminal Is connected to a voltage dividing conductor 17.
  • the NOR circuit 22 outputs a high level (logic 1) only when the two input pins are simultaneously low (logic 0). Therefore, as shown in the period from tl to t2 in Fig. 3, the output V22 of the NOR circuit 22 is shown in Fig. 3 (G) when the output V20 of the comparator 20 is low while the main switch Q1 is off. As shown in the figure, the synchronous rectification switch 8 is turned on.
  • the comparator 20 and the NOR circuit 22 are connected to a known DC power source for driving them.
  • the NOR circuit 22 is shown as including a known drive circuit.
  • a known drive circuit can be provided independently, and this drive circuit can be connected between the NOR circuit 22 and the gate of the synchronous rectifier Q2.
  • the first current source 9 as the charging circuit in FIG. 1 has a value corresponding to the DC input voltage Vin during the ON period of the main switch Q1 with respect to the capacitor C1, that is, the secondary winding N2 of the transformer 2 as an inductance means. It has a function of supplying a charging current having a value corresponding to the voltage V2.
  • the first current source 9 can be called a current mirror circuit. As shown in detail in FIG.
  • the pnp-type first and second transistors Q11 and Q12 and the first collector resistor R1 The first and second diodes Dl and D2 for backflow prevention and the Zener diode 23 as a voltage source are used.
  • the emitter of the first transistor Q11 is connected to the drain electrode (first main terminal) of the synchronous rectifier Q2 via the first diode D1, the Zener diode 23, and the conductor 18.
  • the collector of the first transistor Q1 is connected to one end of the capacitor C1 through the second diode D2.
  • the emitter of the second transistor Q12 is connected to the emitter of the first transistor Q11 to form a current mirror circuit.
  • the collector of the second transistor Q12 is connected to the source electrode (second main terminal) of the synchronous rectifier Q2 via the first collector resistor R1 and the conductor 19.
  • the bases of the first and second transistors Qll, Q12 are connected to each other and to the collector of the second transistor Q12.
  • the Zener diode 23 has a function of making the first current II proportional to the input voltage Vin to satisfy the equation (8), and has the same Zener voltage Vz as the output voltage Vo of the smoothing capacitor Co.
  • the first collector resistor R1 has the voltage Vz of the Zener diode 23 and the forward voltage of the first diode D1 from the sum of the voltage V2 of the secondary winding N2 and the output voltage Vo. V and the collector of the second transistor Q12 'source voltage V and
  • the voltage of the first collector resistor R1 is V2—V-V.
  • V and V are integers
  • the first and second transistors Qll and Q12 are current mirrors Since the circuit is configured, the first current II flowing through the collector of the first transistor Q11 is the same as the current flowing through the first collector resistor R1, and can be expressed by the following equation.
  • the first current II has a value proportional to the input voltage Vin.
  • the current flowing through the first collector resistor R1 and the first current II flowing through the collector of the first transistor Q11 can be expressed by the following equations.
  • V and V are sufficiently smaller than V2.
  • the value of the first current II is V compared to the case where the Zener diode 23 is provided. Vo must be taken into account when setting II / 12. However, even if the Zener diode 23 is omitted, it is possible to set II / 12. Therefore, the Zener diode 23 can be omitted when a simple circuit configuration is required.
  • the second current source 10 as a discharge circuit is connected to the capacitor C1 and has a function of flowing a discharge current having a value corresponding to the DC output voltage Vo of the pair of DC output terminals 4a and 4b.
  • the second current source 10 can also be called a second current mirror circuit, and includes npn-type third and fourth transistors Q13 and Q14, and a second resistor R2.
  • the collector of the third transistor Q13 is connected to one end of a capacitor C1 through a selective discharge diode 1la having the same function as the switch 11 of FIG.
  • the emitter of the third transistor Q13 is connected via a conductor 19 to the source electrode of the synchronous rectifier Q2 and the negative DC output terminal 4b.
  • the collector of the fourth transistor Q14 is connected to the positive DC output terminal 4a via the second collector resistor R2.
  • the emitter of the fourth transistor Q14 is the conductor 1 9 is connected to the source electrode of the synchronous rectifier Q2 and the negative DC output terminal 4b.
  • the bases of the third and fourth transistors Q13, Q14 are connected to each other and to the collector of the fourth transistor Q14.
  • FIG. 1 lb bias diode In order to obtain the same function as the switch 1 1 of FIG. 1 as a means for prohibiting the discharge of the capacitor C 1 of FIG. 1 during the ON period of the main switch Q 1, FIG. There is a 1 lb bias diode!
  • the bias diode 1 lb is for turning on the selective discharge diode 11a only during the OFF period of the main switch Q1, and its anode is connected to the drain electrode of the synchronous rectifier Q2 via the conductor 18.
  • the force sword is connected to the force sword of the selective discharge diode 11a.
  • the bias diode l ib is forward-biased by the sum of the output voltage Vo and the voltage V2 of the secondary winding N2, and the power sword potential of the selective discharge diode 1 1a becomes the capacitor C.
  • V2 + Vo -V which is higher than the voltage Vcl of 1, and the selective discharge diode 1 1a
  • the battery enters a suspended state and no discharge current flows.
  • the above V is the bias diode l ib
  • the second collector resistor R2 of the second current source 10 is applied with a voltage Vo — V obtained by subtracting the collector-emitter voltage V of the fourth transistor Q 14 from the output voltage Vo force.
  • the collector-emitter voltage V is extremely small compared to the output voltage Vo.
  • the ratio II / 12 of the first and second currents II and 12 is roughly expressed by the following equation while ignoring V and V. Can do.
  • Zener diode 23 is not provided, ignoring V and V,
  • the first current II can be expressed by the following equation according to the above equation (11).
  • TonZTd Ton / Td 'is ideal.
  • TonZTd Ton / Td 'according to the same method as equations (7) to (12) above.
  • the Zener diode 23 In the case where the Zener diode 23 is not provided, if the input voltage Vin and the output voltage Vo are constant, Vin and Vo can be regarded as constants. Therefore, the first and second collector resistors Rl and R2 are ideal. A simple ratio can be set easily.
  • This switch control circuit 5 has a feedback signal forming circuit 5a, a sawtooth generator 5b, and a comparator 5c, and forms a PWM (pulse width modulation) control signal Vg for the main switch Q1 by a well-known method. Is.
  • the feedback signal forming circuit 5a is connected to the DC output terminals 4a and 4b by lines 24 and 25, and forms a feedback control signal for keeping the output voltage Vo at a desired value.
  • the feedback control signal is a signal indicating a voltage between the pair of DC output terminals 4a and 4b.
  • the feedback control signal is a voltage signal proportional to the output voltage Vo between the DC output terminals 4a and 4b.
  • a voltage that is inversely proportional to the output voltage Vo can be used as the feedback signal.
  • the sawtooth wave generator 5b as a carrier wave generator generates a sawtooth wave with a high repetition frequency of, for example, 20 to: LOOkHz.
  • This sawtooth generator 5b can be replaced with a triangular generator.
  • the negative input terminal of the comparator 5c is connected to the feedback signal forming circuit 5a, and the positive input terminal is connected to the sawtooth generator 5b. Therefore, a high level pulse is generated from the comparator 5c when the sawtooth wave is higher than the feedback signal.
  • the output line 26 of the comparator 5c is connected to the control terminal or gate of the main switch Q1. Note that the control signal Vg consisting of a PWM pulse cover is applied between the gate and source of the main switch Q1.
  • FIG. Figure 3 (A) shows the control signal Vg, which is the PWM pulse force output from the switch control circuit 5.
  • the main switch Q1 is turned on during the high level period of the control signal Vg in Fig. 3 (A) and turned off during the low level period.
  • the switch control circuit 5 is connected to the DC output terminals 4a and 4b. Instead of this, it can be connected to a tertiary winding or the like in which the transformer 2 is not shown.
  • the feedback signal forming circuit 5a may be connected anywhere as long as it shows a voltage proportional to the output voltage of the DC output terminals 4a and 4b. Further, a well-known optical coupling transmission line can be included in the feedback signal forming circuit 5a.
  • the operation of the switching power supply device of FIG. 1 will be described with reference to FIG.
  • the voltage of the DC power source 1 is applied to the primary winding N1, and the current Id shown in FIG. 3 (C) flows through the primary winding N1 and the main switch Q1.
  • the synchronous rectification switch 8 and the diode Do of the synchronous rectification element Q2 are non-conductive, energy is stored in the transformer 2.
  • the smoothing capacitor Co is already charged, the voltage V2 of the secondary winding N2 and the output voltage Vo of the smoothing capacitor Co during the on period Ton of the main switch Q1 shown in FIG.
  • the capacitor C1 is charged based on the voltage Vds between the main terminals of the pair of synchronous rectifier elements Q2 shown in Fig. 3 (B), which has a value corresponding to the sum voltage of The voltage Vcl increases with a slope.
  • the Zener diode 23 is provided as shown in FIG. 2
  • the capacitor C1 is charged with the first current II having a value proportional to V2 + Vo ⁇ Vz, and the Zener diode 23 is provided. If not, the capacitor C1 is charged with the first current II having a value proportional to V2 + Vo.
  • the output of the comparator 20 is changed to a low level as shown in FIG.
  • the output of the comparator 20 changes from low level to high level, which causes the output V22 of the NOR circuit 22 to have low high level power.
  • the level is switched to ON, and the on-control of the synchronous rectification switch 8 ends. Even if the on-control of the synchronous rectification switch 8 is completed, the current Is flows through the diode Do. Since the current Is only flows through the diode Do only for a very short time and the value of the current is small, the diode Do will not be destroyed.
  • the energy of the transformer 2 can be reduced by turning the main switch Q1 on and off. It is possible to easily and accurately set the correspondence between the ratio between the accumulation time and the discharge time and the ratio between the charging time and the discharging time of the capacitor C1, and to set the ideal ON period of the synchronous rectification switch 8. Can do. In other words, the on-period of the synchronous rectification switch 8 is almost matched with the energy release period of the transformer 2 to maximize the efficiency improvement effect of the synchronous rectification. In addition, it is possible to suppress the occurrence of noise, circuit damage, and the like caused by the synchronous rectification switch 8 and the main switch Q1 being simultaneously turned on.
  • the first and second current sources 9 and 10 are current mirror circuits in the circuit of FIG. 2, the first and second currents II and 12 can be easily and accurately set to a desired ratio. it can.
  • the Zener diode 23 having the same voltage Vz as the output voltage Vo is provided in the circuit of FIG. 2, when the output voltage Vo is constant, the values of the first and second collector resistors R1 and R2 Is set to be the same, the ideal on-period of the synchronous rectification switch 8 is set.
  • the selective discharge diode 11a and the bias diode l ib function as a means for inhibiting the discharge of the capacitor C1 during the ON period of the main switch Q1, so the capacitor during the ON period of the main switch Q 1 Disabling discharge of C 1 can be easily achieved.
  • the semiconductor integration of the synchronous rectification control circuit 7 can be easily achieved.
  • the synchronous rectification control circuit 7 Since the synchronous rectification control circuit 7 is integrated in a semiconductor, the number of parts of the synchronous rectification control circuit 7 is increased, and the cost can be reduced.
  • the first and second transistors Qll and Q12 constituting the current mirror circuit are formed on the same semiconductor substrate, these characteristics can be easily aligned, and a desired current can be accurately supplied. Can do.
  • the third and fourth transistors Q1 3 and Q14 constituting the current mirror circuit are formed on the same semiconductor substrate, these characteristics can be easily aligned and the desired current can be accurately obtained. It can flow.
  • the synchronous rectification control circuit 7 and the synchronous rectification element Q2 are housed in the same enclosure, that is, the package, the synchronous rectification circuit 3 becomes a component, and the increase in the number of components and cost can be suppressed.
  • Example 2 Next, a switching power supply device according to the second embodiment shown in FIG. 4 will be described.
  • FIG. 4 and FIGS. 5 to 16 to be described later substantially the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals and description thereof is omitted. Also, refer to FIG. 1 and FIG. 3 in the description of FIG. 4 to FIG.
  • the switching power supply device of FIG. 4 is formed in the same manner as FIGS. 1 and 2 except that it has a modified synchronous rectifier circuit 3a. Further, the modified synchronous rectification circuit 3a of FIG. 4 is formed in the same manner as FIG. 2 except for the modified synchronous rectification control circuit 7a.
  • the synchronous rectification control circuit 7a of FIG. 4 is formed in the same manner as FIG. 2 except for the modified first current source 9a.
  • the first collector resistor R1 in the first current source 9a in FIG. 4 is connected between the collector of the second transistor Q12 and one end of the secondary winding N2.
  • the first current source 9a in FIG. 4 is formed in the same way as in FIG. 2 except that the Zener diode 23 is omitted and the connection location of the first collector resistor R1 is changed.
  • the modified first current source 9a has a function of optimally charging the capacitor C1 regardless of the change of the output voltage Vo. That is, the voltage Vz of the Zener diode 23 in FIG. 2 is fixed and does not change following the change of the output voltage Vo. Therefore, the circuit of FIG. 2 cannot supply the optimum charging current to the capacitor C1 when the output voltage Vo changes.
  • the first current source 9a in FIG. 4 supplies the optimum charging current to the capacitor C1 regardless of the change in the output voltage Vo.
  • the optimum charging current can be supplied to the capacitor C1 by the first current source 9a of FIG. 4 regardless of the change of the output voltage Vo.
  • the voltage V2 of the secondary winding N2 is applied to the first collector resistor R1 via the first diode D1 and the second transistor Q12. Therefore, the current flowing through the first collector resistor R1 is (V2 -V -V
  • the first and second transistors Qll and Q12 are current mirror circuits.
  • the current II flowing through the collector of the first transistor Q11 is the same as the current flowing through the first collector resistor R1, and can be expressed by the following equation.
  • This equation (14) is the same as the aforementioned equation (10), and has a value unrelated to the output voltage Vo. Therefore, according to the second embodiment of FIG. 4, an optimum synchronous rectification period can be obtained regardless of the change of the output voltage Vo. Further, since the Zener diode 23 is not used, the cost can be reduced by this amount.
  • the second current source 10 the selective discharge diode l la, the diode for diode l ib, and the pulse forming circuit 12 of the second embodiment of FIG. 4 are configured in the same manner as those of the first embodiment of FIG. Therefore, the same effects as those of the first embodiment can be obtained.
  • the switching power supply according to Embodiment 3 shown in FIG. 5 has the same configuration as that of FIGS. 1, 2, and 4 except for the modified synchronous rectifier circuit 3b. Further, the synchronous rectification circuit 3b of FIG. 5 is formed in the same manner as FIG. 4 except for the modified synchronous rectification control circuit 7b.
  • the synchronous rectification control circuit 7b in FIG. 5 omits the selective discharge diode 11a and the bias diode l ib in FIG. 4 and instead uses two voltage dividing resistors 31 and 32 and a comparator 33 as discharge prohibiting means.
  • a reference voltage source 34 and a discharge control switch Q5 are provided, and the others are formed in the same manner as in FIG.
  • the third transistor Q13 is directly connected in parallel to the capacitor C1.
  • a discharge control switch Q5 composed of an FET is connected in parallel to the fourth transistor Q14.
  • the positive input terminal of the comparator 33 for determining the ON period of the main switch Q1 is connected to the voltage dividing point of the two voltage dividing resistors 31, 32, and the negative input terminal is connected to the reference voltage source 34. It is.
  • the series circuit of the voltage dividing resistors 31 and 32 is connected between the drain and the source of the synchronous rectifier Q2 via conductors 18 and 19. Therefore, as shown in Fig.
  • the discharge control switch Q5 Since the output terminal of the comparator 33 is connected to the control terminal (gate) of the discharge control switch Q5, the discharge control switch Q5 is turned on while the main switch Q1 is on, and the third and fourth transistors Q13 Q14 is prohibited from turning on and capacitor C1 is prevented from discharging. As a result, the third and fourth transistors Q13 and Q14 conduct only during the off period Toff of the main switch Ql and pass the second current 12.
  • the voltage dividing resistors 31 and 32 are independently provided for the input of the comparator 33. However, the voltage dividing resistors 31 and 32 are omitted, and the voltage dividing resistors 15 and 15 of the conduction allowable period detecting means 13 are omitted. Sixteen voltage dividing points can be connected to the positive input terminal of comparator 33. Further, the comparator 33 can be omitted, and the output of the switch control circuit 5 in FIG. 1 can be supplied to the control terminal of the discharge control switch Q5 in FIG. 5 instead. In short, the control circuit of the discharge control switch Q5 is not limited to the voltage dividing resistors 31, 32, the comparator 33, and the reference voltage source 34. Any circuit that can do this is acceptable.
  • Example 3 of FIG. 5 has the same function as the selective discharge diode 11a of FIG. 4, Example 3 of FIG. 5 has the same effect as Example 2 of FIG. Have.
  • the switch 11 in FIG. 1 and the selective discharge diode 11a in FIG. 2 may be omitted, and a switch corresponding to the discharge control switch Q5 in FIG. 5 may be provided instead.
  • the switching power supply device is formed in the same manner as in FIGS. 1, 2 and 5 except for the modified synchronous rectifier circuit 3c.
  • the modified synchronous rectification control circuit 7c in FIG. 6 has a discharge resistor Rd in parallel with the capacitor C1 in FIG. 5, and the others are synchronized in FIG. It is formed in the same manner as the rectification control circuit 7b.
  • the discharge resistor Rd in Fig. 6 is provided to prevent the discharge of the capacitor C1 from ending within the off period Toff of the main switch Q1 when the output voltage Vo abnormally decreases. As shown in Fig.
  • the switch control circuit 5 that feedback-controls the output voltage Vo is provided, the switch control circuit is switched into a short-circuited state, that is, an impedance short-circuited state between the pair of DC output terminals 4a and 4b. 5 works to limit the ON width of the main switch Q1, and the output voltage Vo drops abnormally. Also, as shown in FIG. 1, the output voltage Vo abnormally decreases when a well-known overcurrent protection circuit is activated. When the output voltage Vo decreases in this way, the on-period Ton of the main switch Q1 becomes longer than that at normal load in order to compensate for this decrease. As a result, the peak value of the voltage Vcl of the capacitor C1 increases. On the other hand, when the output voltage Vo decreases as described above, the base-emitter voltage V power of the fourth transistor Q14 of the second current source 10 decreases.
  • Embodiment 4 in FIG. 6 is the same as FIG. 5 except for the discharge resistor Rd, the same effect as Embodiment 3 in FIG. 5 can be obtained. Note that the same discharge resistor Rd as shown in FIG. 6 can be connected in parallel to the capacitor C1 shown in FIGS.
  • the switching power supply apparatus is formed in the same manner as in FIGS. 1, 2 and 5 except for the modified synchronous rectifier circuit 3d. Further, the synchronous rectification circuit 3d in FIG. 7 is formed in the same manner as FIG. 5 except for the modified synchronous rectification control circuit 7d.
  • the synchronous rectification control circuit 7d in FIG. 7 includes the modified first current source 9b and the synchronous rectification in FIG. 5 except that the forced discharge switch 40 and the forced discharge logic circuit 41 are provided.
  • Control circuit 7 It is formed the same as b.
  • the first current source 9b in FIG. 7 is connected to the first emitter resistor R11 in place of the first diode D1 of the first current source 9a in FIG. 5, and the emitter of the second transistor Q12 is connected.
  • FIG. 5 instead of connecting to the emitter of the first transistor Q11, it is connected to the drain electrode of the synchronous rectifier Q2 via the second emitter resistor R12 and the conductor 18, and the others are connected to the first current source of FIG. It corresponds to the one formed in the same way as 9a.
  • R2 R12Z ⁇ R11 (R12 + R1) ⁇ is set in the above equation, it becomes the same as the above equation (9), and ideal synchronous rectification can be obtained easily and accurately.
  • first current source 9b in FIG. 7 can be connected in place of the first current source 9 in FIG. 2 or the first current source 9a in FIGS.
  • the forced discharge switch 40 shown as a field effect transistor is connected in parallel to the capacitor C1.
  • the logic circuit 41 as the forced discharge control circuit is composed of an inhibit AND gate, and is connected to the non-inverting input terminal connected to the output terminal of the comparator 20 and the voltage dividing points of the two voltage dividing resistors 15 and 16. It has an inverting input terminal and an output terminal connected to the control terminal (gate) of the forced discharge switch 40.
  • the logic circuit 41 composed of an inhibit AND gate outputs an output having the same logic as the signal at the non-inverting input terminal only when the inverting input terminal is at logic 0, that is, at a low level.
  • the logic circuit 41 can be an AND gate, and a NOT circuit can be connected between the voltage dividing points of the voltage dividing resistors 15 and 16 and one input terminal of the AND gate.
  • the logic circuit 41 includes the drain and source of the synchronous rectifier Q2 in FIG. 3B shown in t3 to t4 in FIG.
  • a high level output is generated when the inter-terminal voltage Vds is low and the output V20 of the comparator 20 shown in FIG. 3 (F) is high.
  • the forced discharge switch 40 is turned on during the period from t2 to t4 in FIG. 3, and the charge of the capacitor C1 is forcibly released.
  • capacitor C1 is forcibly discharged at the same time that synchronous rectifier Q2 is turned off.
  • the charge of the capacitor C1 is zero at the start of the ON period Ton of the main switch Q1, and this state force also means that charging starts.
  • the forced discharge circuit of capacitor C1 is provided to cope with the case where the current of transformer 2 switches from discontinuous mode to continuous mode.
  • the main switch Q1 When the main switch Q1 is on / off controlled at a constant frequency, the load condition Depending on the situation, the main switch Q1 may be turned on before the stored energy of the transformer 2 is released, and a continuous mode in which the current of the transformer 2 continuously flows may occur. If the forced discharge circuit composed of the forced discharge switch 40 and the logic circuit 41 in FIG.
  • the fifth embodiment of FIG. 7 has the same effect as that of the first to fourth embodiments of FIGS. 1 to 6 and the above-described forced discharge circuit.
  • a forced discharge circuit composed of the forced discharge switch 40 and the logic circuit 41 can be added to the synchronous rectification control circuits 7, 7a, 7b, and 7c in FIGS. 1, 2, 4, 4, 5, and 6. .
  • a forced discharge circuit similar to that in FIG. 7 is provided in the synchronous rectification control circuit in which the first and second current sources 9b and 10 in FIG. 7 are replaced with a charging circuit and a discharging circuit other than a current mirror circuit having a constant current characteristic. be able to.
  • another comparator having the same function as that of the comparator 20 can be provided, and the output of this other comparator can be sent to the logic circuit 41 instead of the output of the comparator 20. Further, instead of sending the output of the comparator 20 to the logic circuit 41, the output of the discharge control comparator 33 can be inverted and sent to the logic circuit 41.
  • the inverting input terminal of the logic circuit 41 can be connected to the voltage dividing point of the voltage dividing resistors 31 and 32 for discharge control, or can be connected to the output line of the switch control circuit 5 in FIG. Example 6
  • the switching power supply device of Example 6 in FIG. 8 is formed in the same manner as in FIG. 1, FIG. 2 and FIG. 7 except for the modified synchronous rectifier circuit 3e. Further, the synchronous rectification circuit 3e of FIG. 8 is formed in the same manner as FIG. 7 except for the modified synchronous rectification control circuit 7e.
  • the synchronous rectification control circuit 7e in FIG. 8 is provided with a pulse forming circuit 41a as a forced discharge control circuit instead of the forced discharge logic circuit 41 in FIG. 7, and the rest is the same as the synchronous rectification control circuit 7d in FIG. Formed.
  • FIG. 9 shows the state of each part of the switching power supply device of Example 6 in FIG. 8 as in FIG. However, the output V41a of the pulse forming circuit 41a is shown in FIG. 9 (F) instead of V20 in FIG. 3 (F).
  • the pulse forming circuit 41a in FIG. 8 forms a pulse with a time width sufficiently shorter than the on period Ton in synchronization with the end of turning off of the main switch Q1, that is, the start of turning on, to the forced discharge switch 40.
  • the noise forming circuit 41a is connected to the voltage dividing points of the voltage dividing resistors 15 and 16, and is turned on in synchronization with the on-start time t2 of the main switch Ql as indicated by t2 to t3 in FIG.
  • a very narrow pulse is generated sufficiently shorter than the period Ton.
  • the pulse forming circuit 41a can be formed by a timer or a differentiating circuit triggered at the on-start time t2.
  • the forced discharge switch 40 is turned on in response to the pulse of the pulse forming circuit 41a to forcibly discharge the capacitor C1.
  • a forced discharge circuit composed of the pulse forming circuit 41a and the forced discharge switch 40 of FIG. 8 can be added to the circuits of FIGS. 1, 2, and 4 to 6.
  • the pulse forming The input terminal of the line 4 la can be connected to the voltage dividing point of the voltage dividing resistors 31 and 32, or can be connected to the output line 26 of the switch control circuit 5 in FIG.
  • a charging / discharging circuit and a discharging circuit having no constant current characteristic can be provided.
  • the switching power supply device is formed in the same manner as FIG. 1 except for the modified synchronous rectifier circuit 3f. Further, the synchronous rectifier circuit 3f in FIG. 10 has the same configuration as that in FIG. 2 except for the modified synchronous rectifier control circuit 7f. The synchronous rectifier circuit 7f shown in FIG. 10 has the same configuration as that shown in FIG. 2 except that a modified first current source 9c is provided and the selective discharge switch 11a and the bias diode ib are omitted.
  • the first current source 9c in FIG. 10 corresponds to the first current source 9 in FIG. 2 in which the Zener diode 23 is omitted.
  • the third transistor Q13 of the second current source 10 in FIG. 10 is directly connected in parallel with the capacitor.
  • the first current II supplied from the first current source 9c in FIG. 10 is the same as the above-described equation (11), and can be expressed as follows.
  • the second current 12 of the second current source 10 can be expressed by the following equation.
  • the charging current Ic of the capacitor C1 can be expressed by the following equation.
  • the charging current Ic in Eq. (15) is the capacitor charging current as in the first current II in Eq. (10), and has a value unrelated to the output voltage Vo as in Eq. (10).
  • the switching power supply device has the same configuration as that of FIG. 1 except for the modified synchronous rectifier circuit 3g.
  • the synchronous rectifier circuit 3g in FIG. 11 is the same as FIG. 5 except for the modified synchronous rectifier control circuit 7g.
  • the synchronous rectification control circuit 7g of FIG. 11 is formed in the same manner as FIG. 5 except for the modified pulse forming circuit 12a.
  • the pulse forming circuit 12a of FIG. 11 is formed in the same manner as FIG. 5 except for the modified comparison and pulse forming circuit 14 ′.
  • the comparison and pulse formation circuit 14 in FIG. 11 and the comparison and pulse formation circuit 14 in FIG. 5 are added with a light load determination comparator 50, a light load determination reference voltage source 51, and an RS flip-flop 52.
  • the synchronous rectification control circuit 7g in FIG. 11 has the function of turning on the synchronous rectification switch 8 during the off period of the main switch Q3 and the load 4 connected between the pair of DC voltage output terminals 4a and 4b is rated load. And a function for determining whether or not the load 4 is lower than the predetermined load level, and a function for prohibiting the on-control of the synchronous rectification switch 8 when the load 4 is lower than the predetermined load level.
  • a function for determining whether or not the load 4 is lower than the predetermined load level
  • a function for prohibiting the on-control of the synchronous rectification switch 8 when the load 4 is lower than the predetermined load level are examples of the load 4 is lower than the predetermined load level.
  • the added comparator 50, reference voltage source 51, and RS flip-flop 52 are such that the load connected between the pair of DC power supply terminals 4a and 5b is significantly lighter than the rated load (normal load). It is used to judge whether or not there is a certain force, and to prohibit the on-drive of the synchronous rectification switch 8 under light load conditions. If the on-drive of the synchronous rectification switch 8 is prohibited at light load, the efficiency of the switching power supply at light load is improved. That is, when the synchronous rectification switch 8 is turned on, the power loss in the diode Do on the output side of the secondary winding N2 is reduced as described above.
  • the current on the secondary side at a load lighter than the rated load is smaller than the secondary current at the rated load, and the amount of power loss reduced by the synchronous rectification switch 8 is also reduced.
  • it is shown as having the drive function of the switch 8 for synchronous rectification When the synchronous rectifier switch 8 is turned on by the NOR circuit 22, power loss occurs. This power loss during on-drive is almost constant regardless of the load change. For this reason, when the load is light, the amount of power loss due to the driving of the synchronous rectification switch 8 is larger than the loss reduction amount based on the synchronous rectification switch 8. Therefore, in the eighth embodiment of FIG. 11, the driving of the synchronous rectification switch 8 is prohibited at light load.
  • the positive input terminal of the light load determination comparator 50 in FIG. 11 is connected to the capacitor C1, and the negative input terminal is connected to the reference voltage source 51 indicating a predetermined light load.
  • the reference voltage V51 of the reference voltage source 51 is the difference between the maximum value of the voltage Vc 1 of the capacitor C 1 at normal load and the reference voltage value Vr of the reference voltage source 21 for synchronous rectification as shown by the chain line in FIG. It is set to a value higher than the maximum value of the voltage Vcl of the capacitor C1 at the time of light load.
  • a preferable value of the reference voltage V51 of the reference voltage source 51 is 5 to 30% of the maximum value of the voltage Vcl at the normal load, that is, at the rated load.
  • the reference voltage V51 of the reference voltage source 51 is obtained by reducing the amount of power loss due to the driving of the synchronous rectifying switch 8 and the amount of power loss caused by the driving of the synchronous rectifying switch 8 when the load amount is equal to the capacitor C1. It is desirable to be equal to the maximum value of voltage Vcl.
  • the set input terminal S of the RS flip-flop 52 is connected to the comparator 20 for determining the synchronous rectification period, the reset input terminal R is connected to the light load determination comparator 50, and the output terminal Q is connected to the NOR circuit 22.
  • the voltage Vcl of the capacitor C1 is proportional to the on-time width of the main switch Q1 in FIG.
  • the ON time width of the main switch Q1 becomes narrower than that at the normal load. Therefore, the voltage of capacitor C1 becomes low at light load.
  • the output of the comparator 50 continuously goes low, making it impossible to reset the RS flip-flop.
  • the RS flip-flop 52 maintains the state set by the output of the synchronous rectification comparator 20, and the output of the RS flip-flop 52 becomes continuously high.
  • the load is light, the output of the NOR circuit 22 continuously becomes a low level, and the on-drive of the synchronous rectification switch 8 is prohibited.
  • the light load determination means can be configured other than the circuit of FIG. For example, instead of inputting the voltage Vcl of the capacitor C1 to the comparator 50, a means for generating a signal indicating the light load mode by linking with the switching of the size of the load 4 is provided. A low level signal can be input to the comparator 50. Further, the comparator 50 can be omitted, and a signal indicating the light load mode can be directly input to the reset terminal of the RS flip-flop 52.
  • a drive prohibiting switch for prohibiting the on-drive of the synchronization organizing switch 8 can be provided.
  • This drive prohibiting switch is connected to, for example, a power supply line (not shown) of the NOR circuit 22 and is on / off controlled by the output of the comparator 50.
  • a drive circuit is provided at the output stage of the NOR circuit 22 and the above-mentioned drive prohibition switch is connected to the power supply line of this drive circuit, and this drive prohibition switch is controlled to be turned off at light load. 8 can be prohibited.
  • the comparator 20 of FIG. 10 can have a known hysteresis.
  • the lower trigger level of the comparator 20 hysteresis is set to the reference voltage value Vr in Fig. 3 (E)
  • the upper trigger level is set to the reference voltage value Vr and the maximum value of the normal voltage Ccl of the capacitor C1.
  • the reference voltage V51 has a value higher than the maximum value of the voltage Vc1 of the capacitor C1 at light load.
  • the on-drive of the synchronous rectification switch 8 can be prohibited. Therefore, the same effect as the circuit of FIG. 11 can be obtained by providing the comparator 20 with hysteresis.
  • the lower trigger level in hysteresis operation is a comparator having hysteresis
  • the 20 means that the output of the comparator 20 changes when the lower trigger level crosses the lower trigger level from the high level to the low level.
  • the upper trigger level means that the input of the comparator 20 is higher than the upper trigger level. This means the level at which the output of comparator 20 changes when the trigger level crosses the low level side force to the high level side.
  • the discharge circuit 10a in FIG. 11 is shown as including the second current source 10, the resistors 31, 32, the comparator 33, the reference voltage source 34, and the switch Q5 in FIG.
  • Example 8 of FIG. 11 has the same effect as Examples 1-7 in addition to the effect based on prohibiting synchronous rectification at light load.
  • the reference voltage source 51, the RS flip-flop 52, and the means for prohibiting synchronous rectification at the time of a light load or those having the same function as those of FIG. 11, FIG. 2, FIG. 4, FIG.
  • the circuit of FIG. 7, FIG. 8, and FIG. 10 can also be applied.
  • FIG. 12 shows the secondary winding N 2 and the output side circuit of the switching power supply device according to the ninth embodiment.
  • the primary side circuit of the switching power supply of Example 9 is the same as that shown in FIG.
  • the switching power supply of Example 9 is configured as a forward type DC-DC converter, and the polarity of the secondary winding N2 in FIG. 12 is set opposite to that in FIG.
  • Secondary winding N2 is connected to DC output terminals 4a and 4b via rectifier diode 60, smoothing circuit 3h and smoothing capacitor Co.
  • the smoothing capacitor Co is shown with the force shown outside the smoothing circuit 3h.
  • the smoothing circuit 3h in FIG. 12 is connected in parallel to the inductor L1 connected in series to the line between the secondary winding N2 and the smoothing capacitor Co, and to the inductor L1 and the smoothing capacitor Co. And a synchronous rectification control circuit 7d.
  • Synchronous rectification element Q2 is a force generally called a commutation rectification element, a flywheel element, or a smoothing rectification element.
  • Q2 is also synchronous rectification in FIG. It will be called an element.
  • the synchronous rectifying device Q2 in Fig. 12 has the same configuration as in Examples 1 to 8, and is connected in parallel to the secondary winding N2 via a diode 60 as a rectifying device.
  • Figure 12 Synchronous rectification control circuit 7d has the same configuration as that shown by the same reference numerals in FIG.
  • the rectifier diode 60 Since the rectifier diode 60 is conductive during the ON period of the main switch Q1, energy is stored in the inductor L1 during the ON period of the main switch Q1. As is well known, the energy stored in the inductor L1 is released through a path including the inductor L1, the smoothing capacitor Co, and the synchronous rectifier Q2.
  • the operation in which the synchronous rectifier element Q2 in FIG. 12 conducts during the discharge period of the stored energy of the inductor L1 is the same as the operation in which the synchronous rectifier element Q2 conducts in the discharge period of the stored energy of the transformer 2 in Examples 1-8.
  • the circuit consisting of the main switch Q1, the transformer 2 and the diode 60 can be called an intermittent voltage supply means or an intermittent voltage supply switching means for supplying voltage to the inductor L1 intermittently. .
  • the synchronous rectification switch 8 of the synchronous rectification element Q2 is turned on so as to substantially coincide with the discharge period of the stored energy of the inductor L1. It becomes possible to drive the synchronous rectification switch 8 and to reduce the power loss in the smoothing circuit 3h.
  • Capacitor CI in Figure 12 ignores diodes Dl, D2 V, transistors Qll, Q12 V
  • the maximum value of voltage Vcl of capacitor C1 is as follows.
  • Vcl (V2-Vo) Ton / (R1C1)
  • the capacitor C1 is discharged by the second current 12 expressed by the following equation.
  • the discharge time of the capacitor C1 is the same as the discharge time Td of the stored energy of the inductor L1. Therefore, if the resistors R1 and R2 are set to the same value in the ninth embodiment, the synchronous rectification switch 8 can be turned on for an optimum time as in the first to eighth embodiments.
  • the force that allows continuous current to flow through inductor L1 is because capacitor C1 is discharged every period by forced discharge switch 40, so the charge / discharge time of capacitor C1 is limited to the change in current in inductor L1. Can be matched.
  • FIG. 13 shows a chopper type switching power supply apparatus according to the tenth embodiment.
  • the main switch Q1 as an intermittent voltage supply means is connected in series between the DC power supply terminal la and the output terminal 4a, and is turned on / off by a control signal output from the switch control circuit 5a.
  • DC output terminals 4a and 4b are connected to the output side of the main switch Q1 through the same smoothing circuit 3h and smoothing capacitor Co as in Fig. 12.
  • the input voltage Vin of the DC power supply terminals la and lb is intermittently input to the smoothing circuit 3h by the main switch Q1. Therefore, with the smoothing inductor L1 as a reference, the main switch Q1 can be called an intermittent voltage supply means or an intermittent voltage supply switching means for supplying voltage to the inductor L1 intermittently.
  • the synchronous rectification switch 8 in the circuit of FIG. 13 operates equivalently when the voltage V2 of the secondary winding N2 of FIG. 12 is replaced with the voltage of the smoothing inductor L1, and has the same effect as the embodiment 9 of FIG. be able to.
  • the NOT circuit 20a shown in FIG. 14 is used instead of the comparator 20 and the reference voltage source 21 in the comparison and pulse forming circuit 14 shown in FIG. 1, FIG. 2, FIG. 4 to FIG. Can be provided.
  • the NOT circuit 20a in Fig. 14 has a threshold value similar to the reference voltage value Vr, shapes the voltage Vcl of the capacitor C1 into a binary waveform, and outputs the same pulse as in Fig. 3 (F). .
  • an input inverting AND circuit 22a can be provided instead of the NOR circuit 22 of each of the embodiments described above.
  • NOR circuit 20b connected to the capacitor C1 can be provided instead of the NOT circuit 20a in FIG.
  • the two inputs of NOR circuit 20b are short-circuited, it functions in the same way as the NOT circuit.
  • a NOT circuit 22b and an AND circuit 20c can be provided instead of the comparator 20, the reference voltage source 21 and the NOR circuit 22 in FIG. it can.
  • One input terminal of the AND circuit 20c is connected to the voltage dividing conductor 17 via the NOT circuit 22b, and the other input terminal is connected to the capacitor C1.
  • the input terminal connected to the capacitor of the AND circuit 20c has a threshold value corresponding to the reference voltage value Vr in Fig. 1 and shapes the voltage Vcl of the capacitor C1. Generate output.
  • the present invention can be applied to other switching power supply devices such as a well-known step-up DC-DC converter.
  • the first and second emitter resistors Rl l and R12 in FIGS. 7 and 8 can be omitted.
  • the present invention can be used for a DC power supply device.

Abstract

本発明は同期整流回路の同期整流用スイッチを所望時間のみオンにすることが可能なスイッチング電源装置に関する。このスイッチング電源装置は、直流電源（１）に１次巻線（Ｎ1） を介して接続された主スイッチ（Ｑ1） を有する。２次巻線（Ｎ2） に同期整流素子（Ｑ2 ）を介して平滑コンデンサ（Ｃo ）が接続されている。同期整流素子（Ｑ2 ）は同期整流用スイッチ（８）とダイオード（Ｄｏ）との並列回路から成る。ダイオード（Ｄｏ）がオンになる期間中に同期整流用スイッチ（８）をオンにするために、コンデンサ（Ｃ１）、第１及び第２の電流源（９）、（１０）、導電許容期間検出手段（１３）、及び比較及びパルス形成回路（１４）が設けられている。

Description

明 細 書
スイッチング電源装置
技術分野
[0001] 本発明は同期整流回路を有するスイッチング電源装置に関する。
背景技術
[0002] フライバック型 DC— DC変換回路を含む典型的なスイッチング電源装置は、対の 直流電源端子と、 1次卷線及び 2次卷線を有するトランスと、対の直流電源端子間に 1次卷線を介して接続された主スィッチと、 2次卷線に整流ダイオードを介して接続さ れた平滑コンデンサとから成る。
[0003] 上記スイッチング電源装置において、主スィッチを PWMパルスでオン'オフ制御す ると、対の直流電源端子間の電圧が断続され、主スィッチのオン期間にトランスにェ ネルギ一が蓄積され、オフ期間にトランス力 エネルギーが放出される。 2次卷線に 接続された整流ダイオードは主スィッチのオフ期間に導通して平滑コンデンサに充 電電流が流れる。
[0004] ところで、 2次卷線に接続された整流ダイオードに例えば約 0. 8Vの電圧降下が生 じ、電力損失が生じる。この整流ダイオードにおける電力損失及び電圧降下を低減 するために整流ダイオードに並列に同期整流用スィッチを接続し、整流ダイオードの 導通期間に同期整流用スィッチをオンにする技術が例えば日本の特開平 9 1637 36号公報等で知られている。ノ《イポーラトランジスタ、電界効果トランジスタ等力も成 る同期整流用スィッチを使用すると、ここでの電圧降下は整流ダイオードよりも低い例 えば約 0. 2Vとなり、トランスの 2次側における電圧降下及び電力損失を低減すること ができる。
[0005] しかし、時間幅が入力電圧及び負荷の変動に応じて変化する整流ダイオードの導 通期間に合せて正確且つ容易に整流用スィッチをオン制御することが困難であった 。また、負荷急変等でスイッチング電源装置の出力電圧が急に低下すると、出力電 圧の帰還制御によって主スィッチのオン時間幅が急激に大きくなり、主スィッチのォ ン期間と同期整流用スィッチのオン期間との重なりが生じる虞れがある。このような状 態が生じると、ノイズの発生及び回路素子の破壊等が生じる虞れがある。
なお、この種の問題は、フライバック型 DC— DC変換回路に限ることなぐフォヮ一 ド型 DC— DC変換回路、チヨツバ型変換回路等のスイッチング電源装置においても 生じる。
特許文献 1 :特開平 9— 163736号公報
発明の開示
発明が解決しょうとする課題
[0006] 従って、本発明が解決しょうとする課題は、同期整流用スィッチの最適制御を正確 且つ容易に行うことができない点であり、本発明の目的は上記課題を解決することが できるスイッチング電源装置を提供することである。
課題を解決するための手段
[0007] 上記課題を解決するための本発明は、
直流入力電圧を供給する直流電圧入力手段と、
インダクタンス手段と、
前記インダクタンス手段に断続的に電圧を供給するために前記直流電圧入力手段 と前記インダクタンス手段との間に接続され且つ前記直流入力電圧を断続する主ス イッチを有して 、る断続電圧供給手段と、
前記主スィッチの制御端子に接続され且つ前記主スィッチをオンオフ制御する機 能を有しているスィッチ制御回路と、
直流電圧を出力する対の直流電圧出力端子と、
前記対の直流電圧出力端子間に接続された平滑コンデンサと、
前記インダクタンス手段と平滑コンデンサとの直列回路に対して並列に接続された同 期整流用スィッチと、
前記同期整流用スィッチに並列接続された寄生又は個別の整流ダイオードと、 前記同期整流用スィッチの制御端子に接続された同期整流制御回路と を備えたスイッチング電源装置であって、
前記同期整流制御回路は、
前記同期整流用スィッチのオン期間を決定するための同期整流期間決定用コンデ ンサと、
前記同期整流期間決定用コンデンサに接続され且つ前記同期整流期間決定用コ ンデンサに対して前記主スィッチのオン期間に前記インダクタンス手段の電圧に対 応した値の充電電流を供給する機能を有している第 1の電流源と、
前記同期整流期間決定用コンデンサに接続され且つ前記直流出力電圧に対応し た値の放電電流を流す機能を有して!/、る第 2の電流源と、
前記主スィッチのオンオフ状態を示す信号が得られる箇所に接続され且つ前記同 期整流用スィッチの導通許容期間を検出する機能を有している導通許容期間検出 手段と、
前記同期整流期間決定用コンデンサと前記導通許容期間検出手段と前記同期整流 用スィッチの制御端子とに接続され且つ前記同期整流期間決定用コンデンサの電 圧が所定基準値よりも高いか否かを判定する機能及び前記同期整流期間決定用コ ンデンサの電圧が前記所定基準値よりも高いと同時に前記導通許容期間である時に 前記同期整流用スィッチのオン制御パルスを形成して前記同期整流用スィッチの制 御端子に供給する機能を有している比較及びパルス形成回路と
を備えていることを特徴とするスイッチング電源装置に係わるものである。
本発明における前記インダクタンス手段の電圧に対応した値の充電電流とは、前記 インダクタンス手段の電圧が所定値よりも高くなつた時に大きくなり、前記インダクタン ス手段の電圧が所定値よりも低くなつた時に小さくなるように変化する充電電流を意 味する。要するに、本発明における前記インダクタンス手段の電圧に対応した値の充 電電流とは、前記インダクタンス手段の電圧の変化に従って変化する充電電流を意 味する。また、前記インダクタンス手段の電圧とは、例えばトランスの 2次卷線の電圧 又は平滑インダクタの電圧を意味する。また、本発明における前記直流出力電圧に 対応した値の放電電流とは、前記直流出力電圧が定格直流出力電圧よりも高くなつ た時に大きくなり、前記直流出力電圧が定格直流出力電圧よりも低くなつた時に小さ くなるように変化する放電電流を意味する。要するに、本発明における前記直流出力 電圧に対応した値の放電電流とは、前記直流出力電圧の変化に従って変化する放 電電流を意味する。 なお、前記インダクタンス手段は 1次卷線と 2次卷線とを有するトランスであり、前記断 続電圧供給手段は前記直流電圧入力手段と前記 1次卷線との間に接続された主ス イッチであり、前記同期整流用スィッチは前記 2次卷線から前記平滑コンデンサに至 る電流通路に直列に接続されており、前記整流ダイオードは前記主スィッチのオン 期間に前記 2次卷線に誘起する電圧で逆バイアスされる方向性を有していることが望 ましい。
また、前記断続電圧供給手段は、前記直流電圧入力手段に接続された 1次卷線と、 この 1次卷線に電磁結合された 2次卷線と、前記直流電圧入力手段と前記 1次卷線と の間に接続された主スィッチと、前記 2次卷線から前記平滑コンデンサに至る電流通 路に直列に接続され且つ前記主スィッチのオン期間に前記 2次卷線に誘起する電 圧で導通する方向性を有している整流素子とから成り、前記インダクタンス手段は前 記 2次卷線から前記平滑コンデンサに至る電流通路に直列に接続され平滑インダク タであり、前記同期整流用スィッチは前記平滑インダクタと前記平滑コンデンサとの 直列回路に対して並列に接続され且つ前記 2次卷線に前記整流素子を介して並列 に接続されて ヽることが望ま ヽ。
また、前記インダクタンス手段は前記直流電圧入力手段から前記平滑コンデンサに 至る電流通路に直列に接続された平滑インダクタであり、前記断続電圧供給手段は 、前記直流電圧入力手段と前記平滑インダクタとの間に接続された主スィッチであり 、前記同期整流用スィッチは前記平滑インダクタを介して前記平滑コンデンサに並 列に接続されて ヽることが望ま ヽ。
また、更に、前記第 2の電流源による前記同期整流期間決定用コンデンサの放電 を前記主スィッチのオン期間に禁止する放電禁止手段を有することが望ましい。 また、前記第 1の電流源は前記主スィッチのオン期間に前記同期整流期間決定用 コンデンサに第 1の電流 (11)を供給するものであり、前記第 2の電流源は前記主スィ ツチのオフ期間に前記同期整流期間決定用コンデンサを放電させるための第 2の電 流 (12)を流すものであり、前記第 1の電流 (II)と前記第 2の電流 (12)との比 (ΠΖΙ2 )が、前記主スィッチのオン期間における前記インダクタンス手段の電圧 (V2)に前記 対の直流電圧出力端子間の出力電圧 (Vo)を加算した値 (V2+Vo)と前記出力電 圧 (Vo)との比 { (V2+Vo) /Vo }に等 U、ことが望まし 、。
また、前記第 1の電流源は前記主スィッチのオン期間に前記同期整流期間決定用 コンデンサに第 1の電流 (11)を供給するものであり、前記第 2の電流源は前記主スィ ツチのオフ期間に前記同期整流期間決定用コンデンサを放電させるための第 2の電 流 (12)を流すものであり、前記第 1の電流 (II)と前記第 2の電流 (12)との比 (ΠΖΙ2 )が、前記主スィッチのオン期間における前記同期整流用スィッチの対の主端子間の 電圧 (Vds)力も所定のレベルシフト電圧 (Vz)を減算した値 (Vds-Vz)と前記出力 電圧 (Vo)との比 { (Vds-Vz) /Vo }に等し 、ことが望まし 、。
また、前記第 1の電流源は前記主スィッチのオン期間に前記同期整流期間決定用 コンデンサに第 1の電流 (11)を供給するものであり、前記第 2の電流源は前記主スィ ツチのオフ期間に前記同期整流期間決定用コンデンサを放電させるための第 2の電 流 (12)を流すものであり、前記第 1の電流 (II)と前記第 2の電流 (12)との比 (ΠΖΙ2 )力 前記主スィッチのオン期間における前記前記インダクタンス手段の対の端子間 の電圧 (V2)と前記出力電圧 (Vo)との比 (V2ZVo)に等 U、ことが望ま U、。
また、前記第 1の電流源は前記主スィッチのオン期間に前記同期整流期間決定用コ ンデンサと前記第 2の電流源との組合せに第 1の電流 (II)を供給するものであり、前 記第 2の電流源は前記主スィッチのオン期間とオフ期間との両方において前記同期 整流期間決定用コンデンサを放電させるための第 2の電流 (12)を流すものであり、前 記第 1の電流 (II)から前記第 2の電流 (12)を減算した値 (11 -12)と前記第 2の電流 (12)との比 { (II 12) ZI2}が、前記主スィッチのオン期間における前記同期整流用 スィッチの対の主端子間の電圧 (Vds)力 前記対の直流電圧出力端子間の出力電 圧 (Vo)を減算した値 (Vds— Vo)と前記出力電圧 (Vo)との比 { (Vds— Vo) /Vo} に等しいことが望ましい。
また、前記第 1の電流源は第 1のカレントミラー回路であり、前記第 2の電流源は第 2のカレントミラー回路であることが望まし 、。
また、前記第 1の電流源は、前記同期整流用スィッチの一方の主端子に接続され たェミッタと前記同期整流期間決定用コンデンサの一端に接続されたコレクタとを有 する第 1のトランジスタと、前記第 1のトランジスタのェミッタに接続されたェミッタと前 記第 1のトランジスタのベースに接続されたベース及びコレクタとを有する第 2のトラン ジスタと、前記第 2のトランジスタのコレクタと前記同期整流用スィッチの他方の主端 子との間に接続された第 1のコレクタ抵抗とから成ることが望ましい。
また、前記第 1の電流源は、前記同期整流用スィッチの一方の主端子に接続され たェミッタと前記同期整流期間決定用コンデンサの一端に接続されたコレクタとを有 する第 1のトランジスタと、前記第 1のトランジスタのェミッタに接続されたェミッタと前 記第 1のトランジスタのベースに接続されたベース及びコレクタとを有する第 2のトラン ジスタと、前記第 2のトランジスタのコレクタと前記同期整流用スィッチの他方の主端 子との間に接続された第 1のコレクタ抵抗と、前記同期整流用スィッチの一方の主端 子と前記第 1のトランジスタのェミッタの間に接続され且つ前記出力電圧 (Vo)と同一 のツエナー電圧を有して 、るツエナーダイオードと力 成ることが望まし 、。
また、前記第 1の電流源は、前記同期整流用スィッチの一方の主端子に接続され たェミッタと前記同期整流期間決定用コンデンサの一端に接続されたコレクタとを有 する第 1のトランジスタと、前記第 1のトランジスタのェミッタに接続されたェミッタと前 記第 1のトランジスタのベースにそれぞれ接続されたベース及びコレクタとを有する第 2のトランジスタと、前記第 2のトランジスタのコレクタに接続された一端と前記対の直 流電圧出力端子の一方に接続された他端とを有する第 1のコレクタ抵抗とから成るこ とが望ましい。
また、前記第 2の電流源は、前記平滑コンデンサの一端に接続されたェミッタと前 記同期整流期間決定用コンデンサの一端に接続されコレクタとを有する第 3のトラン ジスタと、前記平滑コンデンサの一端に接続されたェミッタと前記第 3のトランジスタの ベースにそれぞれ接続されたベース及びコレクタとを有する第 4のトランジスタと、前 記平滑コンデンサの他端と前記第 4のトランジスタのコレクタとの間に接続された第 2 のコレクタ抵抗とから成ることが望ま U、。
また、前記放電禁止手段は、前記同期整流期間決定用コンデンサの一端と前記第 3のトランジスタのコレクタとの間に接続された選択放電用ダイオードと、前記同期整 流用スィッチの一方の主端子と前記第 3のトランジスタのコレクタとの間に接続された バイアス用ダイオードとから成ることが望まし 、。 また、前記放電禁止手段は、前記第 4のトランジスタに並列に接続された放電阻止 用スィッチと、前記主スィッチのオン期間に前記放電阻止用スィッチをオン制御する 放電阻止制御回路とから成ることが望ま 、。
また、前記第 1の電流源は、前記同期整流用スィッチの一方の主端子に接続され たェミッタと前記同期整流期間決定用コンデンサの一端に接続されたコレクタとを有 する第 1のトランジスタと、前記第 1のトランジスタのェミッタに接続されたェミッタと前 記第 1のトランジスタのベースに接続されたベース及びコレクタとを有する第 2のトラン ジスタと、前記第 2のトランジスタのコレクタと前記同期整流用スィッチの他方の主端 子との間に接続された第 1のコレクタ抵抗とから成り、前記第 2の電流源は、前記平滑 コンデンサの一端に接続されたェミッタと前記同期整流期間決定用コンデンサの一 端に接続されコレクタとを有する第 3のトランジスタと、前記平滑コンデンサの一端に 接続されたェミッタと前記第 3のトランジスタのベースにそれぞれ接続されたベース及 びコレクタとを有する第 4のトランジスタと、前記平滑コンデンサの他端と前記第 4のト ランジスタのコレクタとの間に接続された第 2のコレクタ抵抗とから成ることが望ましい また、更に、前記同期整流期間決定用コンデンサに並列に接続された放電調整用 抵抗を有して ヽることが望ま 、。
また、前記導通許容期間検出手段は、前記同期整流用スィッチの 1対の主端子間の 電圧を検出する手段であることが望ましい。
また、前記比較及びパルス形成回路は、前記所定電圧値として所定の基準電圧を 与える基準電圧源と、前記同期整流期間決定用コンデンサに接続された第 1の入力 端子と前記基準電圧源に接続された第 2の入力端子とを有する比較器と、前記導通 許容期間検出手段に接続された第 1の入力端子と前記比較器に接続された第 2の 入力端子とを有し、前記導通許容期間検出手段の出力が前記主スィッチのオフを示 し且つ前記同期整流期間決定用コンデンサの電圧が前記基準電圧よりも高いことを 示す出力が前記比較器力 得られている時に前記同期整流用スィッチにオン制御 パルスを供給する論理回路とから成ることが望まし 、。
また、前記比較及びパルス形成回路は、前記所定基準値として機能するしきい値 を有し且つ前記同期整流期間決定用コンデンサの電圧が前記しきい値よりも高い時 に第 1のレベルの出力を発生し、前記同期整流期間決定用コンデンサの電圧が前記 しきい値よりも低い時に第 2のレベルの出力を発生する第 1の論理回路と、前記導通 許容期間検出手段に接続された第 1の入力端子と前記第 1の論理回路に接続され た第 2の入力端子とを有し、前記導通許容期間検出手段の出力が前記主スィッチの オフを示し同時に前記第 1の論理回路が前記第 1のレベルの出力を発生している時 に前記同期整流用スィッチにオン制御パルスを供給する第 2の論理回路とから成るこ とが望ましい。
また、前記同期整流制御回路は、半導体集積回路力も成ることが望ましい。
また、前記同期整流用スィッチと前記整流ダイオードと前記同期整流制御回路とは 、同一の包囲体に収容されていることが望ましい。
本願の別の発明は、直流入力電圧を供給する直流電圧入力手段と、インダクタン ス手段と、前記インダクタンス手段に断続的に電圧を供給するために前記直流電圧 入力手段と前記インダクタンス手段との間に接続され且つ前記直流入力電圧を断続 する主スィッチを有して ヽる断続電圧供給手段と、前記主スィッチの制御端子に接続 され且つ前記主スィッチをオンオフ制御する機能を有しているスィッチ制御回路と、 直流電圧を出力する対の直流電圧出力端子と、前記対の直流電圧出力端子間に接 続された平滑コンデンサと、前記インダクタンス手段と平滑コンデンサとの直列回路 に対して並列に接続された同期整流用スィッチと、前記同期整流用スィッチに並列 接続された寄生又は個別の整流ダイオードと、前記同期整流用スィッチの制御端子 に接続された同期整流制御回路とを備えたスイッチング電源装置であって、前記同 期整流制御回路は、前記同期整流用スィッチのオン期間を決定するための同期整 流期間決定用コンデンサと、前記同期整流期間決定用コンデンサに接続され且つ 前記主スィッチのオン期間に前記同期整流期間決定用コンデンサを充電する機能 を有している充電回路と、前記同期整流期間決定用コンデンサに接続され且つ前記 同期整流期間決定用コンデンサの放電電流を流す機能を有している放電回路と、前 記主スィッチのオンオフ状態を示す信号が得られる箇所に接続され且つ前記同期整 流用スィッチの導通許容期間を検出する機能を有している導通許容期間検出手段と 、前記同期整流期間決定用コンデンサと前記導通許容期間検出手段と前記同期整 流用スィッチの制御端子とに接続され且つ前記同期整流期間決定用コンデンサの 電圧が所定基準値よりも高いか否かを判定する機能及び前記同期整流期間決定用 コンデンサの電圧が前記所定基準値よりも高いと同時に前記導通許容期間である時 に前記同期整流用スィッチのオン制御パルスを形成して前記同期整流用スィッチの 制御端子に供給する機能を有して 、る比較及びパルス形成回路と、前記同期整流 期間決定用コンデンサに並列に接続された強制放電用スィッチと、前記同期整流用 スィッチのオン制御終了時点又は前記主スィッチのオン制御開始時点に同期して強 制放電用スィッチを所定時間だけオン制御する制御回路とを備えていることを特徴と するスイッチング電源装置に係わるものである。
本願の更に別の発明は、直流入力電圧を供給する直流電圧入力手段と、インダクタ ンス手段と、前記インダクタンス手段に断続的に電圧を供給するために前記直流電 圧入力手段と前記インダクタンス手段との間に接続され且つ前記直流入力電圧を断 続する主スィッチを有して ヽる断続電圧供給手段と、前記主スィッチの制御端子に接 続され且つ前記主スィッチをオンオフ制御する機能を有しているスィッチ制御回路と 、直流電圧を出力する対の直流電圧出力端子と、前記対の直流電圧出力端子間に 接続された平滑コンデンサと、前記インダクタンス手段と平滑コンデンサとの直列回 路に対して並列に接続された同期整流用スィッチと、前記同期整流用スィッチに並 列接続された寄生又は個別の整流ダイオードと、前記同期整流用スィッチのオン期 間を決定するための同期整流期間決定用コンデンサと、前記同期整流期間決定用 コンデンサに接続され且つ前記主スィッチのオン期間に前記同期整流期間決定用コ ンデンサを充電する機能を有している充電回路と、前記同期整流期間決定用コンデ ンサに接続され且つ前記同期整流期間決定用コンデンサの放電電流を流す機能を 有して 、る放電回路と、前記主スィッチのオンオフ状態を示す信号が得られる箇所に 接続され且つ前記同期整流用スィッチの導通許容期間を検出する機能を有している 導通許容期間検出手段と、前記同期整流期間決定用コンデンサと前記導通許容期 間検出手段と前記同期整流用スィッチの制御端子とに接続され且つ前記同期整流 期間決定用コンデンサの電圧が所定基準値よりも高いか否かを判定する機能及び 前記同期整流期間決定用コンデンサの電圧が前記所定基準値よりも高いと同時に 前記導通許容期間である時に前記同期整流用スィッチのオン制御パルスを形成して 前記同期整流用スィッチの制御端子に供給する機能及び前記対の直流電圧出力端 子間に接続された負荷が定格負荷よりも低く設定された所定負荷レベルよりも低いか 否かを判定する機能と前記負荷が前記所定負荷レベルよりも低い時に前記同期整 流用スィッチのオン制御を禁止する機能を有している比較及びパルス形成回路とを 備えていることを特徴とするスイッチング電源装置に係わるものである。
発明の効果
本願発明は、前記同期整流用スィッチのオン期間を決定するための同期整流期間 決定用コンデンサと、前記同期整流期間決定用コンデンサに接続され且つ前記同 期整流期間決定用コンデンサに対して前記主スィッチのオン期間に前記インダクタ ンス手段の電圧に対応した値の充電電流を供給する機能を有して!、る第 1の電流源 と、前記同期整流期間決定用コンデンサに接続され且つ前記直流出力電圧に対応 した値の放電電流を流す機能を有している第 2の電流源とを有して前記同期整流用 スィッチのオン期間を決定しているので、主スィッチのオンオフによるインダクタンス 手段のエネルギーの蓄積時間と放出時間との比と、前記同期整流期間決定用コン デンサの充電時間と放電時間との比の対応関係を容易且つ正確に設定することが でき、同期整流用スィッチの理想的なオン期間を設定することができる。即ち同期整 流用スィッチのオン期間をインダクタンス手段のエネルギー放出期間にほぼ一致さ せて同期整流による効率向上の効果を最大限に得ることができ、且つ同期整流用ス イッチと主スィッチとが同時にオン状態になることによるノイズ発生、回路の破壊等の 弊害を抑制することができる。
また、本発明の好ましい実施形態によれば、同期整流期間決定用コンデンサの最適 条件での充電及び放電を容易に行うことが可能になる。
また、本発明の好ましい別の実施形態によれば、同期整流期間決定用コンデンサの 最適条件での充電を容易に行うことが可能になる。
また、本発明の好ましい更に別の実施形態によれば、同期整流期間決定用コンデン サの所望の放電電流を容易且つ正確に流すことができる。 また、本発明の好ましい更に別の実施形態によれば、主スィッチのオン期間における 同期整流期間決定用コンデンサの放電禁止を容易に達成することができる。
また、本発明の好ましい更に別の実施形態によれば、同期整流用スィッチの導通 許容期間を容易に検出することができる。
また、本発明の好ましい更に別の実施形態によれば、比較及びパルス形成回路を簡 単に構成することができる。
また、本発明の好ましい更に別の実施形態によれば、同期整流制御回路は特別な 調整回路を含んで 、な 、ので、半導体集積化を容易に達成できる。
また、本発明の好ましい更に別の実施形態によれば、同期整流制御回路の集積ィ匕 によって同期整流回路の部品点数を減らすこと、及び同期整流制御回路を構成する 複数の回路素子 (例えばトランジスタ)の特性を揃えることができる。
また、本発明の好ましい更に別の実施形態によれば、同期整流制御回路と同期整 流用スィッチと整流ダイオードとの一体ィ匕によって同期整流回路の部品点数を減ら すことができる。
また、本願の別の発明によれば、同期整流期間決定用コンデンサの放電を確実に 達成し、同期整流期間決定用コンデンサの電圧と主スィッチのオン期間とを良好に 対応させることができる。
また、本願の更に別の発明によれば、軽負荷時において同期整流用スィッチを駆 動しないことにより、同期整流用スィッチの駆動による電力損失がなくなり、軽負荷時 の効率が向上する。
図面の簡単な説明
[図 1]図 1は本発明に従う実施例 1のスイッチング電源装置を示す回路図である。
[図 2]図 2は図 1のトランスの 2次側を詳しく示す回路である。
[図 3]図 3は図 1の各部の状態を示す波形図である。
[図 4]図 4は本発明に従う実施例 2のスイッチング電源装置の一部を図 2と同様に示 す回路図である。
[図 5]図 5は本発明に従う実施例 3のスイッチング電源装置の一部を図 2と同様に示 す回路図である。 [図 6]図 6は本発明に従う実施例 4のスイッチング電源装置の一部を図 2と同様に示 す回路図である。
[図 7]図 7は本発明に従う実施例 5のスイッチング電源装置の一部を図 2と同様に示 す回路図である。
[図 8]図 8は本発明に従う実施例 6のスイッチング電源装置の一部を図 2と同様に示 す回路図である。
[図 9]図 9は実施例 6のスイッチング電源装置の各部の状態を図 3と同様に示す回路 図である。
[図 10]図 10は本発明に従う実施例 7のスイッチング電源装置の一部を図 2と同様に 示す回路図である。
[図 11]図 11は本発明に従う実施例 8のスイッチング電源装置の一部を図 2と同様に 示す回路図である。
[図 12]図 12は本発明に従う実施例 9のスイッチング電源装置の一部を図 2と同様に 示す回路図である。
[図 13]図 13は本発明に従う実施例 10のスイッチング電源装置を示す回路図である。
[図 14]図 14は変形例の比較及びパルス形成回路を示す回路図である。
[図 15]図 15は別の変形例の比較及びパルス形成回路を示す回路図である。
[図 16]図 16は更に別の変形例の比較及びパルス形成回路を示す回路図である。 符号の説明
1 直流電源
2 トランス
3、 3a〜3h 同期整流回路
4a, 4b 直流出力端子
5 スィッチ制御回路
7〜7g 同期整流制御回路
8 同期整流用スィッチ
9 第 1の電流源
10 第 2の電流源 11 スィッチ
12 パルス形成回路
13 導電許容期間検出手段
14 比較及びパルス形成回路
15 分圧抵抗
16 分圧抵抗
20 比較器
21 基準電圧源
22 NOR回路
Ql 主スィッチ
Q2 同期整流素子
発明を実施するための最良の形態
[0012] 次に、図 1〜図 16を参照して本発明の実施形態を説明する。
実施例 1
[0013] 図 1に示す本発明に従う実施例 1のフライバック型 DC— DC変 力も成るスイツ チング電源装置は、直流電源 1に接続された直流電圧入力手段としての対の直流電 源端子 la、 lbと、インダクタンス手段としてのトランス 2と、断続電圧供給手段としての 主スィッチ Q1と、同期整流回路 3と、平滑コンデンサ Coと、負荷 4が接続された対の 直流出力端子 4a、 4bと、スィッチ制御回路 5とから成る。
[0014] 直流電源 1は商用交流電源に接続された整流平滑回路又は電池等で構成され、 対の直流電源端子 la、 lbに直流入力電圧 Vinを供給する。
[0015] インダクタンス手段としてのトランス 2は磁気コア 6にそれぞれ巻き回され且つ相互 に電磁結合された 1次卷線 N1と 2次卷線 N2とから成る。この実施例では黒丸で示 すように 1次及び 2次卷線 Nl、N2は互いに逆の極性を有する。図示は省略されて いるが、トランス 2は、スィッチ制御回路 5の電源回路を形成するための 3次卷線を有 する。 1次卷線 N1は主スィッチ Q1を介して対の直流電源端子 la、 lb間に接続され ている。 1次卷線 N1は第 1の卷数 Npを有し且つインダクタンス Lpを有する。 2次卷 線 N2は第 2の卷数 Nsを有し且つインダクタンス Lsを有する。 2次卷線 N2の一端 は平滑回路としての平滑コンデンサ Coの一端及び一方の直流出力端子 4aに接続 され、他端は同期整流回路 3を介して平滑コンデンサ Coの他端及び他方の直流出 力端子 4bに接続されている。
[0016] 断続電圧供給手段としての主スィッチ Q1は絶縁ゲート型電界効果トランジスタから 成る。しかし、主スィッチ Q1をバイポーラトランジスタ、 IGBT等の別の半導体スイツ チとすることができる。主スィッチ Q1の第 1の主端子としてのドレインは 1次卷線 N1 に接続され、第 2の主端子としてのソースはグランド側の直流電源端子 lbに接続され ている。従って、主スィッチ Q1は直流入力電圧を断続してトランス 2に断続的に電圧 を供給する。
[0017] 同期整流回路 3は、大別して絶縁ゲート型電界効果トランジスタから成る同期整流 素子 Q2と半導体集積回路構成の同期整流制御回路 7とから成る。同期整流素子 Q 2と同期整流制御回路 7とは同一の包囲体即ちパッケージに収容されている。なお、 同期整流素子 Q2と同期整流制御回路 7とを同一の半導体集積回路とすることもでき る。
[0018] 同期整流素子 Q2は、同期整流用スィッチ 8とこれに並列に接続されたダイオード Doとから成る。同期整流用スィッチ 8は絶縁ゲート型電界効果トランジスタ (FET)の 本体部であって、一方の主端子としてのドレイン電極と他方の主端子としてのソース 電極と制御端子としてのゲート電極とを有して 2次卷線 N2と負側の直流出力端子 4b との間のラインに直列に接続されている。ダイオード Doは絶縁ゲート型電界効果トラ ンジスタカ 成る同期整流素子 Q2の寄生ダイオード即ちボディダイオードであり、同 期整流用スィッチ 8と同一のシリコン等の半導体基板内に形成されている。このダイ オード Doを FET構成の同期整流用スィッチ 8と別体構成の個別ダイオードとするこ ともできる。また、同期整流素子 Q2又は同期整流用スィッチ 8をバイポーラトランジス タ、 IGBT等の別の半導体スィッチとすることができる。同期整流素子 Q2がシリコン 半導体で構成されて ヽる場合には、同期整流用スィッチ 8のオン時の電圧降下電圧 は例えば約 0. 2Vであり、ダイオード Doのオン時の電圧降下は同期整流用スィッチ 8よりも高い例えば約 0. 8Vである。従って、同期整流用スィッチ 8をオン状態にして 2 次卷線 N2の電圧を整流すると、ダイオード Doのみの場合に比べて電圧降下及び 電力損失が小さくなる。
[0019] 同期整流制御回路 7は、同期整流素子 Q2の同期整流用スィッチ 8をオン制御する ためのものであって、同期整流期間決定用コンデンサ C1 (以下、単にコンデンサ C1 という）と、充電回路としての第 1の電流源 9と、放電回路としての第 2の電流源 10と、 放電禁止手段としてのスィッチ 11と、パルス形成回路 12とから成る。
[0020] 概略的に示されている第 1の電流源 9は、 2次卷線 N2の他端即ち同期整流素子 Q2 のドレインとコンデンサ C1の一端との間に接続され、第 2の電流源 10は、放電禁止 手段としてのスィッチ 11を介してコンデンサ C1に並列に接続されている。コンデンサ C1の他端はグランド側の直流出力端子 4bに接続されている。本実施例では、コン デンサ C1の放電時間 TcT とトランス 2の蓄積エネルギーの放出時間 Tdとが同一又 はほぼ同一になるように第 1及び第 2の電流源 9、 10の第 1及び第 2の電流 II、12の 値が設定されている。コンデンサ C1の充電電流を第 1の電流源 9から供給し、放電 電流を第 2の電流源 10に従って流すことによって上記放電時間 TcT と上記放出時 間 Tdとを同一にすることを容易且つ正確に達成できる。コンデンサ C1の放電時間 T d' にほぼ一致するように同期整流用スィッチ 8をオン制御すると、トランス 2のェネル ギー放出時間 Tdにほぼ一致して同期整流用スィッチ 8をオン動作させることになり、 同期整流用スィッチ 8による電力損失低減効果を最大限に得ることができる。
[0021] コンデンサ C1の放電経路のスィッチ 11を主スィッチ Q1のオフ期間 Toffのみにォ ンにするように構成した場合において、放電時間 Τ(Τ と放出時間 Tdとを同一にする ために第 1及び第 2の電流 II、12を次式の関係を有するように設定することが望まし い。
II = { (Ns Vin) / (Np Vo) }I2
= (V2/Vo) l2 …ひ）式
ここで、 V2はインダクタンス手段としてのトランス 2の 2次卷線 N2の電圧を示す。
[0022] もし、スィッチ 11が常にオン状態にあると仮定すれば、放電時間 Td' と放出時間 T dとを一致させるために第 1及び第 2の電流 II、 12を次式に示すように設定する。
II = { (Ns Vin + Np Vo ) /Np Vo }I2 · · · (2)式
スィッチ 11が常にオン状態の時の動作の詳細は図 10を参照して後述する。 [0023] 上記（1)式が成立することが望ま 、ことを次に説明する。
主スィッチ Q1のオン期間 Tonにおけるトランス 2の蓄積エネルギー Wsは次式で示 すことができる。
Ws = (Vin2 /2Lp ) Ton · · · (3)式
主スィッチ Qlのオフ期間における蓄積エネルギー Wsの放出時間 Tdは次式で示 すことができる。
Td = { (Ns Vin) / (Np Vo) }Ton · · · (4)式
[0024] コンデンサ CIの充電時間は主スィッチ Qlのオン期間 Tonと同一である。コンデン サ C1の放電時間 Td 'は次式で示すことができる。
Td ' = (VclXC)Zl2 · ' · (5)式
スィッチ 11が主スィッチ Qlのオフ期間 Toffのみにオンにされる場合には第 1の電 流 IIの全てがコンデンサ C1の充電電流となるので、コンデンサ C1の電圧 Vciは Vci = (11 X Ton) ZCで示めされる。この Vciを示す式を上記 Td ' の式に代入すると、 次式になる。
Td ' = (11 /12 )Τοη · ' · (6)式
[0025] トランス 2のエネルギーの蓄積時間即ち主スィッチ Qlのオン時間 Tonとトランス 2の エネルギー放出時間 Tdとの比 TonZTdは、コンデンサ C1の充電時間 Tonと放電 時間 Td ' との比 TonZTd ' と等しいことが理想であるので、次式の成立が望ましい
Ton/ [ { (Ns Vin) / (Np Vo }Ton]
= Ton/ { (II /12 )Ton} · ' · (7)式
この（7)式を第 1の電流 IIを示す式に整理すると、前述した（1)式と同一の次式が 得られる。
II = { (Ns Vin) / (Np Vo ) }I2 · · · (8)式
また、第 1の電流 IIと第 2の電流 12との比を次式で示すことができる。
11/12 = { (Ns Vin) / (Np Vo ) }
=V2/Vo (9)式
従って、第 1の電流 IIと第 2の電流 12とを (8)式又は（9)式に示すように設定すると 、理想的な同期整流期間を得ることができる。
[0026] (1)式と同一の（8)式において、 1次及び 2次卷線 Nl、 N2の卷数 Np、 Nsは一 定であり、且つ入力電圧 Vinと出力電圧 Voとが一定であると仮定すると、第 1及び第 2の電流 II、 12の比 II /12を（Ns Vin) / (Np Vo )に設定すると理想的な同期整 流期間を得ることができる。第 1及び第 2の電流 II、 12は定電流源構成の第 1及び第 2の電流源 9、 10から供給されるので、所望の同期整流期間を容易且つ正確に得る ことができる。第 1及び第 2の電流源 9、 10の詳細は後述する。
[0027] 図 1のパルス形成回路 12は、大別して導通許容期間検出手段 13と比較及びパル ス形成回路 14とから成り、同期整流用スィッチ 8を駆動するためのパルスを形成する
[0028] 導通許容期間検出手段 13は同期整流用スィッチ 8の導通を許容する期間を検出 するものであって、図 1の実施例では主スィッチ Q1のオフ期間を示す信号を検出す るために同期整流素子 Q2のドレイン 'ソース間に導体 18、 19を介して接続された第 1及び第 2の分圧抵抗 15、 16の直列回路と、分圧出力を得るための分圧導体 17と 力も成る。従って、第 1及び第 2の分圧抵抗 15、 16の相互接続点に接続された分圧 導体 17に同期整流素子 Q2のドレイン 'ソース間電圧に比例した電圧が得られる。同 期整流素子 Q2のドレイン 'ソース間電圧は、主スィッチ Q1のオンオフに従って変化 するので、導通許容期間検出手段 13を主スィッチ Q1のオンオフ検出手段と呼ぶこ とちでさる。
主スィッチ Q1のオン期間においては、 2次卷線 N2の電圧と平滑コンデンサ Coの 電圧との和の電圧が同期整流素子 Q2に印加され、この電圧が第 1及び第 2の電圧 分圧用抵抗 15、 16で分割され、分圧導体 17が高レベル電位になる。他方、主スイツ チ Q1のオフ期間においては、同期整流素子 Q2が導通状態であるので、ドレイン'ソ ース間電圧は低くなり、分圧導体 17が低レベル電位になる。これにより、主スィッチ Q 1のオン期間とオフ期間とに対応して変化する電位を有するスィッチ状態信号が分 圧導体 17に得られる。分圧導体 17のスィッチ状態信号は整流用スィッチ 8の導通許 容期間を示す。
[0029] 比較及びパルス形成回路 14は、比較及び導通期間決定回路と呼ぶこともできるも のであって、同期整流期間決定用コンデンサ CIと導通許容期間検出手段 13と同期 整流用スィッチ 8の制御端子とに接続されている。この比較及びパルス形成回路 14 は、同期整流期間決定用コンデンサ C1の電圧 Vclが所定基準値 (基準電圧値 Vr) よりも高いか否かを判定する機能、及び同期整流期間決定用コンデンサ C1の電圧 V clが所定基準値よりも高いと同時に導通許容期間である時に同期整流用スィッチ 8 のオン制御パルスを形成して同期整流用スィッチ 8の制御端子に供給する機能を有 している。図 1の比較及びパルス形成回路 14は比較器 20と基準電圧源 21と否定論 理和回路即ち NOR回路 22とから成る。比較器 20の一方の入力端子はコンデンサ C 1の一端に接続され、他方の入力端子は基準電圧源 21に接続されている。基準電 圧源 21はコンデンサ C1の最低電圧 (グランド)又はこれよりも僅か〖こ高 、基準電圧 値 Vrを与える。この基準電圧値 Vrは定格負荷時のコンデンサ C1の電圧 Vclの最 大値の 0〜20%の範囲であるこが望ましい。比較器 20は図 3 (E)に示すようにコンデ ンサ C1の電圧 Vclと基準電圧値 Vrとを比較し、コンデンサ C1の電圧 Vclが基準電 圧値 Vrよりも低い期間 t2〜t4に図 3 (F)に示すように高レベルの出力 V20を発生 する。同期整流用スィッチ 8のオン期間はインダクタンス手段としてのトランス 2のエネ ルギー放出時間 Tdの好ましくは 80〜： L00パーセント、より好ましくは 90〜： L00パー セントである。
NOR回路 22は、同期整流用スィッチ 8のオン期間を決定し、オン期間に対応する パルスを形成するためのものであって、この一方の入力端子は比較器 20に接続され 、他方の入力端子は分圧導体 17に接続されている。 NOR回路 22は 2つの入力端 子が同時に低レベル (論理の 0)になった時にのみ高レベル (論理の 1)を出力する。 従って、図 3の tl〜t2期間に示すように、主スィッチ Q1のオフ期間 Toff中であると 同時に比較器 20の出力 V20が低レベルの時に NOR回路 22の出力 V22が図 3 (G) に示すように高レベルとなり、同期整流用スィッチ 8がオン制御される。
なお、図示は省略されているが、比較器 20及び NOR回路 22はこれ等を駆動する ための周知の直流電源に接続されている。また、 NOR回路 22が周知の駆動回路を 含むものとして示されている。勿論、周知の駆動回路を独立に設け、この駆動回路を NOR回路 22と同期整流素子 Q2のゲートとの間に接続することもできる。 図 1の充電回路としての第 1の電流源 9は、コンデンサ C1に対して主スィッチ Q1の オン期間に直流入力電圧 Vinに対応した値、即ちインダクタンス手段としてのトランス 2の 2次卷線 N2の電圧 V2に対応した値の充電電流を供給する機能を有して 、る。こ の第 1の電流源 9は、カレントミラー回路と呼ぶことができるものであって、図 2に詳しく 示すように pnp型の第 1及び第 2のトランジスタ Q11、Q12と第 1のコレクタ抵抗 R1と逆 流阻止用の第 1及び第 2のダイオード Dl、 D2と電圧源としてのツエナーダイオード 23と力ら成る。第 1のトランジスタ Q11のェミッタは第 1のダイオード D1とツエナーダイ オード 23と導体 18とを介して同期整流素子 Q2のドレイン電極 (第 1の主端子）に接 続されている。第 1のトランジスタ Q1のコレクタは第 2のダイオード D2を介してコンデ ンサ C1の一端に接続されている。第 2のトランジスタ Q12のェミッタはカレントミラー 回路を形成するために第 1のトランジスタ Q 11のェミッタに接続されている。第 2のトラ ンジスタ Q12のコレクタは第 1のコレクタ抵抗 R1と導体 19とを介して同期整流素子 Q 2のソース電極 (第 2の主端子）に接続されている。第 1及び第 2のトランジスタ Qll、 Q12のベースは互いに接続され且つ第 2のトランジスタ Q12のコレクタに接続されて いる。ツエナーダイオード 23は（8)式を成立させるために第 1の電流 IIを入力電圧 V inに比例させる機能を有し、平滑コンデンサ Coの出力電圧 Voと同一のツエナー電 圧 Vzを有する。このツエナーダイオード 23のツエナー電圧 Vzは所定のレベルシフト 電圧として機能し、第 1のダイオード D1と導体 19の間には同期整流素子 Q2のドレン 'ソース間電圧 Vds = V2 + Voからツエナー電圧 Vzを減算した値の電圧が印加され る。主スィッチ Q1のオン期間において第 1のコレクタ抵抗 R1には、 2次卷線 N2の 電圧 V2と出力電圧 Voとの加算値からツエナーダイオード 23の電圧 Vzと第 1のダ ィオード D1の順方向電圧 V と第 2のトランジスタ Q12のコレクタ 'ソース間電圧 V と
F CE
を引いた電圧即ち V2 +Vo -Vz -V -V が印加される。ここで、 Vz =Voに設
F CE
定されていれば、第 1のコレクタ抵抗 R1の電圧は V2—V -V となる。 V 、V は
F CE F CE
V2に比べて極めて小さいので、これを無視すると、第 1の抵抗 R1の電圧は V2とな り、ここに流れる電流は V2 /R1になる。 2次卷線 N2の電圧 V2は V2 =Vin (Ns / Np )であって、入力電圧 Vinに比例しているので、第 1のコレクタ抵抗 R1を流れる電 流は入力電圧 Vinに比例する。第 1及び第 2のトランジスタ Qll、 Q12はカレントミラー 回路を構成しているので、第 1のトランジスタ Q11のコレクタを流れる第 1の電流 IIは 第 1のコレクタ抵抗 R1を流れる電流と同一であって、次式で示すことができる。
II =V2 /Rl
=Vin (Ns /Np ) /Rl · ' · ( 10)式
従って、第 1の電流 IIは入力電圧 Vinに比例した値を有する。
[0032] もし、電圧源としてのツエナーダイオード 23が設けられていない時には、主スィッチ Q1のオン期間において第 1のコレクタ抵抗 R1に印加される電圧は、
V2 +Vo -V -V
F CE
となり、第 1のコレクタ抵抗 R1を流れる電流及び第 1のトランジスタ Q 11のコレクタを流 れる第 1の電流 IIを次式で示すことができる。
II = (V2 +Vo -V -V ) /Rl · ' · ( 11)式
F CE
ここで、 V 及び V は V2 に比べて十分に小さいので、これらを無視すると、次式
F CE
が成立する。
II = (V2 +Vo ) /Rl
この第 1の電流 IIの値はツエナーダイオード 23を設ける場合に比べて V。が含ま れているので、 II /12を設定する時に Voを考慮しなければならない。し力し、ツエ ナーダイオード 23が省かれている場合であっても、 II /12を設定することは可能で ある。従って、回路構成の簡略ィ匕が要求される時にはツエナーダイオード 23を省くこ とがでさる。
[0033] 放電回路としての第 2の電流源 10は、コンデンサ C1に接続され且つ対の直流出力 端子 4a、 4bの直流出力電圧 Voに対応した値の放電電流を流す機能を有する。この 第 2の電流源 10は、第 2のカレントミラー回路と呼ぶこともできるものであって、 npn型 の第 3及び第 4のトランジスタ Q13、 Q14と、第 2の抵抗 R2とから成る。第 3のトランジ スタ Q 13のコレクタは図 1のスィッチ 11と同一の機能を有する選択放電用ダイオード 1 laを介してコンデンサ C1の一端に接続されている。第 3のトランジスタ Q13のェミッタ は導体 19を介して同期整流素子 Q2のソース電極及び負側の直流出力端子 4bに 接続されている。第 4のトランジスタ Q14のコレクタは第 2のコレクタ抵抗 R2を介して 正側の直流出力端子 4aに接続されている。第 4のトランジスタ Q14のェミッタは導体 1 9を介して同期整流素子 Q2のソース電極及び負側の直流出力端子 4bに接続され ている。第 3及び第 4のトランジスタ Q 13、 Q14のベースは互いに接続され且つ第 4の トランジスタ Q14のコレクタに接続されている。
[0034] 図 1のコンデンサ C 1の放電を主スィッチ Q 1のオン期間に禁止する手段としての図 1 のスィッチ 1 1と同一の機能を得るために、図 2に選択放電用ダイオード 1 1aとバイァ ス用ダイオード 1 lbとが設けられて!/、る。バイアス用ダイオード 1 lbは主スィッチ Q1 のオフ期間にのみ選択放電用ダイオード 1 1aをオン状態にするためのものであり、こ のアノードは導体 18を介して同期整流素子 Q2のドレイン電極に接続され、力ソード は選択放電用ダイオード 1 1aの力ソードに接続されている。主スィッチ Q1のオン期 間には、出力電圧 Voと 2次卷線 N2の電圧 V2との和によってバイアス用ダイオード l ibが順方向バイアスされ、選択放電用ダイオード 1 1aの力ソード電位がコンデンサ C 1の電圧 Vclよりも高い V2 +Vo -V になり、選択放電用ダイオード 1 1aが逆バイ
F
ァス状態になり、放電電流が流れない。なお、上記 V はバイアス用ダイオード l ibの
F
順方向電圧である。
[0035] 第 2の電流源 10の第 2のコレクタ抵抗 R2には、出力電圧 Vo力も第 4のトランジスタ Q 14のコレクタ'ェミッタ間電圧 V を差し引いた電圧 Vo — V が印加され、この第 2
CE CE
のコレクタ抵抗 R2に（Vo -V ) ZR2に従う電流が流れる。第 4のトランジスタ Q 14の
CE
コレクタ .ェミッタ間電圧 V は出力電圧 Voに比べて極めて小さい値であるので、こ
CE
れを無視すると、第 2のコレクタ抵抗 R2に Vo /R2の電流が流れる。第 3及び第 4の トランジスタ Q13、 Q14はカレントミラー回路を構成しているので、第 3のトランジスタ Q 13のコレクタに流れる第 2の電流 12は第 4のトランジスタ Q 14のコレクタ電流と同一に なる。従って、第 2の電流 12を 12 = VoZR2で示すことができ、コンデンサ C1の放電電 流が出力電圧 Voに比例して流れる。
[0036] 第 1の電流源 9にツエナーダイオード 23を設ける場合には、第 1及び第 2の電流 II 、 12の比 II /12を V 、 V を無視して概略的に次式で示すことができる。
F CE
II /12 = {Vin (Ns /Np ) /Rl } / (Vo /R2 )
= (Ns /Np ) X (R2 /Rl ) X (Vin/Vo )
= { (Ns Vin) / (Np Vo ) } (R2 /Rl ) = (V2/Vo) (R2 /Rl ) · · · ( 12)式
上記（12)式において Rl =R2に設定すれば、（12)式は前述の（9)式と同一にな り、理想的な同期整流期間を容易且つ正確に得ることができる。
[0037] もし、ツエナーダイオード 23が設けられていない場合には、 V 、V を無視すると、
F CE
第 1の電流 IIは前述の（11)式に従って次式で示すことができる。
II = (V2 +Vo ) /Rl
= [ { (Ns ZNp ) Vin} +Vo ] /Rl
=Vds/Rl
= (V2+Vo) /Rl
一方、前述したように主スィッチ Qlのオン時間 Tonとトランス 2のエネルギー放出時 間 Tdとの比 TonZTdとコンデンサ C1の充電時間 Tonと放電時間 Td ' との比 Ton /Td ' とが等しいこと、即ち TonZTd =Ton/Td ' であること、が理想である。前 述の（7)〜（12)式と同様な手法に従って、 TonZTd =Ton/Td ' を満足するため の R1と R2との関係を求めると、次式が得られる。
R1 = [ 1 + { (Ns Vin) / (Np Vo) } ] R2 · ' · (13)式
ツエナーダイオード 23を設けない場合において、入力電圧 Vin、出力電圧 Voがー 定であれば、 Vin及び Voを定数とみなすことができるので、第 1及び第 2のコレクタ抵 抗 Rl、R2の理想的な比を容易に設定できる。
[0038] 次に、図 1のスィッチ制御回路 5を説明する。このスィッチ制御回路 5は、帰還信号 形成回路 5aと鋸波発生器 5bと比較器 5cとを有し、周知の方法で主スィッチ Q1のた めの PWM (パルス幅変調)制御信号 Vgを形成するものである。帰還信号形成回路 5aはライン 24、 25によって直流出力端子 4a、 4bに接続され、出力電圧 Voを所望値 に保っための帰還制御信号を形成する。帰還制御信号は対の直流出力端子 4a、 4 b間の電圧を示す信号であり、この実施例では直流出力端子 4a、 4b間の出力電圧 V oに比例した電圧信号である。勿論、帰還信号として出力電圧 Voに反比例する電圧 を帰還信号とすることもできる。
キャリア波発生器としての鋸波発生器 5bは例えば 20〜： LOOkHzの高い繰返し周 波数で鋸波を発生する。この鋸波発生器 5bを三角波発生器に置き換えることもでき る。比較器 5cの負入力端子は帰還信号形成回路 5aに接続され、正入力端子は鋸 波発生器 5bに接続されている。従って、比較器 5cからは鋸波が帰還信号よりも高い 時に高レベルパルスが発生する。比較器 5cの出力ライン 26は主スィッチ Q1の制御 端子即ちゲートに接続されている。なお、 PWMパルスカゝら成る制御信号 Vgは主ス イッチ Q1のゲートとソースとの間に印加される。従って、図 1で比較器 5cと主スィッチ Q1のソースとの接続は省略されている。図 3 (A)にスィッチ制御回路 5から出力する PWMパルス力 成る制御信号 Vgが示されている。主スィッチ Q1は図 3 (A)の制御 信号 Vgの高レベル期間にオンになり、低レベル期間にオフになる。
[0039] 図 1ではスィッチ制御回路 5が直流出力端子 4a、 4bに接続されている力 この代り にトランス 2の図示が省略されている 3次卷線等に接続することができる。要するに、 帰還信号形成回路 5aの接続箇所は、直流出力端子 4a、 4bの出力電圧に比例する 電圧を示す部分であればどこでもよい。また、帰還信号形成回路 5aの中に周知の光 結合伝送路を含めることができる。
[0040] 次に、図 1のスイッチング電源装置の動作を図 3を参照して説明する。図 1の主スィ ツチ Q1のオン期間には、 1次卷線 N1に直流電源 1の電圧が印加され、 1次卷線 N1 及び主スィッチ Q1に図 3 (C)に示す電流 Idが流れる。この時、同期整流素子 Q2の 同期整流用スィッチ 8及びダイオード Doは非導通であるので、トランス 2にエネルギ 一が蓄積される。平滑コンデンサ Coが既に充電されていると仮定すると、図 3の例え ば t3〜t5に示す主スィッチ Q1のオン期間 Tonに、 2次卷線 N2の電圧 V2と平滑コ ンデンサ Coの出力電圧 Voとの和の電圧に相当する値を有する図 3 (B)に示す同期 整流素子 Q2の対の主端子間電圧 Vdsに基づいてコンデンサ C1が充電され、図 3 (E )に示すようにコンデンサ C1の電圧 Vclが傾斜を有して増大する。既に説明したよう に図 2に示すようにツエナーダイオード 23が設けられている場合には V2+Vo—Vz に比例した値を有する第 1の電流 IIでコンデンサ C1が充電され、ツエナーダイォー ド 23が設けられていない場合には V2+Voに比例した値を有する第 1の電流 IIでコン デンサ C1が充電される。コンデンサ C1の電圧 Vclが図 3の t4時点で基準電圧値 V rを横切ると、比較器 20の出力が図 3 (F)に示すように高レベル力ゝら低レベルに転換 する。 [0041] 主スィッチ Qlが図 3の t5時点でターンオフすると、トランス 2の蓄積エネルギーの 放出が生じ、 2次卷線 N2にオン時と逆の方向の電圧が誘起し、 2次卷線 N2と平滑 コンデンサ Coと同期整流素子 Q2と力 成る経路で図 3 (D)に示す電流 Isが流れる 。同期整流素子 Q2はダイオード Doを含んでいるので、同期整流用スィッチ 8のオン •オフに拘らず電流 Isを流すことができる。この主スィッチ Q1のオフ期間 Toffには、 同期整流素子 Q2の両端子間電圧即ちドレイン 'ソース間電圧 Vdsは零又は零近傍 の低い値になる。このため、 NOR回路 22の両入力が低レベルとなり、 NOR回路 22 の出力 V22が図 3 (G)に示すように高レベルとなり、同期整流素子 Q2の制御端子 G (ゲート）とソース Sとの間に高レベル信号が印加され、同期整流用スィッチ 8がオンに なる。これにより、同期整流素子 Q2のソース Sからドレイン Dに向って電流 Isが流れる
[0042] 主スィッチ Q1のオフ期間には、上述のように同期整流素子 Q2の両端子間電圧が 零又は低い値になるので、コンデンサ C1の充電電流の供給が停止し、コンデンサ C 1の電荷は第 2の電流源 10を介して所定の放電時定数を有して放電し、コンデンサ C1の電圧 Vclは図 3 (E)の tl〜t2 ' 及び t5〜t6 ' に示すように傾斜を有して低 下する。コンデンサ C1の電圧 Vclが t2及び t6に示すように基準電圧値 Vrを横切る と、比較器 20の出力が低レベルから高レベルに転換し、これにより、 NOR回路 22の 出力 V22が高レベル力も低レベルに転換し、同期整流用スィッチ 8のオン制御が終 了する。同期整流用スィッチ 8のオン制御が終了しても電流 Isはダイオード Doを通 つて流れる。電流 Isはダイオード Doのみを流れる時間は極めて短く且つその電流 の値が小さいので、ダイオード Doが破壊することはない。
[0043] 本実施例は次の効果を有する。
(1) 定電流化特性を有している第 1及び第 2の電流源 9、 10によってコンデンサ C 1を充電し且つ放電させるので、主スィッチ Q1のオン'オフによるトランス 2のェネル ギ一の蓄積時間と放出時間との比と、コンデンサ C1の充電時間と放電時間との比の 対応関係を容易且つ正確に設定することができ、同期整流用スィッチ 8の理想的な オン期間を設定することができる。即ち同期整流用スィッチ 8のオン期間をトランス 2 のエネルギー放出期間にほぼ一致させて同期整流による効率向上の効果を最大限 に得ることができ、且つ同期整流用スィッチ 8と主スィッチ Q1とが同時にオン状態に なることによるノイズ発生、回路の破壊等の弊害等を抑制することができる。
(2) 図 2の回路では第 1及び第 2の電流源 9、 10がカレントミラー回路であるので、 第 1及び第 2の電流 II, 12を所望の比率に容易且つ正確に設定することができる。 (3) 図 2の回路では出力電圧 Voと同一の電圧 Vzを有するツエナーダイオード 23が 設けられているので、出力電圧 Voが一定の場合には第 1及び第 2のコレクタ抵抗 R1 、 R2の値を同一にすることによって同期整流用スィッチ 8の理想的オン期間が設定 される。
(4) 図 2の回路では選択放電用ダイオード 11aとバイアス用ダイオード l ibとが主 スィッチ Q1のオン期間にコンデンサ C1の放電を禁止する手段として機能するので、 主スィッチ Q 1のオン期間におけるコンデンサ C 1の放電禁止を容易に達成できる。
(5) 図 2の回路ではダイオード Dl, D2が設けられているので、コンデンサ C1の不 要な放電を禁止しすることができる。
(6) 同期整流制御回路 7は特別な調整回路を含んでいないので、同期整流制御回 路 7の半導体集積化を容易に達成できる。
(7) 同期整流制御回路 7が半導体集積化されているので、同期整流制御回路 7 の部品点数力^つとなり、コストの低減が可能になる。また、同一の半導体基板にカレ ントミラー回路を構成する第 1及び第 2のトランジスタ Qll、 Q12が形成されるので、こ れ等の特性を容易に揃えることができ、所望の電流を正確に流すことができる。同様 に、同一の半導体基板にカレントミラー回路を構成する第 3及び第 4のトランジスタ Q1 3、 Q14が形成されるので、これ等の特性を容易に揃えることができ、所望の電流を正 確に流すことができる。
(8) 同期整流制御回路 7と同期整流素子 Q2とが同一の包囲体即ちパッケージに 収容されているので、同期整流回路 3がー部品となり、部品点数及びコストの増大を 抑えることができる。
(9) NOR回路 22を使用して同期整流用スィッチ 8のオン期間を決定しているので、 同期整流用スィッチ 8の不要期間のオンを確実に防ぐことができる。
実施例 2 [0044] 次に、図 4に示す実施例 2に従うスイッチング電源装置を説明する。但し、図 4及び 後述する図 5〜図 16において図 1及び図 2と実質的に同一の部分には同一の符号 を付してその説明を省略する。また、図 4〜図 16の説明において図 1及び図 3を参照 する。
[0045] 図 4のスイッチング電源装置は変形された同期整流回路 3aを有する他は、図 1及び 図 2と同一に形成されている。また、図 4の変形された同期整流回路 3aは、変形され た同期整流制御回路 7aの他は図 2と同一に形成されている。
[0046] 図 4の同期整流制御回路 7aは、変形された第 1の電流源 9aの他は図 2と同一に形 成されている。図 4の第 1の電流源 9aにおける第 1のコレクタ抵抗 R1は第 2のトランジ スタ Q12のコレクタと 2次卷線 N2の一端との間に接続されている。図 4の第 1の電流 源 9aは、ツエナーダイオード 23が省かれ且つ第 1のコレクタ抵抗 R1の接続箇所が 変更されている点を除いて図 2と同一に形成されている。この変形された第 1の電流 源 9aは出力電圧 Voの変化に無関係にコンデンサ C 1を最適に充電する機能を有す る。即ち、図 2のツエナーダイオード 23の電圧 Vzは固定であって出力電圧 Voの変化 に追従して変化しない。従って、図 2の回路では、出力電圧 Voが変化した時にコン デンサ C1に最適な充電電流を供給することができない。これに対し、図 4の第 1の電 流源 9aは、出力電圧 Voの変化に無関係に最適な充電電流をコンデンサ C1に供給 する。
[0047] 次に、図 4の第 1の電流源 9aによって出力電圧 Voの変化に無関係に最適な充電 電流をコンデンサ C1に供給することができることを詳しく説明する。第 1のコレクタ抵 抗 R1には、第 1のダイオード D1と第 2のトランジスタ Q12とを介して 2次卷線 N2の電 圧 V2が印加される。従って、第 1のコレクタ抵抗 R1に流れる電流を (V2 -V -V
F C
) /Rlで示すことができる。第 1及び第 2のトランジスタ Qll、 Q12はカレントミラー回
E
路を構成しているので、第 1のトランジスタ Q11のコレクタに流れる電流 IIは第 1のコ レクタ抵抗 R1に流れる電流と同一になり、次式で示すことができる。
II = (V2 -V -V ) /Rl
F CE
= {Vin (Ns ZNp ) -V -V }/Rl
F CE
第 1のダイオード Dlの順方向電圧 V 及び第 2のトランジスタ Q12のコレクタ 'エミッ タ間電圧 V は 2次卷線 N2の電圧 V2に比べて十分に小さいので、これらを無視す
CE
ると、第 1の電流 IIは次式で示される。
II =V2/R1
=Vin (Ns /Np ) /Rl · ' · (14)式
この（14)式は前述の（10)式と同一であり、出力電圧 Voに無関係の値を有する。 従って、図 4の実施例 2によれば、出力電圧 Voの変化に無関係に最適な同期整流 期間を得ることができる。また、ツエナーダイオード 23を使用しないので、この分だけ コストの低減を図ることができる。なお、図 4の実施例 2においても、第 1及び第 2の抵 抗 Rl, R2の値を同じ R1 =R2に設定することによって第 1及び第 2の電流 II, 12の 理想的関係
Il/l2=V2/Vo
が得られる。
また、図 4の実施例 2の第 2の電流源 10、選択放電用ダイオード l la、ノ ィァス用ダイ オード l ib、及びパルス形成回路 12は図 2の実施例 1のこれ等と同一に構成されて いるので、これ等によって実施例 1と同一の効果を得ることができる。
実施例 3
[0048] 図 5に示す実施例 3のスイッチング電源装置は、変形された同期整流回路 3bの他 は図 1、図 2及び図 4と同一に構成されている。また、図 5の同期整流回路 3bは変形 された同期整流制御回路 7bの他は図 4と同一に形成されている。
[0049] 図 5の同期整流制御回路 7bは、図 4の選択放電用ダイオード 11aとバイアス用ダイ オード l ibを省き、この代りに放電禁止手段として 2つの分圧用抵抗 31、 32と比較器 33と基準電圧源 34と放電制御用スィッチ Q5とを設け、この他は図 4と同一に形成し たものである。
[0050] 図 5において第 3のトランジスタ Q13はコンデンサ C1に対して直接に並列接続され ている。第 3及び第 4のトランジスタ Q13、 Q14を主スィッチ Q1のオフ期間のみにオン にするために FETから成る放電制御スィッチ Q5が第 4のトランジスタ Q14に並列に 接続されている。主スィッチ Q1のオン期間判定用の比較器 33の正入力端子は 2つ の分圧用抵抗 31、 32の分圧点に接続され、負入力端子は基準電圧源 34に接続さ れている。分圧用抵抗 31、 32の直列回路は導体 18、 19を介して同期整流素子 Q2 のドレイン 'ソース間に接続されている。従って、図 3 (B)に示すように主スィッチ Q1 のオン期間 Tonに同期整流素子 Q2のドレイン 'ソース間電圧 Vdsが高レベルになる と、分圧用抵抗 31、 32の分圧点から高レベル信号が比較器 33に入力する。基準電 圧源 34の基準電圧 V34は主スィッチ Q1のオン期間に分圧抵抗 31、 32から得られる 分圧信号の値よりも低く設定されているので、比較器 33の出力は主スィッチ Q1のォ ン期間 Tonで高レベル、オフ期間 Toffに低レベルになる。比較器 33の出力端子は 放電制御用スィッチ Q5の制御端子 (ゲート）に接続されているので、主スィッチ Q1 のオン期間に放電制御用スィッチ Q5がオンになり、第 3及び第 4のトランジスタ Q13、 Q14のオンが禁止され且つコンデンサ C1の放電が禁止される。この結果、第 3及び 第 4のトランジスタ Q13、 Q14は主スィッチ Qlのオフ期間 Toffのみに導通して第 2の 電流 12を流す。
[0051] この実施例では比較器 33の入力のために分圧用抵抗 31、 32を独立に設けたが、 この分圧用抵抗 31、 32を省いて導通許容期間検出手段 13の分圧抵抗 15、 16の分 圧点を比較器 33の正入力端子に接続することができる。また、比較器 33を省き、こ の代りに図 1のスィッチ制御回路 5の出力を図 5の放電制御用スィッチ Q5の制御端 子に供給することもできる。要するに、放電制御用スィッチ Q5の制御回路は、分圧 抵抗 31、 32と比較器 33と基準電圧源 34に限定されるものでなぐ主スィッチ Q1の オン期間 Tonに放電制御用スィッチ Q5をオンにすることができるものであればどのよ うな回路でもよい。
[0052] 図 5の実施例 3の放電制御用スィッチ Q5は図 4の選択放電用ダイオード 11aと同一 の機能を有するので、図 5の実施例 3は図 4の実施例 2と同一の効果を有する。
なお、実施例 1における図 1のスィッチ 11及び図 2の選択放電用ダイオーダ 11aを 省き、この代りに図 5の放電制御用スィッチ Q5に相当するものを設けることもできる。 実施例 4
[0053] 図 6に示す実施例 4のスイッチング電源装置は、変形された同期整流回路 3cの他 は図 1、図 2及び図 5と同一に形成されている。また、図 6の変形された同期整流制御 回路 7cは図 5のコンデンサ C1に並列に放電抵抗 Rdを付カロし、この他は図 5の同期 整流制御回路 7bと同一に形成されている。図 6の放電抵抗 Rdは出力電圧 Voが異 常に低下した時にコンデンサ C1の放電が主スィッチ Q1のオフ期間 Toff内に終了し ないことを防ぐために設けられている。図 1に示すように出力電圧 Voを帰還制御する スィッチ制御回路 5が設けられている状態で対の直流出力端子 4a、 4b間がインピー ダンスを有する短絡状態即ちインピーダンスショート状態になると、スィッチ制御回路 5が主スィッチ Q1のオン幅を制限するように働いて出力電圧 Voが異常に低下する。 また、図 1には示されて ヽな 、周知の過電流保護回路が働 、た時にも出力電圧 Voが 異常に低下する。このように出力電圧 Voが低下すると、この低下を補うために主スィ ツチ Q1のオン期間 Tonが正常負荷時よりも長くなる。この結果、コンデンサ C1の電圧 Vclのピーク値が大きくなる。他方、上述のように出力電圧 Voが低下すると、第 2の電 流源 10の第 4のトランジスタ Q14のベース'ェミッタ間電圧 V 力 低下した出力電圧 V
BE
0に対して無視できなくなる。この結果、（9)式が成り立たなくなり、主スィッチ Q1のォ フ期間中にコンデンサ C1の放電が終了しない事態が発生する虞がある。そこで図 6 の実施例 4では放電用抵抗 Rdにある程度放電電流を流してコンデンサ C1の放電時 間が異常に長くなるのを防いでいる。この放電用抵抗 Rdに流れる電流は VclZRdで 定義される。このため異常のために主スィッチ Q1のオン時間が長くなり、コンデンサ C 1の電圧が高くなつた時には放電用抵抗 Rdの電流は比較的大きいが、正常時にはコ ンデンサ C1の電圧 Vclが低いので、放電用抵抗 Rdの電流も異常時に比べて大幅に 小さくなり、コンデンサ C1の放電への影響が少ない。
[0054] 図 6の実施例 4は放電用抵抗 Rdを除いて図 5と同一であるので、図 5の実施例 3と 同一の効果を得ることができる。なお、図 6の放電用抵抗 Rdと同様なものを、図 1、 図 2及び図 4のコンデンサ C1に対しても並列に接続することができる。
実施例 5
[0055] 図 7の実施例 5のスイッチング電源装置は、変形された同期整流回路 3dの他は図 1 、図 2及び図 5と同一に形成されている。また、図 7の同期整流回路 3dは変形された 同期整流制御回路 7dの他は図 5と同一に形成されている。
[0056] 図 7の同期整流制御回路 7dは、変形された第 1の電流源 9bを設け、且つ強制放電 用スィッチ 40と強制放電用論理回路 41とを設けた他は、図 5の同期整流制御回路 7 bと同一に形成されている。
[0057] 図 7の第 1の電流源 9bは、図 5の第 1の電流源 9aの第 1のダイオード D1の代りに第 1のェミッタ抵抗 R11を接続し、第 2のトランジスタ Q12のェミッタを図 5において第 1の トランジスタ Q11のェミッタに接続した代りに第 2のェミッタ抵抗 R12と導体 18とを介し て同期整流素子 Q2のドレイン電極に接続し、この他は図 5の第 1の電流源 9aと同一 に形成したものに相当する。
図 7において主スィッチ素子 Q1のオン期間 Tonに流れる第 1の電流源 9bの第 1のト ランジスタ Q11のコレクタを流れる第 1の電流 IIは、 V、 V を無視して次式で示すこと
F CE
ができる。
II = [R12/{R11(R12 + R1)}] X (Ns/Np)Vin
第 2の電流源 10の第 3のトランジスタ Q13のコレクタを流れる第 2の電流 12は、図 4の 第 2の実施例と同様に I2=VoZR2となるので、第 1及び第 2の電流 II、 12の比 I1ZI2 は、
11/12= [R12R2/{R11(R12+R1)}] X (Ns Vin/ (NpVo)
上記式において、 R2 = R12Z{R11 (R12+R1) }と設定すれば、前述の（9)式と同一に なり、理想的な同期整流を容易且つ正確に得ることができる。
なお、図 7の第 1の電流源 9bを図 2の第 1の電流源 9又は図 4〜図 6の第 1の電流源 9 aの代わり〖こ接続することもできる。
[0058] 電界効果トランジスタで示された強制放電用スィッチ 40は、コンデンサ C1に並列 に接続されている。強制放電制御回路としての論理回路 41はインヒビット ANDゲー トから成り、比較器 20の出力端子に接続された非反転入力端子と、 2つの分圧抵抗 1 5、 16の分圧点に接続された反転入力端子と、強制放電用スィッチ 40の制御端子（ ゲート）に接続された出力端子とを有する。周知のようにインヒビット ANDゲートから 成る論理回路 41は反転入力端子が論理の 0即ち低レベルの時にのみ非反転入力 端子の信号と同一論理の出力を送出する。なお、論理回路 41を ANDゲートとし、分 圧抵抗 15、 16の分圧点と ANDゲートの一方の入力端子との間に NOT回路を接続 することができる。
[0059] 論理回路 41は図 3の t3〜t4に示す図 3 (B)の同期整流素子 Q2のドレイン'ソー ス間電圧 Vdsが低レベルであり且つ図 3 (F)に示す比較器 20の出力 V20が高レベル の時に高レベルの出力を発生する。従って、強制放電用スィッチ 40が図 3の t2〜t4 期間にオン状態になり、コンデンサ C1の電荷が強制的に放出される。これは同期整 流素子 Q2のオフと同時にコンデンサ C1が強制的に放電されることを意味する。こ れにより、主スィッチ Q1のオン期間 Tonの開始時点においてコンデンサ C1の電荷 が零であり、この状態力も充電が開始することを意味する。このため、コンデンサ C1 の充電量と主スィッチ Q1のオン時間 Tonの対応関係が正確になる。コンデンサ C1 の強制放電回路は、トランス 2の電流が不連続モードから連続モードに転換した時に 対応するために設けられている。即ち、図 3の例では主スィッチ Q1のオフ期間 Toff 中にトランス 2の蓄積エネルギーの放出が終了している力 主スィッチ Q1が一定周 波数でオン'オフ制御されている場合において、負荷の条件によってはトランス 2の蓄 積エネルギーの放出が終了する前に主スィッチ Q1がオン制御され、トランス 2の電 流が連続的に流れる連続モードになることがある。もし、図 7の強制放電用スィッチ 4 0及び論理回路 41とから成る強制放電回路が設けられていない場合において、例え ば図 3の t2〜t2 ' に示すようにコンデンサ C1に電荷が残っている状態で主スイツ チ Q1がオン制御されたと仮定すると、電荷が残っている状態力 コンデンサ C1力 S 再び充電される。これにより、トランス 2のエネルギーの蓄積時間及び放出時間とコン デンサ C1の充電時間及び放電時間との対応関係が悪ィ匕し、同期整流期間の最適 ィ匕を図ることができなくなる。
図 7の実施例 5は、図 1〜図 6の実施例 1〜4と同一の効果を有する他に、上述した 強制放電回路の効果を有する。
なお、強制放電用スィッチ 40及び論理回路 41とから成る強制放電回路を図 1、図 2、図 4、図 5及び図 6の同期整流制御回路 7、 7a、 7b、 7cに付加することができる。 また、図 7の第 1及び第 2の電流源 9b、 10を定電流特性を有するカレントミラー回路 以外の充電回路及び放電回路に置き換えた同期整流制御回路において図 7と同様 な強制放電回路を設けることができる。
また、比較器 20と同一の機能を有する別の比較器を設け、比較器 20の出力の代り にこの別の比較器の出力を論理回路 41に送ることができる。 また、比較器 20の出力を論理回路 41に送る代りに放電制御用比較器 33の出力を 反転して論理回路 41に送ることができる。
また、論理回路 41の反転入力端子を放電制御用の分圧抵抗 31、 32の分圧点に 接続すること、又は図 1のスィッチ制御回路 5の出力ラインに接続することができる。 実施例 6
[0061] 次に、図 8及び図 9を参照して実施例 6のスイッチング電源装置を説明する。図 8の 実施例 6のスイッチング電源装置は、変形された同期整流回路 3eの他は図 1、及び 図 2及び図 7と同一に形成されている。また、図 8の同期整流回路 3eは変形された同 期整流制御回路 7eの他は図 7と同一に形成されている。図 8の同期整流制御回路 7 eは、図 7の強制放電用論理回路 41の代りに強制放電制御回路としてパルス形成回 路 41aを設け、この他は図 7の同期整流制御回路 7dと同一に形成したものである。
[0062] 図 9には図 8の実施例 6のスイッチング電源装置の各部の状態が図 3と同様に示され ている。但し、図 9 (F)に図 3 (F)の V20の代わりにパルス形成回路 41aの出力 V41aが 示されている。
[0063] 図 8のパルス形成回路 41aは、主スィッチ Q1のオフ終了時点即ちオン開始時点に 同期してオン期間 Tonよりも十分に短い時間幅のパルスを形成して強制放電用スイツ チ 40に供給するものである。このため、ノ ルス形成回路 41aは分圧用抵抗 15、 16の 分圧点に接続され、図 9 (F)の t2〜t3に示すように主スィッチ Qlのオン開始時点 t 2に同期してオン期間 Tonよりも十分に短いに微小幅パルスを発生する。このパルス 形成回路 41aはオン開始時点 t2でトリガされるタイマ又は微分回路等で形成するこ とができる。強制放電用スィッチ 40はパルス形成回路 41aのパルスに応答してオン 状態になり、コンデンサ C1を強制放電させる。
[0064] 図 8の実施例 6によれば、図 9 (E)に示すようにコンデンサ C1の電圧 Vclが主スイツ チ Q1のオフ期間 Toffに基準電圧値 Vrを横切らない場合であっても、コンデンサ C1 を強制放電させることができる。従って、実施例 6によっても実施例 5と同様な効果を 得ることができる。
なお、図 8のパルス形成回路 41aと強制放電用スィッチ 40とから成る強制放電回路 を、図 1、図 2、図 4〜図 6の回路に付加することもできる。また、図 8のパルス形成回 路 4 laの入力端子を分圧抵抗 31、 32の分圧点に接続すること、又は図 1のスィッチ 制御回路 5の出力ライン 26に接続することもできる。また、図 8において、第 1及び第 2の電流源 9b、 10の代りに定電流特性を有さな!/ヽ充電回路及び放電回路を設ける ことができる。
実施例 7
[0065] 図 10に示す実施例 7のスイッチング電源装置は、変形された同期整流回路 3fの他 は図 1と同一に形成されている。また、図 10の同期整流回路 3fは、変形された同期 整流制御回路 7fの他は図 2と同一に構成されている。また、図 10の同期整流回路 7f は、変形された第 1の電流源 9cを設け、選択放電用スィッチ 11a及びバイアス用ダイ オード l ibを省いた他は図 2と同一に構成されている。
[0066] 図 10の第 1の電流源 9cは図 2の第 1の電流源 9力もツエナーダイオード 23を省いた ものに相当する。図 10の第 2の電流源 10の第 3のトランジスタ Q13はコンデンサ に 直接に並列接続されている。
[0067] 図 10の第 1の電流源 9cから供給する第 1の電流 IIは前述の（11)式と同一であって 次のように示すことができる。
11 = (V2+Vo) /Rl={ (VinNs/Np) +Vo}/Rl
第 2の電流源 10の第 2の電流 12は次式で示すことができる。
12 = Vo/R2
第 1の電流源 7cの第 1の電流 IIの一部が第 2の電流 10に流れるので、コンデンサ C 1の充電電流 Icは次式で示すことができる。
Ic = II -12 = [{ (Vin Ns /Np) +Vo}/Rl ] -Vo/R2
従って、 Rl =R2に設定すると充電電流 Icは次式で示される。
Ic = (Vin Ns/Np) /Rl · ' · (15)式
この（15)式の充電電流 Icは（10)式における第 1の電流 IIと同様にコンデンサ の 充電電流であり、（10)式と同様に出力電圧 Voに無関係な値を有する。要するに、図 10の回路では、
(Il -I2) /I2=lc/I2
= (Vds— Vo) /Vo =V2/Vo
が成立している。従って、図 10の実施例 7によっても図 4〜図 8の実施例と同一の効 果を得ることができる。
[0068] なお、図 10の回路に図 7及び図 8の強制放電用スィッチ 40及びこの制御回路を付 カロすることがでさる。
実施例 8
[0069] 図 11に示す実施例 8のスィッチグ電源装置は、変形された同期整流回路 3gの他 は図 1と同一に構成されている。図 11の同期整流回路 3gは変形された同期整流制 御回路 7gの他は図 5と同一に形成されている。図 11の同期整流制御回路 7gは、変 形されたパルス形成回路 12aの他は図 5と同一に形成されている。図 11のパルス形 成回路 12aは変形された比較及びパルス形成回路 14'の他は図 5と同一に形成され ている。
[0070] 図 11の比較及びパルス形成回路 14Ίま、図 5の比較及びパルス形成回路 14に軽 負荷判定用比較器 50と軽負荷判定用基準電圧源 51と RSフリップフロップ 52とを付 加し、この他は図 5と同一に形成したものである。従って、図 11の同期整流制御回路 7gは、同期整流用スィッチ 8を主スィッチ Q3のオフ期間にオン制御する機能と、対の 直流電圧出力端子 4a, 4b間に接続された負荷 4が定格負荷よりも低く設定された所 定負荷レベルよりも低いか否かを判定する機能と、負荷 4が前記所定負荷レベルより も低 、時に同期整流用スィッチ 8のオン制御を禁止する機能とを有して 、る。
[0071] 追加された比較器 50と基準電圧源 51と RSフリップフロップ 52とは、対の直流電源 端子 4a、 5b間に接続される負荷が定格負荷 (正常負荷)よりも大幅に軽い状態にあ る力否かを判定し、軽い負荷状態の時に同期整流用スィッチ 8のオン駆動を禁止す るために使用されている。軽負荷の時に同期整流用スィッチ 8のオン駆動を禁止する と、スイッチング電源装置の軽負荷時の効率が向上する。即ち、同期整流用スィッチ 8をオン駆動すると、既に説明したように 2次卷線 N2の出力側のダイオード Doにおけ る電力損失が低減する。しかし、定格負荷よりも軽い負荷時 2次側の電流は定格負 荷時の 2次側電流よりも小さくなり、同期整流用スィッチ 8による電力損失の低減量も 小さくなる。他方、同期整流用スィッチ 8の駆動機能を有するものとして示されている NOR回路 22によって同期整流スィッチ 8をオン駆動する時に電力損失が生じる。こ のオン駆動時の電力損失は負荷の変化に拘らずほぼ一定である。このため、軽負荷 になると、同期整流用スィッチ 8の駆動による電力損失量が同期整流用スィッチ 8に 基づく損失低減量よりも大きくなる。そこで、図 11の実施例 8では、同期整流用スイツ チ 8の駆動が軽負荷時に禁止されて 、る。
[0072] 次に、図 11の軽負荷時の同期整流用スィッチ 8の駆動禁止回路を詳しく説明する 。図 11の軽負荷判定用比較器 50の正入力端子はコンデンサ C1に接続され、負入 力端子は所定軽負荷を示す基準電圧源 51に接続されている。基準電圧源 51の基 準電圧 V51は図 3 (E)で鎖線で示すように正常負荷時のコンデンサ C 1の電圧 Vc 1の 最大値と同期整流用基準電圧源 21の基準電圧値 Vrとの間であり且つ軽負荷時の コンデンサ C1の電圧 Vclの最大値よりも高い値に設定されている。この基準電圧源 51の基準電圧 V51の好ましい値は正常負荷時即ち定格負荷時の電圧 Vclの最大値 の 5〜30%である。この基準電圧源 51の基準電圧 V51は、同期整流用スィッチ 8の 駆動による電力損失の軽減量と同期整流用スィッチ 8の駆動によって生じる電力損 失量とが等しくなる負荷量の時のコンデンサ C1の電圧 Vclの最大値に等しいことが 望ましい。 RSフリップフロップ 52のセット入力端子 Sは同期整流期間決定用比較器 20 に接続され、リセット入力端子 Rは軽負荷判定用比較器 50に接続され、出力端子 Q は NOR回路 22に接続されて 、る。
[0073] コンデンサ C1の電圧 Vclは図 1の主スィッチ Q1のオン時間幅に比例する。他方、負 荷 4が軽くなると、主スィッチ Q1のオン時間幅が正常負荷時よりも狭くなる。従って、 軽負荷時にはコンデンサ C1の電圧が低くなる。負荷 4が軽いためにコンデンサ の 電圧 Vclの最大値が基準電圧 V5はりも低くなると、比較器 50の出力は連続的に低 レベルになり、 RSフリップフロップをリセットすることが不可能になる。このため、 RSフリ ップフロップ 52は同期整流用比較器 20の出力でセットされた状態を維持し、 RSフリツ プフロップ 52の出力が連続的に高レベルになる。この結果、軽負荷時には NOR回路 22の出力が連続的に低レベルになり、同期整流用スィッチ 8のオン駆動が禁止され る。
[0074] なお、正常負荷時にはコンデンサ C1の電圧 Vclが基準電圧 V51を横切ることによつ て比較器 50から高レベルのリセットパルスが発生し、 RSフリップフロップ 52がリセット されるために比較器 20の出力に RSフリップフロップ 52が応答し、図 1の実施例 1と同 様に同期整流用スィッチ 8のオン駆動が可能になる。従って、図 11の実施例 8では、 正常負荷時の同期整流用スィッチ 8の駆動と軽負荷時における駆動禁止とを比較的 簡単な回路によって達成することができる。
[0075] 軽負荷判定手段を図 11の回路以外の構成にすることができる。例えば、コンデン サ C1の電圧 Vclを比較器 50に入力される代わりに負荷 4の大きさの切換えに連動さ せて軽負荷モードであることを示す信号を発生させる手段を設け、軽負荷モード時に 低レベルの信号を比較器 50に入力させることができる。また、比較器 50を省き、軽負 荷モードを示す信号を RSフリップフロップ 52のリセット端子に直接に入力させることが できる。
[0076] 図 11における RSフリップフロップ 52の代わりに同期整理流用スィッチ 8のオン駆動 を禁止するための駆動禁止用スィッチを設けることができる。この駆動禁止用スィッチ は例えば NOR回路 22の図示されていない電源ラインに接続され、比較器 50の出力 でオンオフ制御される。また、 NOR回路 22の出力段に駆動回路を設け、この駆動回 路の電源ラインに上記の駆動禁止用スィッチを接続し、この駆動禁止用スィッチを軽 負荷時にオフに制御し、同期整理流用スィッチ 8のオン駆動を禁止することができる また、比較器 50と基準電圧源 51と RSフリップフロップ 52とを設ける代わりに図 1、図 2、図 4、図 5、図 6、図 7、図 8、及び図 10の比較器 20に周知のヒステリシスを持たせ ることができる。この場合、比較器 20のヒステリシスの下側トリガレベルを図 3 (E)の基 準電圧値 Vrに設定し、上側トリガレベルを基準電圧値 Vrと正常時のコンデンサ C1 の電圧 Vclの最大値との間の図 3 (E)の基準電圧 V51に設定する。なお、基準電圧 V51は軽負荷時のコンデンサ C 1の電圧 Vc 1の最大値よりも高 、値を有する。軽負 荷のためにコンデンサ C1の電圧 Vclの最大値が基準電圧 V51に達しない時には、 比較器 20から連続的に高レベル信号が出力し、 NOR回路 22の出力が連続的に低 レベルになり、同期整流用スィッチ 8のオン駆動を禁止することができる。従って、比 較器 20にヒステリシスを持たせることにより図 11の回路と同一の効果を得ることができ る。ヒステリシス動作における前記下側トリガレベルとは、ヒステリシスを有する比較器
20の入力がその下側トリガレベルをハイレベル側からロウレベル側に横切った時に 比較器 20の出力が変化するレベルを意味し、また、前記上側トリガレベルとは、比較 器 20の入力がその上側トリガレベルをロウレベル側力 ハイレベル側に横切った時 に比較器 20の出力が変化するレベルを意味する。
[0077] 図 11における放電回路 10aは、図 5の第 2の電流源 10、抵抗 31、 32、比較器 33、 基準電圧源 34、及びスィッチ Q5を含むものとして示されて 、る。
図 11の実施例 8は、軽負荷時に同期整流を禁止することに基づく効果の他に実施 例 1〜7と同様な効果も有する。
[0078] 図 11の基準電圧源 51と RSフリップフロップ 52と力も成る軽負荷時に同期整流を禁 止する手段、又はこれと同様な機能を有するものを図 1、図 2、図 4、図 6、図 7、図 8、 図 10の回路にも適用可能である。
実施例 9
[0079] 図 12は実施例 9のスイッチング電源装置の 2次卷線 N2及びこの出力側回路を示す 。この実施例 9のスイッチング電源装置の 1次側回路は図 1と同一である。実施例 9の スイッチング電源装置は、フォワード型 DC— DC変^^に構成されており、図 12の 2 次卷線 N2の極性は図 1と逆に設定されている。 2次卷線 N2は整流ダイオード 60と 平滑回路 3hと平滑コンデンサ Coとを介して直流出力端子 4a, 4bに接続されて 、る 。図 12では平滑コンデンサ Coが平滑回路 3hの外に示されている力 勿論平滑回路 3h〖こ含めることちでさる。
[0080] 図 12の平滑回路 3hは、 2次卷線 N2と平滑コンデンサ Coとの間のラインに直列に 接続されたインダクタ L1と、このインダクタ L1と平滑コンデンサ Coとに対して並列 に接続された同期整流素子 Q2と、同期整流制御回路 7dとからなる。同期整流素子 Q2は一般に転流用整流素子又はフライホイール用素子又は平滑用整流素子と呼ば れものである力 前述の実施例との対応関係を明確にするために、図 12においても Q2を同期整流素子と呼ぶことにする。
[0081] 図 12の同期整流素子 Q2は実施例 1〜8と同一の構成を有し、整流素子としてのダイ オード 60を介して 2次卷線 N2に並列に接続されて!、る。図 12の同期整流制御回路 7dは図 7で同一の参照符号で示すものと同一に構成されている。
[0082] 整流ダイオード 60は主スィッチ Q1のオン期間に導通するので、主スィッチ Q1のォ ン期間にインダクタ L1にエネルギーが蓄積される。周知のようにインダクタ L1に蓄 積されたエネルギーは、インダクタ L1と平滑コンデンサ Coと同期整流素子 Q2とから 成る経路で放出される。図 12の同期整流素子 Q2がインダクタ L1の蓄積エネルギー の放出期間に導通する動作は、実施例 1〜8においてトランス 2の蓄積エネルギーの 放出期間に同期整流素子 Q2が導通する動作と同一である。インダクタ L1を基準に すると、主スィッチ Q1とトランス 2とダイオード 60から成る回路を、インダクタ L1に断続 的に電圧を供給するための断続電圧供給手段又は断続電圧供給スィッチイング手 段と呼ぶことができる。
[0083] 図 12の同期整流制御回路 7dは図 7と同一に構成されているので、インダクタ L1の 蓄積エネルギーの放出期間にほぼ一致するように同期整流素子 Q2の同期整流用ス イッチ 8をオン駆動することが可能になり、同期整流用スィッチ 8の最適駆動が可能に なり、平滑回路 3hにおける電力損失が低減する。
[0084] 即ち、主スィッチ Q1のオン期間に 2次卷線 N2の電圧 V2と出力電圧 Voとの差の電圧 V 2— Voがインダクタ L1に印加され、インダクタ L1のインダクタン値をしとすれば、インダ クタし1に{ (¥2—¥0) 2/2し}1½1のェネルギーが蓄積される。このエネルギーは、主ス イッチ Q 1のオフ期間に同期整流素子 Q2を通して次式で示す時間 Tdで放出される。 Td= { (V2-Vo) /Vo } Ton
図 12のコンデンサ CIは、ダイオード Dl、 D2の V、トランジスタ Qll、 Q12の V を無視
F CE
すると、次式で示す第 1の電流 IIによって定電流充電される。
Il = (V2-Vo) /Rl
コンデンサ C 1の電圧 Vclの最高値は次の通りである。
Vcl = (V2-Vo) Ton / (R1C1)
主スィッチ Q 1のオフ期間にコンデンサ C 1は次式で示す第 2の電流 12によって放電さ れる。
12 = Vo/R2
抵抗 Rlと R2とを同一値に設定した時のコンデンサ C1の放電時間 Tcfは次式で示すこ とができる。但し、 Cはコンデンサ C1の容量を示し、 Vclはコンデンサ C1の電圧を示 す。
Td' =C XVcl/l2
={ (V2-Vo) /Vo}Ton
このコンデンサ C 1の放電時間はインダクタ L1の蓄積エネルギーの放出時間 Tdと同 一である。従って、実施例 9において抵抗 R1と R2とを同一値に設定すれば、実施例 1 〜8と同様に同期整流用スィッチ 8を最適時間だけオンにすることができる。一般に はインダクタ L1に連続的に電流が流れる力 強制放電用スィッチ 40によってコンデン サ C 1を一周期毎に放電させるので、コンデンサ C 1の充放電時間をインダクタ L 1の電 流の変化分のみに対応させることができる。
[0085] なお、図 12の同期整流制御回路 7dを図 1、図 4、図 5、図 6、図 8、図 10及び 11の 同期整流制御回路 7、 7b、 7c、 7e、 7f、 7gに置き換えることができる。
実施例 10
[0086] 図 13は実施例 10のチヨッパ型スイッチング電源装置を示す。このスイッチング電源 装置では、断続電圧供給手段としての主スィッチ Q1が直流電源端子 laと出力端子 4aとの間に直列に接続され、スィッチ制御回路 5aから出力される制御信号によって オン ·オフ制御される。主スィッチ Q1の出力側に図 12と同一の平滑回路 3hと平滑コ ンデンサ Coを介して直流出力端子 4a, 4bが接続されている。図 13の回路では平滑 回路 3hに直流電源端子 la, lbの入力電圧 Vinが主スィッチ Q1で断続されて入力 する。従って、平滑インダクタ L1を基準にすると、主スィッチ Q1を、インダクタ L1に断 続的に電圧を供給するための断続電圧供給手段又は断続電圧供給スィッチイング 手段と呼ぶことができる。
図 13の回路の同期整流用スィッチ 8は、図 12の 2次卷線 N2の電圧 V2を平滑イン ダクタ L1の電圧に置き換えたと等価に動作し、図 12の実施例 9と同一の効果を得る ことができる。
[0087] なお、図 13の同期整流制御回路 7dを図 1、図 4、図 5、図 6、図 8、図 10及び 11の 同期整流制御回路 7、 7b、 7c、 7e、 7f、 7gに置き換えることができる。
[0088] 本発明は上述の実施例に限定されるものでなぐ例えば次の変形が可能なもので ある。
(1) 図 14に示すように図 1、図 2、図 4〜図 13の比較及びパルス形成回路 14にお ける比較器 20と基準電圧源 21の代りに、図 14に示す NOT回路 20aを設けることが できる。図 14の NOT回路 20aは基準電圧値 Vrと同様の値のしきい値を有してコン デンサ C1の電圧 Vclを 2値の波形に整形し、図 3 (F)と同様なパルスを出力する。
(2) 図 14の変形された比較及びパルス形成回路 14aに示すように前述した各実 施例の NOR回路 22の代りに入力反転 AND回路 22aを設けることができる。
(3) 図 15の変形された比較及びパルス形成回路 14bに示すように、図 14の NOT 回路 20aの代りにコンデンサ C1にそれぞれ接続された 2入力 NOR回路 20bを設け ることができる。 NOR回路 20bの 2つの入力を短絡すると、 NOT回路と同一に機能 する。
(4) 図 16の変形された比較及びパルス形成回路 14cに示すように図 1の比較器 2 0、基準電圧源 21及び NOR回路 22の代わりに NOT回路 22b、 AND回路 20cを設 けることができる。 AND回路 20cの一方の入力端子は NOT回路 22bを介して分圧 導体 17に接続され、他方の入力端子はコンデンサ C1に接続されている。 AND回 路 20cのコンデンサに接続された入力端子は図 1の基準電圧値 Vrに相当するしき い値を有してコンデンサ C1の電圧 Vclを波形整形すると同時に NOT回路 22bの出 力との論理積出力を発生する。
(5) 周知の昇圧型の DC— DCコンバータ等の別のスイッチング電源装置にも本発 明を適応することができる。
(6) 図 7及び図 8の第 1及び第 2のェミッタ抵抗 Rl l, R12を省くことができる。
産業上の利用可能性
本発明は直流電源装置に利用することが可能のものである。

Claims

請求の範囲
直流入力電圧を供給する直流電圧入力手段と、
インダクタンス手段と、
前記インダクタンス手段に断続的に電圧を供給するために前記直流電圧入力手段 と前記インダクタンス手段との間に接続され且つ前記直流入力電圧を断続する主ス イッチを有して 、る断続電圧供給手段と、
前記主スィッチの制御端子に接続され且つ前記主スィッチをオンオフ制御する機 能を有しているスィッチ制御回路と、
直流電圧を出力する対の直流電圧出力端子と、
前記対の直流電圧出力端子間に接続された平滑コンデンサと、
前記インダクタンス手段と平滑コンデンサとの直列回路に対して並列に接続された同 期整流用スィッチと、
前記同期整流用スィッチに並列接続された寄生又は個別の整流ダイオードと、 前記同期整流用スィッチの制御端子に接続された同期整流制御回路と を備えたスイッチング電源装置であって、
前記同期整流制御回路は、
前記同期整流用スィッチのオン期間を決定するための同期整流期間決定用コンデ ンサと、
前記同期整流期間決定用コンデンサに接続され且つ前記同期整流期間決定用コ ンデンサに対して前記主スィッチのオン期間に前記インダクタンス手段の電圧に対 応した値の充電電流を供給する機能を有している第 1の電流源と、
前記同期整流期間決定用コンデンサに接続され且つ前記直流出力電圧に対応し た値の放電電流を流す機能を有して!/、る第 2の電流源と、
前記主スィッチのオンオフ状態を示す信号が得られる箇所に接続され且つ前記同 期整流用スィッチの導通許容期間を検出する機能を有している導通許容期間検出 手段と、
前記同期整流期間決定用コンデンサと前記導通許容期間検出手段と前記同期整流 用スィッチの制御端子とに接続され且つ前記同期整流期間決定用コンデンサの電 圧が所定基準値よりも高いか否かを判定する機能及び前記同期整流期間決定用コ ンデンサの電圧が前記所定基準値よりも高いと同時に前記導通許容期間である時に 前記同期整流用スィッチのオン制御パルスを形成して前記同期整流用スィッチの制 御端子に供給する機能を有している比較及びパルス形成回路と
を備えて ヽることを特徴とするスイッチング電源装置。
[2] 前記インダクタンス手段は 1次卷線と 2次卷線とを有するトランスであり、
前記断続電圧供給手段は前記直流電圧入力手段と前記 1次卷線との間に接続され た主スィッチであり、
前記同期整流用スィッチは前記 2次卷線から前記平滑コンデンサに至る電流通路に 直列に接続されており、
前記整流ダイオードは前記主スィッチのオン期間に前記 2次卷線に誘起する電圧で 逆バイアスされる方向性を有していることを特徴とする請求項 1記載のスイッチング電 源装置。
[3] 前記断続電圧供給手段は、前記直流電圧入力手段に接続された 1次卷線と、この 1 次卷線に電磁結合された 2次卷線と、前記直流電圧入力手段と前記 1次卷線との間 に接続された主スィッチと、前記 2次卷線から前記平滑コンデンサに至る電流通路に 直列に接続され且つ前記主スィッチのオン期間に前記 2次卷線に誘起する電圧で 導通する方向性を有している整流素子とから成り、
前記インダクタンス手段は前記 2次卷線から前記平滑コンデンサに至る電流通路に 直列に接続された平滑インダクタであり、
前記同期整流用スィッチは前記平滑インダクタと前記平滑コンデンサとの直列回路 に対して並列に接続され且つ前記 2次卷線に前記整流素子を介して並列に接続さ れていることを特徴とする請求項 1記載のスイッチング電源装置。
[4] 前記インダクタンス手段は前記直流電圧入力手段から前記平滑コンデンサに至る電 流通路に直列に接続され平滑インダクタであり、
前記断続電圧供給手段は、前記直流電圧入力手段と前記平滑インダクタとの間に 接続された主スィッチであり、
前記同期整流用スィッチは前記平滑インダクタを介して前記平滑コンデンサに並列 に接続されていることを特徴とする請求項 1記載のスイッチング電源装置。
[5] 更に、前記第 2の電流源による前記同期整流期間決定用コンデンサの放電を前記 主スィッチのオン期間に禁止する放電禁止手段を有することを特徴とする請求項 1記 載のスイッチング電源装置。
[6] 前記第 1の電流源は前記主スィッチのオン期間に前記同期整流期間決定用コンデ ンサに第 1の電流 (II)を供給するものであり、
前記第 2の電流源は前記主スィッチのオフ期間に前記同期整流期間決定用コンデ ンサを放電させるための第 2の電流 (12)を流すものであり、
前記第 1の電流 (Π)と前記第 2の電流 (12)との比 (ΠΖΙ2) 前記主スィッチのォ ン期間における前記インダクタンス手段の電圧 (V2)に前記対の直流電圧出力端子 間の出力電圧 (Vo)を加算した値 (V2+Vo)と前記出力電圧 (Vo)との比 { (V2+V o) /Vo}に等 、ことを特徴とする請求項 5記載のスイッチング電源装置。
[7] 前記第 1の電流源は前記主スィッチのオン期間に前記同期整流期間決定用コンデ ンサに第 1の電流 (II)を供給するものであり、
前記第 2の電流源は前記主スィッチのオフ期間に前記同期整流期間決定用コンデ ンサを放電させるための第 2の電流 (12)を流すものであり、
前記第 1の電流 (Π)と前記第 2の電流 (12)との比 (ΠΖΙ2) 前記主スィッチのォ ン期間における前記同期整流用スィッチの対の主端子間の電圧 (Vds)力 所定の レベルシフト電圧 (Vz)を減算した値 (Vds— Vz)と前記出力電圧 (Vo)との比 { (Vds -Vz) ZVo}に等 U、ことを特徴とする請求項 5記載のスイッチング電源装置。
[8] 前記第 1の電流源は前記主スィッチのオン期間に前記同期整流期間決定用コンデ ンサに第 1の電流 (II)を供給するものであり、
前記第 2の電流源は前記主スィッチのオフ期間に前記同期整流期間決定用コンデ ンサを放電させるための第 2の電流 (12)を流すものであり、
前記第 1の電流 (Π)と前記第 2の電流 (12)との比 (ΠΖΙ2) 前記主スィッチのォ ン期間における前記前記インダクタンス手段の対の端子間の電圧 (V2)と前記出力 電圧 (Vo)との比 (V2ZVo)に等 、ことを特徴とする請求項 5記載のスイッチング電 源装置。
[9] 前記第 1の電流源は前記主スィッチのオン期間に前記同期整流期間決定用コンデ ンサと前記第 2の電流源との組合せに第 1の電流 (II)を供給するものであり、 前記第 2の電流源は前記主スィッチのオン期間とオフ期間との両方において前記 同期整流期間決定用コンデンサを放電させるための第 2の電流 (12)を流すものであ り、
前記第 1の電流 (Π)から前記第 2の電流 (12)を減算した値 (11 -12)と前記第 2の 電流 (12)との比 { (II I2) ZI2}が、前記主スィッチのオン期間における前記同期整 流用スィッチの対の主端子間の電圧 (Vds)力 前記対の直流電圧出力端子間の出 力電圧 (Vo)を減算した値 (Vds— Vo)と前記出力電圧 (Vo)との比 { (Vds-Vo) / Vo}に等 、ことを特徴とする請求項 1記載のスイッチング電源装置。
[10] 前記第 1の電流源は第 1のカレントミラー回路であり、前記第 2の電流源は第 2の力 レントミラー回路であることを特徴とする請求項 1記載のスイッチング電源装置。
[11] 前記第 1の電流源は、
前記同期整流用スィッチの一方の主端子に接続されたェミッタと前記同期整流期 間決定用コンデンサの一端に接続されたコレクタとを有する第 1のトランジスタと、 前記第 1のトランジスタのェミッタに接続されたェミッタと前記第 1のトランジスタのべ ースに接続されたベース及びコレクタとを有する第 2のトランジスタと、
前記第 2のトランジスタのコレクタと前記同期整流用スィッチの他方の主端子との間 に接続された第 1のコレクタ抵抗と、
力 成ることを特徴とする請求項 6記載のスイッチング電源装置。
[12] 前記第 1の電流源は、
前記同期整流用スィッチの一方の主端子に接続されたェミッタと前記同期整流期 間決定用コンデンサの一端に接続されたコレクタとを有する第 1のトランジスタと、 前記第 1のトランジスタのェミッタに接続されたェミッタと前記第 1のトランジスタのべ ースに接続されたベース及びコレクタとを有する第 2のトランジスタと、
前記第 2のトランジスタのコレクタと前記同期整流用スィッチの他方の主端子との間 に接続された第 1のコレクタ抵抗と、
前記同期整流用スィッチの一方の主端子と前記第 1のトランジスタのェミッタの間に 接続され且つ前記出力電圧 (Vo)と同一のツエナー電圧を有しているツエナーダイ オードと
力 成ることを特徴とする請求項 7記載のスイッチング電源装置。
[13] 前記第 1の電流源は、
前記同期整流用スィッチの一方の主端子に接続されたェミッタと前記同期整流期間 決定用コンデンサの一端に接続されたコレクタとを有する第 1のトランジスタと、 前記第 1のトランジスタのェミッタに接続されたェミッタと前記第 1のトランジスタのベー スにそれぞれ接続されたベース及びコレクタとを有する第 2のトランジスタと、 前記第 2のトランジスタのコレクタに接続された一端と前記対の直流電圧出力端子の 一方に接続された他端とを有する第 1のコレクタ抵抗と
力 成ることを特徴とする請求項 8記載のスイッチング電源装置。
[14] 前記第 2の電流源は、
前記平滑コンデンサの一端に接続されたェミッタと前記同期整流期間決定用コンデ ンサの一端に接続されコレクタとを有する第 3のトランジスタと、
前記平滑コンデンサの一端に接続されたェミッタと前記第 3のトランジスタのベースに それぞれ接続されたベース及びコレクタとを有する第 4のトランジスタと、
前記平滑コンデンサの他端と前記第 4のトランジスタのコレクタとの間に接続された第
2のコレクタ抵抗と
力 成ることを特徴とする請求項 1記載のスイッチング電源装置。
[15] 前記放電禁止手段は、
前記同期整流期間決定用コンデンサの一端と前記第 3のトランジスタのコレクタとの 間に接続された選択放電用ダイオードと、
前記同期整流用スィッチの一方の主端子と前記第 3のトランジスタのコレクタとの間に 接続されたノ ィァス用ダイオードと
力 成ることを特徴とする請求項 5記載のスイッチング電源装置。
[16] 前記放電禁止手段は、
前記第 4のトランジスタに並列に接続された放電阻止用スィッチと、
前記主スィッチのオン期間に前記放電阻止用スィッチをオン制御する放電阻止制御 回路と
力 成ることを特徴とする請求項 5記載のスイッチング電源装置。
[17] 前記第 1の電流源は、
前記同期整流用スィッチの一方の主端子に接続されたェミッタと前記同期整流期 間決定用コンデンサの一端に接続されたコレクタとを有する第 1のトランジスタと、 前記第 1のトランジスタのェミッタに接続されたェミッタと前記第 1のトランジスタのべ ースに接続されたベース及びコレクタとを有する第 2のトランジスタと、
前記第 2のトランジスタのコレクタと前記同期整流用スィッチの他方の主端子との間 に接続された第 1のコレクタ抵抗とから成り、
前記第 2の電流源は、
前記平滑コンデンサの一端に接続されたェミッタと前記同期整流期間決定用コンデ ンサの一端に接続されコレクタとを有する第 3のトランジスタと、
前記平滑コンデンサの一端に接続されたェミッタと前記第 3のトランジスタのベースに それぞれ接続されたベース及びコレクタとを有する第 4のトランジスタと、
前記平滑コンデンサの他端と前記第 4のトランジスタのコレクタとの間に接続された第
2のコレクタ抵抗とから成ることを特徴とする請求項 9記載のスイッチング電源装置。
[18] 更に、前記同期整流期間決定用コンデンサに並列に接続された放電調整用抵抗 を有していることを特徴とする請求項 1記載のスイッチング電源装置。
[19] 前記導通許容期間検出手段は、前記同期整流用スィッチの 1対の主端子間の電圧 を検出する手段であることを特徴とする請求項 1記載のスイッチング電源装置。
[20] 前記比較及びパルス形成回路は、
前記所定電圧値として所定の基準電圧を与える基準電圧源と、
前記同期整流期間決定用コンデンサに接続された第 1の入力端子と前記基準電 圧源に接続された第 2の入力端子とを有する比較器と、
前記導通許容期間検出手段に接続された第 1の入力端子と前記比較器に接続さ れた第 2の入力端子とを有し、前記導通許容期間検出手段の出力が前記主スィッチ のオフを示し且つ前記同期整流期間決定用コンデンサの電圧が前記基準電圧よりも 高いことを示す出力が前記比較器力 得られている時に前記同期整流用スィッチに オン制御パルスを供給する論理回路と
力 成ることを特徴とする請求項 1記載のスイッチング電源装置。
[21] 前記比較及びパルス形成回路は、
前記所定基準値として機能するしきい値を有し且つ前記同期整流期間決定用コン デンサの電圧が前記しきい値よりも高い時に第 iのレベルの出力を発生し、前記同期 整流期間決定用コンデンサの電圧が前記しきい値よりも低い時に第 2のレベルの出 力を発生する第 1の論理回路と、
前記導通許容期間検出手段に接続された第 1の入力端子と前記第 1の論理回路 に接続された第 2の入力端子とを有し、前記導通許容期間検出手段の出力が前記 主スィッチのオフを示し同時に前記第 1の論理回路が前記第 1のレベルの出力を発 生している時に前記同期整流用スィッチにオン制御パルスを供給する第 2の論理回 路と
力 成ることを特徴とする請求項 1記載のスイッチング電源装置。
[22] 前記同期整流制御回路は、半導体集積回路から成ることを特徴とする請求項 1記 載のスイッチング電源装置。
[23] 前記同期整流用スィッチと前記整流ダイオードと前記同期整流制御回路とは、同 一の包囲体に収容されていることを特徴とする請求項 1記載のスイッチング電源装置
[24] 直流入力電圧を供給する直流電圧入力手段と、
インダクタンス手段と、
前記インダクタンス手段に断続的に電圧を供給するために前記直流電圧入力手段 と前記インダクタンス手段との間に接続され且つ前記直流入力電圧を断続する主ス イッチを有して 、る断続電圧供給手段と、
前記主スィッチの制御端子に接続され且つ前記主スィッチをオンオフ制御する機 能を有しているスィッチ制御回路と、
直流電圧を出力する対の直流電圧出力端子と、
前記対の直流電圧出力端子間に接続された平滑コンデンサと、
前記インダクタンス手段と平滑コンデンサとの直列回路に対して並列に接続された同 期整流用スィッチと、
前記同期整流用スィッチに並列接続された寄生又は個別の整流ダイオードと、 前記同期整流用スィッチの制御端子に接続された同期整流制御回路と を備えたスイッチング電源装置であって、
前記同期整流制御回路は、
前記同期整流用スィッチのオン期間を決定するための同期整流期間決定用コンデ ンサと、
前記同期整流期間決定用コンデンサに接続され且つ前記主スィッチのオン期間に 前記同期整流期間決定用コンデンサを充電する機能を有している充電回路と、 前記同期整流期間決定用コンデンサに接続され且つ前記同期整流期間決定用コ ンデンサの放電電流を流す機能を有して 1、る放電回路と、
前記主スィッチのオンオフ状態を示す信号が得られる箇所に接続され且つ前記同 期整流用スィッチの導通許容期間を検出する機能を有している導通許容期間検出 手段と、
前記同期整流期間決定用コンデンサと前記導通許容期間検出手段と前記同期整流 用スィッチの制御端子とに接続され且つ前記同期整流期間決定用コンデンサの電 圧が所定基準値よりも高いか否かを判定する機能及び前記同期整流期間決定用コ ンデンサの電圧が前記所定基準値よりも高いと同時に前記導通許容期間である時に 前記同期整流用スィッチのオン制御パルスを形成して前記同期整流用スィッチの制 御端子に供給する機能を有している比較及びパルス形成回路と、
前記同期整流期間決定用コンデンサに並列に接続された強制放電用スィッチと、 前記同期整流用スィッチのオン制御終了時点又は前記主スィッチのオン制御開始 時点に同期して強制放電用スィッチを所定時間だけオン制御する制御回路と を備えて ヽることを特徴とするスイッチング電源装置。
[25] 直流入力電圧を供給する直流電圧入力手段と、
インダクタンス手段と、
前記インダクタンス手段に断続的に電圧を供給するために前記直流電圧入力手段 と前記インダクタンス手段との間に接続され且つ前記直流入力電圧を断続する主ス イッチを有して 、る断続電圧供給手段と、
前記主スィッチの制御端子に接続され且つ前記主スィッチをオンオフ制御する機 能を有しているスィッチ制御回路と、
直流電圧を出力する対の直流電圧出力端子と、
前記対の直流電圧出力端子間に接続された平滑コンデンサと、
前記インダクタンス手段と平滑コンデンサとの直列回路に対して並列に接続された同 期整流用スィッチと、
前記同期整流用スィッチに並列接続された寄生又は個別の整流ダイオードと、 前記同期整流用スィッチのオン期間を決定するための同期整流期間決定用コンデ ンサと、
前記同期整流期間決定用コンデンサに接続され且つ前記主スィッチのオン期間に 前記同期整流期間決定用コンデンサを充電する機能を有している充電回路と、 前記同期整流期間決定用コンデンサに接続され且つ前記同期整流期間決定用コ ンデンサの放電電流を流す機能を有して 1、る放電回路と、
前記主スィッチのオンオフ状態を示す信号が得られる箇所に接続され且つ前記同 期整流用スィッチの導通許容期間を検出する機能を有している導通許容期間検出 手段と、
前記同期整流期間決定用コンデンサと前記導通許容期間検出手段と前記同期整流 用スィッチの制御端子とに接続され且つ前記同期整流期間決定用コンデンサの電 圧が所定基準値よりも高いか否かを判定する機能及び前記同期整流期間決定用コ ンデンサの電圧が前記所定基準値よりも高いと同時に前記導通許容期間である時に 前記同期整流用スィッチのオン制御パルスを形成して前記同期整流用スィッチの制 御端子に供給する機能及び前記対の直流電圧出力端子間に接続された負荷が定 格負荷よりも低く設定された所定負荷レベルよりも低いか否かを判定する機能と前記 負荷が前記所定負荷レベルよりも低い時に前記同期整流用スィッチのオン制御を禁 止する機能を有して ヽる比較及びパルス形成回路と
を備えて ヽることを特徴とするスイッチング電源装置。
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