KR19980031193A - 스위칭 모드 파워 서플라이의 전력 손실 방지 회로 - Google Patents
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Abstract
본 발명은 스위칭 트랜지스터의 전력 손실을 줄여 고주파로 구동할 수 있게하는 스위칭 모드 파워 서플라이(SMPS)의 전력 손실 방지 회로에 관한 것으로서, 제1트랜지스터(TR1)의 제어에 의해 제2트랜지스터(TR2)를 구동하는 데 있어서, 제2트랜지스터(TR1)의 베이스 전류(IB)에 의한 과잉 캐리어의 충전 또는 방전 시간으로 인해 제2트랜지스터(TR2)의 턴오프가 지연되어, 제2트랜지스터(TR2)의 콜렉터에서 전력손실이 발생하는 문제점을 해결하기 위하여, 상기 제1트랜지스터에 래치의 비반전 단자에서 오프 신호가 인가될 때 상기 래치의 반전 단자로부터 온 신호를 인가 받아 상기 제2트랜지스터의 베이스에 축적된 과잉 캐리어를 콜렉터 단자를 통해 방전시키는 제3트랜지스터로 이루어지는 것을 특징으로 하는 SMPS 의 전력 손실 방지 회로를 채용함으로써, 제2트랜지스터(TR2)에서의 턴오프 지연에 의한 전력 손실을 방지하여 고주파에서 구동 가능한 SMPS를 제작할 수 있다.
Description
본 발명은 스위칭 모드 파워 서플라이(Switching Mode Power Supply; 이하, ‘SMPS’라 한다)에 관한 것으로서, 더욱 상세하게는 스위칭 트랜지스터의 전력 손실을 감소시켜 고주파로 구동할 수 있게 하는 스위칭 모드 파워 서플라이(SMPS)의 전력 손실 방지 회로에 관한 것이다.
일반적으로, SMPS는 부하단에서 필요로 하는 전원을 규칙적으로 안정하게 공급해주는 전원 공급 장치로서, 반도체 다비이스를 스위치 소자로하여 온(On)/오프(Off)동작을 반복케하고, 그 온/오프의 시(時)비율을 제어하여 부하측에 안정된 전원을 공급한다. 즉, 트랜스포머(Transfomer)의 1차측에 축적된 에너지를 스위칭용 트랜지스터를 이용하여 2차측에 선택적으로 전달하므로써 부하단속(Load Regulation)을 양호하게 유지시켜 준다.
또한, SMPS는 소형 및 경량 등의 다양한 이점을 바탕으로 기존 리니어 파워 서플라이(Linear Power Supply)의 대체품으로 이용되고 있다.
상기한 바와 같은 SMPS는 통상 도 1에 도시된 바와 같이 구성되며, 그 동작 과정은 다음과 같다.
먼저, 플러그(도시하지 않은)에 교류 전원이 인가되면, 플러그에 인가된 교류 전원은 브리지 다이오드로 구성된 정류부(100)에서 전파 정류되어 교류 성분이 제거된다.
이후, 상기 정류부(100)로부터 전파 정류된 직류 전원은 정류부에 병렬로 연결된 제1커패시터(C1)에 의해 리플 성분이 제거되어 평활하게 된 직류 전원이 각 소자에 공급된다.
한편, 초기에 래치의 비반전 단자(Q)로부터 제3도에 V1으로 도시된 파형에서 T1 내지 T2로 표시된 구간에서와 같이 온 신호가 인가되면, 인가된 온 신호에 의해 도 1에 나타낸 제1트랜지스터(TR1)가 턴온(Turn On)된다.
따라서, 상기 제1트랜지스터(TR1)의 구동으로 인해 제1트랜지스터(TR1)의 에미터 단자에는 에미터 전류가 흐르며, 이 에미터 전류는 전류 분배되어 그 일부는 저항(RB)에 흐르고, 나머지 일부는 제2트랜지스터(TR2)의 베이스에 흘러 제2트랜지스터를 턴온(Turn On)시킨다.
이때, 상기 제2트랜지스터(TR2)와 턴온(Turn On)됨에 따라 트랜스포머(200)의 1차측에는 제2트랜지스터의 콜렉트 전류(Ic)가 흐르게 되고, 트랜스포머의 1차측(NP)은 초기 전류가 흐르지 않던 상태에서 전류가 흐름으로써, 시간에 대한 전류의 변화에 비례하여 {VP=L*(di/dt)} 만큼의 전압이 축적된다.
상기 제2트랜지스터(TR2)가 온 상태에 있는 동안, 트랜스포머(200)의 2차측에 전압이 유기되어 출력부(300)에서 다이오드(D) 및 제2커패시터(C2)를 통해 정류 및 평활되어 출력단에 공급된다.
한편, 제2트랜지스터(TR2)가 계속 온상태를 유지하면, 트랜스포머(200)의 1차측에 흐르는 제2트랜지스터(TR2)의 콜렉터 전류는 1차측의 권선수값(NPA)에 의해 최대 상승 콜렉터 전류값에 도달할 때가지 상승하게 되는데 최대 상승 콜렉터 전류(Ic)값은 베이스 전류(IB)와 스위칭용 트랜지스터(TR2)의 전류 증폭률(hfe=IC/IB)값에 결정되게 된다.
따라서, 콜렉터 전류(Ic)가 제2트랜지스터(TR2)의 전류증폭률(hfe=IC/IB)과 베이스 전류(IB)의 양에 의해 결정되어진 크기만큼 상승되면, 역기전력에 의해 제2트랜지스터(TR2)는 턴오프(Turn Off)하게 된다.
이후, 제2트랜지스터(TR2)가 오프상태가 되면, 트랜스포머(200)1차측 및 2차측 권선에는 역기전력이 발생하고, 그 역기전력은 다이오드 및 커패시터를 통하여 정류 및 평활된 후, 각각의 회로 소자에 공급된다.
이때, 피드백 회로(400)를 구성하는 오차검출부(도시되지 않은)는 출력단 각각의 출력 전압을 안정화시키기 위해 트랜스 포머(200) 2차측의 전위 변화량에 대응하여 포토 커플러(도시되지 않은)를 선택적으로 구동시켜 2차측의 전압을 항상 일정하게 유지시키도록 한다.
즉, 오차전압 검출부는 트랜스포머(200)의 2차측 전압이 기준 전압이하인 경우에는 포토 커플러에 전류가 흐르지 않도록 하여 트랜스 포머(200)의 1차측 권선에 에너지 축적량이 커지도록 조절하고, 트랜스 포머(200)의 2차측 전압이 기준 전압 이상인 경우에는 포토 커플러에 전류가 흐르도록 하여 트랜스 포머(200)의 1차측 권선에 에너지 축적량이 감소되도록 조절하여 트랜스 포머(200)의 2차측의 전압이 항상 안정하게 공급되도록 조절한다.
그러나, 상술한 바와 같은 종래의 SMPS는, 제1트랜지스터(TR1)의 제어에 의해 제2트랜지스터(TR2)를 구동하는 데 있어서, 제2트랜지스터(TR1)의 베이스 전류(IB)에 의한 과잉 캐리어(Carrier)의 충전 또는 방전 시간(Charge/Discharge Time)으로 인해 도 3에 도시된 바와 같이 제2트랜지스터(TR2)의 스위칭이 인가되면, 그 지연되는 정도에 상응하여 콜렉터에서 전력 손실(POWER LOSS)이 발생하는 문제점이 있었다.
특히, 상기와 같은 제2트랜지스터(TR2)의 지연에 따른 전력 손실(Power Loss)은 도 3에 P3로 표시된 파형에서 알 수 있듯이 제2트랜지스터(TR2)의 턴 오프 타임(Turn Off Time)때 더 많이 유발된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 제2트랜지스터(TR2)의 베이스 전류(IB)에 의한 과잉 캐리어(Carrier)를 빠르게 방전시켜, 제2트랜지스터의 턴오프 타임시 발생하는 전력 손실을 줄여 고주파로 구동할 수 있는 스위칭 모드 파워 서플라이(SMPS)의 전력 손실 방지 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에서는, 외부로부터 인가되는 교류 전원을 정류시키는 정류부, 트랜스포머에 전압을 유기 시키기 위한 제2트랜지스터, 상기 제2트랜지스터의 턴온/턴오프를 제어하기 위한 제1트랜지스터, 상기 제2트랜지스터가 턴온일 때 1차측에서 전압한 축적하고 턴오프일 때 전압을 유기하여 유기 전압을 출력부에 공급하는 트랜지포머, 상기 트랜지스포머에서 공급받은 유기전압을 정류 및 평활하여 출력하는 출력부, 상기 출력부의 출력 전압은 일정하게 유지하기 위한 피드백 회로, 상기 피드백 회로에서 입력되는 피드백 신호에 따라 펄스를 발생하는 펄스 제너레이터, 상기 펄스 제너레이터에서 입력된 펄스에 의거한 온/오프 신호를 발생하는 래치를 구비한 SMPS에 있어서, 상기 제1트랜지스터에 래치의 비반전 단자에서 오프 신호가 인가됨과 동시에 상기 래치의 반전 단자로부터 온 신호를 인가 받아 상기 제2트랜지스터의 베이스에 축적된 과잉 캐리어를 콜렉트 단자를 통해 방전 시키는 제3트랜지스터로 이루어지는 것을 특징으로 하는 SMPS의 전력 손실 방지 회로를 제공한다.
도 1은 종래 기술에 따른 일반적인 스위칭 모드 파워 서플라이의 개략적인 회로 구성도
도 2는 본 발명에 따른 전력 손실 방지 회로를 구비한 스위칭 모드 파워 서플라이의 개략적인 회로 구성도
도 3은 도 1 및 도 2의 각 지점에서의 파형도
*도면의 주요부분에 대한 부호의 설명*
100: 정류부200: 트랜스포머
300: 출력부400: 피드백 회로
500: 펄스 제너레이터600: 래치
700: 전력 손실 방지 회로
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2는 본 발명에 따른 전력 손실 방지 회로를 구비한 SMPS의 구성도로서, 도 1에 도시에 도시된 SMPS에서와 동일한 기능을 수행하는 정류부(100), 트랜스포머(200), 출력부(300), 피드백 회로(400), 펄스 제너레이터(500), 래치(600), 제1트랜지스터(TR1), 제2트랜지스터(TR2) 및 전력 손실 방지 회로(700)로 이루어져 있으며 그 동작 과정은 다음과 같다.
먼저 플러그(도시하지 않은)에 교류 전원이 인가되면, 플러그에 인가된 교류 전원은 브리지 다이오드로 구성된 정류부(100)에서 전파 정류되어 교류 성분이 제거된다.
이후, 상기 정류부(100)로부터 전파 정류된 직류 전원은 정류부에 병렬로 연결된 제1커패시터(C1)에 의해 리플 성분이 제거되어 평활하게 된 직류 전원이 각 소자에 공급된다.
한편, 초기에 래치의 비반전 단자(Q)로부터 도 3에 V4로 표시된 파형의 T1 내지 T2 구간에서와 같이 온 신호가 인가되면, 그 인가된 온 신호에 의해 제1트랜지스터(TR1)가 턴온(Turn On)된다.
따라서, 상기 제1트랜지스터(TR1)의 구동으로 인해 제1트랜지스터(TR2)의 에미터 단자에는 에미터 전류가 흐르며, 이 에미터 전류는 전류 분배되어 그 일부는 저항(Rb)에 흐르고, 나머지 일부는 제2트랜지스터(TR2)의 베이스에 흘러 제2트랜지스터를 턴온(Turn On)시킨다.
이때, 상기 제2트랜지스터(TR2)가 턴온(Turn On)됨에 따라 트랜스포머(200)의 1차측에는 제2트랜지스터의 콜렉터 전류(Ic)가 흐르게 되고, 트랜스포머의 1차측(NP)은 초기 전류가 흐르지 않던 상태에서 전류가 흐름으로써, 시간에 대한 전류의 변화에 비례하여 {VP=L*(di/dt)} 만큼의 전압이 축적된다.
상기 제2트랜지스터(TR2)가 온 상태에 있는 동안, 트랜스포머(200)의 2차측에 전압이 유기되어 출력부(300)에서 다이오드(D) 및 제2커패시터(C2)를 통해 정류 및 평활되어 출력단에 공급된다.
한편, 제2트랜지스터(TR2)가 계속 온상태를 유지하면, 트랜스포머(200)의 1차측에 흐르는 제2트랜지스터(TR2)의 콜렉터 전류는 1차측의 권선수값(NPA)에 의해 최대 상승 콜렉터 전류값에 도달할 때가지 상승하게 되는데 최대 상승 콜렉터 전류(Ic)값은 베이스 전류(IB)와 스위칭을 트랜지스터(TR2)의 전류 증폭률(hfe=IC/IB)값에 결정되게 된다.
즉, 콜렉터 전류(Ic)가 제2트랜지스터(TR2)의 전류증폭률(hfe=IC/IB)과 베이스 전류(IB)의 양에 의해 결정되어진 최대 상승 콜렉터전류(Ic)만큼 상승되면, 역기전력에 의해 제1트랜지스터(TR1)에는 도 3의 V4의 표시된 바와 같이 래치(600)의 비반전 단자(Q)로부터 오프(Off)신호가 인가되며, 그 인가된 오프(Off) 신호에 의해 제1트랜지스터(TRR1)는 턴오프(Turn Off)된다.
따라서, 상기 제1트랜지스터(TR1)의 턴오프로 인해 제1트랜지스터(TR1)의 에미터 단자에는 전류가 흐르지 않으므로, 제2트랜지스터(TR2)의 베이스 단자에도 전류가 흐르지 않아 제2트랜지스터는 턴오프(Turn On)된다.
이때, 제2트랜지스터(TR2)의 베이스 단자에 과잉 축적된 캐리어(Carrier)에 의해 제2트랜지스터(TR2)의 턴오프는 지연되며, 그 결과 지연된 턴오프 타임에 상응하게 전력 손실이 유발된다.
그러나, 본 발명에 의한 제3트랜지스터(TR3)의 베이스 단자에는 제1트랜지스터(TR1)의 베이스 단자에 래치(600)로부터 오프 신호가 인가될 때, 반전된 온 신호가 인가되어 턴온된다.
따라서, 제2트랜지스터(TR2)의 베이스 단자에 축적된 과잉 캐리어는 제2트랜지스터(TR2)의 베이스 단자에 전기적으로 접속된 제3트랜지스터(TR3)의 콜렉터 단자를 통해 빠르게 방전된다.
이때, 방전되는 속도는 수십 μA의 전류가 흐르는 제1트랜지스터(TR1)의 베이스 단자에 축적된 과잉 캐리어가 수mA의 전류가 흐르는 제3트랜지스터(TR3)의 콜렉터 단자를 통해 방전되기 때문에 종래의 SMPS에서보다 수백배 빠르게 방전된다.
따라서, 상기와 같이 증가된 방전 속도에 상응하여 제2트랜지스터(TR2)의 턴오프 타임이 빨라지므로, 제2트랜지스터(TR2)의 턴오프지연에 의한 전력 손실은 감소하게 된다.
이때, 상기와 같은 전력 손실이 감소되는 것은 도 3의 P7으로 표시된 파형에서 잘 알 수 있다.
이후, 제2트랜지스터(TR2)가 오프상태가 되면, 트랜스포머(200) 1차측 및 2차측 권선에는 역기전력이 발생하고, 그 역기전력은 다이오드 및 커패시터를 통하여 정류 및 평활된 후, 각각의 회로 소자에 공급된다.
이때, 피드백 회로(400)를 구성하는 오차검출부(도시되지 않은)는 출력단 각각의 출력 전압을 안정화시키기 위해 트랜스 포머(200) 2차측의 전이 변화량에 대응하여 포토 커플러(도시되지 않은)를 선택적으로 구동시켜 2차측의 전압을 항상 일정하게 유지시키도록 한다.
즉, 오차전압 검출부는 트랜스포머(200)의 2차측 전압이 기준 전압 이하인 경우에는 포토 커플러에 전류가 흐르지 않도록 하여 트랜스 포머(200)의 1차측 권선에 에너지 축적량이 커지도록 조절하고, 트랜스 포머(200)의 2차측 전압이 기준 전압 이상인 경우에는 포토 커플러에 전류가 흐르도록 하여 트랜스 포머(200)의 1차측 권선에 에너지 축적량이 감소되도록 조절하여 트랜스 포머(200) 2차측의 전압이 항상 안정하게 공급되도록 조절한다.
이상 설명한 바와 같이, 래치(600)의 비반전 단자(Q)로부터 오프 신호를 인가받아 제1트랜지스터(TR1)가 오프될 때, 래치(600)로부터 온 신호를 인가받아 턴온되어 제2트랜지스터(TR2)의 베이스에 축적되어 있는 과잉 캐리어를 빠르게 방전하는 제3트랜지스터(TR3)인 것을 특징으로 하는 SMPS의 전력 손실 방지 회로를 사용함으로써, 제2트랜지스터(TR2)에서의 턴오프 지연에 의한 전력 손실을 방지하여 고주파에서 구동가능한 SMPS를 제작할 수 있다.
Claims (1)
- 외부로부터 인가되는 교류 전원을 정류시키는 정류부, 트랜스포머에 전압을 유기 시키기 위한 제2트랜지스터와, 상기 제2트랜지스터의 턴온/턴오프를 제어하기 위한 제1트랜지스터, 상기 제2트랜지스터가 턴온일때 1차측에서 전압을 축적하고 턴오프일때 전압을 유기하여 유기 전압을 출력부에 공급하는 트랜스포머, 상기 트랜스포머에서 공급받은 유기전압을 정류 및 평활하여 출력하는 출력부, 상기 출력부의 출력 전압을 일정하게 유지하기 위한 피드백 회로, 상기 피드백 회로에서 입력되는 피드백 신호에 따라 펄스를 발생하는 펄스 제너레이터, 상기 펄스 제너레이터에서 입력된 펄스에 의거한 온/오프 신호를 발생하는 래치를 구비한 SMPS에 있어서,상기 제1트랜지스터에 래치의 비반전 단자에서 오프 신호가 인가될 때 상기 래치의 반전 단자로부터 온 신호를 인가 받아 상기 제2트랜지스터의 베이스에 축적된 과잉 캐리어를 콜렉터 단자를 통해 방전 시키는 제3트랜지스터로 이루어지는 것을 특징으로 하는 SMPS의 전력 손실 방지 회로.
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