JP6572123B2

JP6572123B2 - ゲート駆動回路

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Publication number: JP6572123B2
Application number: JP2015249737A
Authority: JP
Inventors: 大島　正樹; 正樹大島
Original assignee: Nichicon Capacitor Ltd
Current assignee: Nichicon Capacitor Ltd
Priority date: 2015-12-22
Filing date: 2015-12-22
Publication date: 2019-09-04
Anticipated expiration: 2035-12-22
Also published as: JP2017118630A

Description

本発明は、ノーマリオン型（デプレッション型）のスイッチング素子とノーマリオフ型（エンハンスメント型）のスイッチング素子とを直列接続して、全体として等価的にノーマリオフ動作をするように構成したゲート駆動回路に関する。

近時、ＧａＮ（窒化ガリウム）を用いた電界効果トランジスタ（ＦＥＴ）が着目されている。ＧａＮはバンドギャップが広いことからワイドギャップ半導体とも呼ばれる。ＧａＮを用いたトランジスタは良好な高周波特性と低オン抵抗特性とを有し、将来的に有力なパワーデバイスと見なされている。ＧａＮの一般的な性質はノーマリオン動作を伴うことである。ノーマリオン型は駆動制御端子（ゲート）に電圧を印加していない状態でも両端子間（ドレイン・ソース間）に電流が流れてしまう。これに対して、ノーマリオフ型は機器の安全性を確保する上で優れた特性をもつ。しかし、ＧａＮの場合は、高周波特性と低オン抵抗特性に優れているものの、ノーマリオフ型のトランジスタは作りにくいという性質を有しており、機器の安全性の面で工夫を必要としている。

すなわち、良好な高周波特性と低オン抵抗特性を活かしつつ、実質的なノーマリオフ動作による安全性を確保する目的で、ノーマリオン型の半導体スイッチング素子と一般的なノーマリオフ型の半導体スイッチング素子とを直列に接続（カスコード接続）したスイッチ部を構成することが行われている。

図４はこのようなカスコード接続にかかわる従来例１を示す（例えば特許文献１参照）。すなわち、ノーマリオン型のスイッチング素子１１０とノーマリオフ型で電力ＭＯＳ型のスイッチング素子１１２とがカスコード接続されている。良好な高周波特性と低オン抵抗特性については上段のノーマリオン型のスイッチング素子１１０が担い、安全性確保については下段のノーマリオフ型のスイッチング素子１１２が担っている。

図５は別の従来例２において開示されたノーマリオン型のＧａＮトランジスタのゲート電圧・ドレイン電流特性の例である。Ａ１，Ｂ１はリセス構造（凹構造）を持たないタイプ、Ａ２，Ｂ２はリセス構造を有するタイプである。例えばタイプＡ１では順ゲートバイアス１［Ｖ］の場合のドレイン電流はゲート電圧０［Ｖ］の場合の約１．２５倍に増大でき、タイプＢ１では順ゲートバイアス２［Ｖ］の場合のドレイン電流はゲート電圧０［Ｖ］の場合の約１．９倍に増大できることが分かる。

図６はノーマリオン型のトランジスタとノーマリオフ型のトランジスタをカスコード接続した場合の従来例３のゲート駆動回路を示す（例えば特許文献３参照）。ノーマリオン型の主スイッチング素子Ｑ１とノーマリオフ型でＳｉ−ＭＯＳ型の副スイッチング素子Ｑ２とが直列に接続され、等価的にノーマリオフ動作するスイッチ部が構成されている。

スイッチング素子Ｑ３とスイッチング素子Ｑ４とは背反動作する。スイッチング素子Ｑ３がターンオンするとスイッチング素子Ｑ４はターンオフし、逆に、スイッチング素子Ｑ３がターンオフするとスイッチング素子Ｑ４はターンオンする。

スイッチング素子Ｑ３がターンオンし、スイッチング素子Ｑ４がターンオフすると、主スイッチング素子Ｑ１のローサイド端子（ソース）に現れる比較的高い電圧（ドレイン電圧）がオン状態のスイッチング素子Ｑ３を介して主スイッチング素子Ｑ１の駆動制御端子（ゲート）に印加され、主スイッチング素子Ｑ１がターンオンする。

逆に、スイッチング素子Ｑ３がターンオフし、スイッチング素子Ｑ４がターンオンすると、主スイッチング素子Ｑ１の駆動制御端子（ゲート）には副スイッチング素子Ｑ２の両端子間電圧（ドレイン・ソース間電圧）が逆バイアスで印加され、主スイッチング素子Ｑ１はターンオフする。

特開２００６−３５２８３９号公報特開２００９−７６８４５号公報特開２０１３−７８１１１号公報

図６に示す従来例３のゲート駆動回路においては、主スイッチング素子Ｑ１の順バイアスは副スイッチング素子Ｑ２のオン時の両端子間電圧（ソース・ドレイン間電圧）で、この値は通常０．１［Ｖ］以下である。

しかし、ノーマリオン型トランジスタＡ１，Ｂ１の望ましい順バイアスは図５を参照すれば１〜２［Ｖ］であることから、図６の場合、主スイッチング素子Ｑ１に対して適切な順バイアスを供給していないことになる。

図６のゲート駆動回路によれば、主スイッチング素子Ｑ１のターンオフ時にスイッチング素子Ｑ３，Ｑ４のスイッチング動作が副スイッチング素子Ｑ２の動作より遅れた場合、副スイッチング素子Ｑ２のオフ時の高いドレイン電圧（５Ｖ程度）がスイッチング素子Ｑ３を介して主スイッチング素子Ｑ１の駆動制御端子（ゲート）に印加されるため、主スイッチング素子Ｑ１のターンオフが遅れ、その期間、オフ状態の副スイッチング素子Ｑ２に主電流が流れてしまい、副スイッチング素子Ｑ２の損失を増加させるという問題がある。

本発明はこのような事情に鑑みて創作したものであり、ゲート駆動回路に関して、導通状態から遮断状態への切り替え時に副スイッチング素子での損失を抑制するとともに、遮断状態から導通状態への切り替え時に主スイッチング素子での導通損失を低減することを目的としている。

本発明は、次の手段を講じることにより上記の課題を解決する。

本発明によるゲート駆動回路は、
ハイサイドのノーマリオン型の主スイッチング素子とローサイドのノーマリオフ型の副スイッチング素子とが直列に接続されてなるスイッチ部をオン／オフ制御するゲート駆動回路であって、
前記主スイッチング素子の駆動制御端子と前記副スイッチング素子のローサイド端子との間に挿入された駆動制御用のスイッチング素子と、
前記駆動制御用のスイッチング素子の両端子間に接続された定電圧素子と、
"Ｈ"レベルと"Ｌ"レベルを交互に繰り返すスイッチングパルスを前記主スイッチング素子、前記副スイッチング素子および前記駆動制御用のスイッチング素子の各駆動制御端子に対して出力する制御部とを備え、
さらに、
前記制御部における前記スイッチングパルスの出力端子と前記主スイッチング素子、前記副スイッチング素子および前記駆動制御用のスイッチング素子の各駆動制御端子との間にはそれぞれ第１の抵抗素子、第２の抵抗素子および第３の抵抗素子が挿入され、
前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子および前記第３の抵抗素子の抵抗値に比べてより高い値に設定されていることを特徴としている。

上記構成の本発明のゲート駆動回路においては、駆動制御用のスイッチング素子のオン状態で主スイッチング素子の駆動制御端子に対して副スイッチング素子のオフ状態での両端子間電圧を逆バイアスで印加する一方、駆動制御用のスイッチング素子のオフ状態で主スイッチング素子の駆動制御端子に対して定電圧素子による定電圧を順バイアスで印加する。すなわち、スイッチ部を導通状態から遮断状態へ切り替えるときの主スイッチング素子の駆動制御端子に逆バイアスの電圧の電源と、スイッチ部を遮断状態から導通状態へ切り替えるときの順バイアスの電源とを異ならせている。前者の逆バイアスはオフ状態での副スイッチング素子の両端子間電圧であり、後者の順バイアスは定電圧素子による定電圧である。

前記において、逆バイアス印加により主スイッチング素子を高速でターンオフさせることができ、オフ状態での副スイッチング素子における損失を抑制することが可能となる。また、順バイアスでの印加電圧を定電圧素子による定電圧とするので、充分に高い電圧の順バイアス印加が可能となり、主スイッチング素子の導通損失を低減することが可能となる。
さらに、前記制御部における前記スイッチングパルスの出力端子と前記主スイッチング素子、前記副スイッチング素子および前記駆動制御用のスイッチング素子の各駆動制御端子との間にはそれぞれ第１の抵抗素子、第２の抵抗素子および第３の抵抗素子が挿入されている。この構成により、制御部から出力する同じスイッチングパルスを用いて主スイッチング素子、副スイッチング素子および駆動制御用のスイッチング素子の３者を制御し、上記本発明の効果を奏させる上で基本的で簡単な回路構成となる。
また、前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子および前記第３の抵抗素子の抵抗値に比べてより高い値に設定されている。この構成によって、スイッチ部を遮断状態から導通状態へ切り替える際に、副スイッチング素子のターンオン動作を主スイッチング素子のターンオン動作よりも高速化する。これととともに、スイッチ部を導通状態から遮断状態へ切り替える際に、駆動制御用のスイッチング素子のターンオン動作を主スイッチング素子のターンオフ動作よりも高速化することができる。その結果として、オフ状態での副スイッチング素子における損失を抑制することや、主スイッチング素子の導通損失を低減することに有効に作用する。

上記構成のゲート駆動回路は、さらに次のように構成されることが好ましい。

前記第２の抵抗素子と前記副スイッチング素子の駆動制御端子とを接続する第１の接続ノードと、前記スイッチングパルスの出力端子との間には、そのハイサイド端子を前記出力端子側にして接続された第１の一方向性通電素子と前記第１の一方向性通電素子に直列接続された第４の抵抗素子とからなる直列回路が、前記第２の抵抗素子と並列に接続されている、という構成は好ましい。ここでは、第１の一方向性通電素子と第４の抵抗素子の接続順序に関しては、いずれをスイッチングパルスの出力端子の側に配置しても構わない。第１の一方向性通電素子の通電方向に関しては、そのハイサイド端子がスイッチングパルスの出力端子の側となることが要件となっている。

このように構成すれば、第２の抵抗素子に第４の抵抗素子を並列接続することにより合成抵抗値を低減して、副スイッチング素子の遮断状態から導通状態への切り替え動作をより高速化し、副スイッチング素子での損失をより低減することができる。

また、追加した並列のラインにおいて、制御部から副スイッチング素子に向かう側に通電の方向性を定める状態で第１の一方向性通電素子を挿入することにより、副スイッチング素子の動作の高速化をオフ状態からオン状態への切り替え時に限定し、この切り替え時における副スイッチング素子での損失低減をより有効化することができる。

また、前記第３の抵抗素子と前記駆動制御用のスイッチング素子の駆動制御端子とを接続する第２の接続ノードと、前記スイッチングパルスの出力端子との間には、そのハイサイド端子を前記第２の接続ノード側にして接続された第２の一方向性通電素子と前記第２の一方向性通電素子に直列接続された第５の抵抗素子とからなる直列回路が、前記第３の抵抗素子と並列に接続されている、という構成は好ましい。ここでは、第２の一方向性通電素子と第５の抵抗素子の接続順序に関しては、いずれをスイッチングパルスの出力端子の側に配置しても構わない。第２の一方向性通電素子の通電方向に関しては、そのハイサイド端子が第２の接続ノード側（ローサイド端子がスイッチングパルスの出力端子の側）となることが要件となっている。

このように構成すれば、第３の抵抗素子に第５の抵抗素子を並列接続することにより合成抵抗値を低減して、駆動制御用のスイッチング素子のオフ状態からオン状態への切り替え動作の高速化を通じて、主スイッチング素子のオン状態からオフ状態への切り替え動作を高速化するので、副スイッチング素子での損失をより低減することができる。

また、追加した並列のラインにおいて、駆動制御用のスイッチング素子から制御部に向かう側に通電の方向性を定める状態で第２の一方向性通電素子を挿入することにより、駆動制御用のスイッチング素子の動作の高速化をオフ状態からオン状態への切り替え時に限定し、この切り替え時における副スイッチング素子での損失低減をより有効化することができる。

本発明によれば、スイッチ部を導通状態から遮断状態へ切り替える際には、オフ状態での副スイッチング素子の両端子間電圧を逆バイアスで主スイッチング素子の駆動制御端子に印加することにより主スイッチング素子を高速でターンオフさせるため、オフ状態での副スイッチング素子における損失を抑制することができる。また、スイッチ部を遮断状態から導通状態へ切り替える際には、定電圧素子による定電圧を順バイアスで主スイッチング素子の駆動制御端子に印加することにより充分に高い電圧の順バイアス印加が可能で、主スイッチング素子の導通損失を低減することができる。さらに、抵抗値の設定を通じて副スイッチング素子や駆動制御用のスイッチング素子のターンオン動作の高速化を図り、損失低減を一層促進することが可能となっている。

本発明の第１の実施例におけるゲート駆動回路の構成を示す回路図本発明の第１・第２の実施例におけるゲート駆動回路の動作説明に供する波形図本発明の第２の実施例におけるゲート駆動回路の構成を示す回路図従来例１のゲート駆動回路の構成を示す回路図従来例２のヘテロ接合型電界効果半導体装置のゲート電圧-ドレイン電流特性図従来例３のゲート駆動回路の構成を示す回路図

以下、上記構成の本発明のゲート駆動回路につき、その実施の形態を具体的な実施例のレベルで詳しく説明する。

〔第１の実施例〕
図１は本発明の第１の実施例におけるゲート駆動回路の構成を示す回路図である。

図１において、１１はハイサイドのノーマリオン型の主スイッチング素子Ｑ０１とローサイドのノーマリオフ型の副スイッチング素子Ｑ０２とが直列に接続されてなるスイッチ部、Ｑ０３は主スイッチング素子Ｑ０１の駆動制御端子であるゲートと副スイッチング素子Ｑ０２のローサイド端子であるソースすなわちグランドラインＧＬとの間に挿入された駆動制御用のスイッチング素子、ＺＤ１は駆動制御用のスイッチング素子Ｑ０３の両端子間（ドレイン・ソース間）に接続された定電圧素子としてのツェナーダイオード、１２は"Ｈ"レベルと"Ｌ"レベルを交互に繰り返すスイッチングパルスを主スイッチング素子Ｑ０１、副スイッチング素子Ｑ０２および駆動制御用のスイッチング素子Ｑ０３の各駆動制御端子（ゲート）に対して出力する制御部としてのＩＣで構成された制御回路である。

主スイッチング素子Ｑ０１はＧａＮ（窒化ガリウム）で構成されたノーマリオン型（デプレッション型）でＮチャンネル型の接合型ＦＥＴである。副スイッチング素子Ｑ０２は通常の低耐圧のＳｉ（シリコン）で構成されたノーマリオフ型（エンハンスメント型）でＮチャンネル型のＭＯＳＦＥＴである。主スイッチング素子Ｑ０１はそのハイサイド端子（ドレイン）が出力端子ＯＵＴ１に接続され、そのローサイド端子（ソース）が副スイッチング素子Ｑ０２のハイサイド端子（ドレイン）に接続され、副スイッチング素子Ｑ０２のローサイド端子（ソース）は出力端子ＯＵＴ２およびグランドラインＧＬに接続されている。

駆動制御用のスイッチング素子Ｑ０３はノーマリオン型（デプレッション型）でＰチャンネル型の接合型ＦＥＴである。このスイッチング素子Ｑ０３はボディダイオード（ソース・ドレイン間の寄生ダイオード）をもたない横型のＦＥＴである（例えば２ＳＪ１０３）。駆動制御用のスイッチング素子Ｑ０３はそのハイサイド端子（ソース）が主スイッチング素子Ｑ０１の駆動制御端子（ゲート）に接続され、そのローサイド端子（ドレイン）が副スイッチング素子Ｑ０２のローサイド端子（ソース）およびグランドラインＧＬに接続されている。

ツェナーダイオードＺＤ１はそのハイサイド端子（カソード）が駆動制御用のスイッチング素子Ｑ０３のハイサイド端子（ソース）に接続され、そのローサイド端子（アノード）がスイッチング素子Ｑ０３のローサイド端子（ドレイン）およびグランドラインＧＬに接続されている。

主スイッチング素子Ｑ０１の駆動制御端子（ゲート）と駆動制御用のスイッチング素子Ｑ０３のハイサイド端子（ソース）との接続ノードＮ０１が第１の抵抗素子Ｒ０１を介して制御回路１２におけるスイッチングパルスの出力端子に接続されている。

副スイッチング素子Ｑ０２の駆動制御端子（ゲート）は抵抗素子Ｒ１１を介してグランドラインＧＬに接続され、その駆動制御端子と抵抗素子Ｒ１１の接続ノードＮ０２は第２の抵抗素子Ｒ０２を介して制御回路１２の出力端子に接続されている。

駆動制御用のスイッチング素子Ｑ０３の駆動制御端子（ゲート）は抵抗素子Ｒ１２を介してグランドラインＧＬに接続され、その駆動制御端子と抵抗素子Ｒ１２の接続ノードＮ０３は第３の抵抗素子Ｒ０３を介して制御回路１２の出力端子に接続されている。

第１の抵抗素子Ｒ０１は、第２の抵抗素子Ｒ０２や第２の抵抗素子Ｒ０３に比べてより高い抵抗値をもっている（例えば１０［ｋΩ］）。

なお、Ｃ０１は制御回路１２に電源電圧を供給するための平滑コンデンサである。

また、Ｒ１２は駆動制御用のスイッチング素子Ｑ０３の誤動作防止用の抵抗素子である。この抵抗素子Ｒ１２は通常ゲート・ソース間に接続されるが、本実施例の回路ではドレインが接続されるグランドラインＧＬが最も低電位なので、誤りのターンオフを防ぐために、ゲート・ドレイン間に接続している。

以上のような構成を有する第１の実施例のゲート駆動回路は、主スイッチング素子Ｑ０１、副スイッチング素子Ｑ０２および駆動制御用のスイッチング素子Ｑ０３の各駆動制御端子（ゲート）のそれぞれに対して、第１ないし第３の抵抗素子Ｒ０１，Ｒ０２，Ｒ０３を介して制御回路１２の出力端子から交互に“Ｈ”レベル、“Ｌ”レベルを繰り返すスイッチングパルスを供給して、スイッチ部１１をオン／オフ制御することにより図示しない負荷回路の駆動を制御するようになっている。

図２（ａ）は制御回路１２から出力されるスイッチングパルスの電圧波形を示し、図２（ｂ）は主スイッチング素子Ｑ０１の駆動制御端子（ゲート）に印加される電圧波形（ゲート・ソース間波形）を示す。図２（ａ）に示すスイッチングパルスの“Ｌ”レベルは０［Ｖ］となっている。図２（ｂ）に示す主スイッチング素子Ｑ０１の駆動制御端子への印加電圧は、その“Ｈ”レベルの順バイアス電圧はツェナーダイオードＺＤ１のツェナー電圧Ｖ_ZD1であり、その“Ｌ”レベルの逆バイアス電圧はオフ状態での副スイッチング素子Ｑ０２のハイサイド端子（ドレイン）に対する駆動制御端子（ゲート）の電圧（ドレイン・ソース間電位）に相当する負電位となる。

ツェナーダイオードＺＤ１によるツェナー電圧Ｖ_ZD1としては１〜２［Ｖ］の確保が容易であり、図６の従来例３の場合の０．１〜０．５［Ｖ］に比べて充分に高い電圧が期待される。この順バイアス電圧を高くできることがオン状態における主スイッチング素子Ｑ０１の導通損失の低減に繋がる。

次に、上記のように構成された本実施例のゲート駆動回路の動作を説明する。

スイッチ部１１における主スイッチング素子Ｑ０１はノーマリオン型であるため、駆動制御端子（ゲート）に印加される電圧が０［Ｖ］のときにオン状態にあり、その電圧が逆バイアスの負電位のときはオフ状態となる。主スイッチング素子Ｑ０１がオフ状態であれば、副スイッチング素子Ｑ０２のオン状態・オフ状態の如何にかかわらず、スイッチ部１１は全体として遮断状態となる。逆に、主スイッチング素子Ｑ０１がオン状態にあるときは、副スイッチング素子Ｑ０２がオン状態であればスイッチ部１１は全体として導通状態であるが、副スイッチング素子Ｑ０２がオフ状態であればスイッチ部１１は全体として遮断状態となる。

いま、制御回路１２から出力されるスイッチングパルスが“Ｌ”レベルにあるとする。このとき、スイッチ部１１における主スイッチング素子Ｑ０１（Ｎチャンネル型）および副スイッチング素子Ｑ０２（Ｎチャンネル型）はともにオフ状態にある。駆動制御用のスイッチング素子Ｑ０３（Ｐチャンネル型）はオン状態となっている。スイッチ部１１は全体として遮断状態にある。

〔１〕スイッチ部１１の遮断状態から導通状態への切り替え動作
次に、制御回路１２から出力されるスイッチングパルスが“Ｌ”レベルから“Ｈ”レベルに遷移すると、まず副スイッチング素子Ｑ０２（Ｎチャンネル型）がターンオンし、主スイッチング素子Ｑ０１（Ｎチャンネル型）もターンオンする。さらに、駆動制御用のスイッチング素子Ｑ０３（Ｐチャンネル型）はターンオフする。スイッチング素子Ｑ０３がターンオフすると、ツェナーダイオードＺＤ１が降伏して電流が流れ、接続ノードＮ０１の電位がツェナーダイオードＺＤ１のツェナー電圧Ｖ_ZD1となり、この電位が主スイッチング素子Ｑ０１のゲート電圧をさらに深い（０[Ｖ]からマイナス側により離れた）オン状態とする電圧にし、主スイッチング素子Ｑ０１をより低抵抗にターンオンさせる。すでに副スイッチング素子Ｑ０２（Ｎチャンネル型）がターンオンしているので、主スイッチング素子Ｑ０１と副スイッチング素子Ｑ０２の直列回路からなるスイッチ部１１は全体として反転動作して導通状態となる。

図２（ｂ）を参照すると、主スイッチング素子Ｑ０１のオン状態で駆動制御端子（ゲート）に印加される順バイアス電圧はツェナーダイオードＺＤ１によるツェナー電圧Ｖ_ZD1であり、１〜２［Ｖ］の比較的高い値である。図６の従来例３の場合の順バイアス電圧が０．１〜０．５［Ｖ］と低かったのに比べると、本実施例では充分に高いオン電圧を印加できるので、オン状態における主スイッチング素子Ｑ０１の導通損失を大幅に低減させることができる。

スイッチ部１１の遮断状態から導通状態への切り替えにおいては、第１の抵抗素子Ｒ０１が比較的高抵抗であり、より抵抗値の低い第２の抵抗素子Ｒ０２が駆動制御端子（ゲート）に接続された副スイッチング素子Ｑ０２のターンオン動作に比べて主スイッチング素子Ｑ０１の方が早めにターンオン動作することはない。すなわち、主スイッチング素子Ｑ０１がターンオン動作を開始するタイミングではすでに副スイッチング素子Ｑ０２がターンオンを済ませている。

そして、主スイッチング素子Ｑ０１の駆動制御端子（ゲート）に比較的高めの順バイアス電圧であるツェナーダイオードＺＤ１によるツェナー電圧Ｖ_ZD1を印加させることができるので、オン状態における主スイッチング素子Ｑ０１の導通損失を低減することができる。

〔２〕スイッチ部１１の導通状態から遮断状態への切り替え動作
次いで、制御回路１２から出力されるスイッチングパルスが“Ｈ”レベルから“Ｌ”レベルに遷移すると、駆動制御用のスイッチング素子Ｑ０３（Ｐチャンネル型）はターンオンし、副スイッチング素子Ｑ０２（Ｎチャンネル型）がターンオフする。さらに、主スイッチング素子Ｑ０１がターンオフする。主スイッチング素子Ｑ０１または／および副スイッチング素子Ｑ０２のターンオフの結果、スイッチ部１１は反転動作して遮断状態となる。

スイッチ部１１の導通状態から遮断状態への切り替え動作は、主スイッチング素子Ｑ０１または／および副スイッチング素子Ｑ０２のターンオフと駆動制御用のスイッチング素子Ｑ０３のターンオンに伴うものであるが、このとき仮に、駆動制御用のスイッチング素子Ｑ０３のターンオンが副スイッチング素子Ｑ０２のターンオフより遅れたとする。しかし、制御回路１２から出力されるスイッチングパルスの電位はすでに“Ｌ”レベル（＝０［Ｖ］）となっているので、主スイッチング素子Ｑ０１や副スイッチング素子Ｑ０２の駆動制御端子（ゲート）に印加される電圧は“Ｌ”レベル（０［Ｖ］）であり、駆動制御用のスイッチング素子Ｑ０３がたとえ動作遅延のためにオフ状態のままであったとしても、スイッチ部１１が誤動作で導通状態を継続するといった弊害は生じない。

ちなみに、主スイッチング素子Ｑ０１の駆動制御端子（ゲート）に“Ｈ”レベルとしてのツェナーダイオードＺＤ１のツェナー電圧Ｖ_ZD1が印加されているためには、駆動制御用のスイッチング素子Ｑ０３がオフ状態であって、ツェナーダイオードＺＤ１に電流が流れていることが条件となる。そして、駆動制御用のスイッチング素子Ｑ０３がオフ状態となっているためには、制御回路１２のスイッチングパルスの電位が“Ｈ”レベルであることが求められる。しかるに、上記のとおり、導通状態にあったスイッチ部１１を遮断状態に遷移させるための起点動作として、制御回路１２のスイッチングパルスを“Ｈ”レベルから“Ｌ”レベルに切り替えることが既に行われており、これが第１の抵抗素子Ｒ０１を介して主スイッチング素子Ｑ０１の駆動制御端子（ゲート）に印加されているので、駆動制御用のスイッチング素子Ｑ０３の遅れたターンオンタイミングよりも先に主スイッチング素子Ｑ０１はターンオフすることになる。

以上詳しく説明したように、本実施例の場合、駆動制御用のスイッチング素子Ｑ０３がたとえ動作遅延を生じたとしても、スイッチ部１１が誤動作（導通状態を継続（過剰延長））するといった弊害は生じない。

〔第２の実施例〕
図３は本発明の第２の実施例におけるゲート駆動回路の構成を示す回路図である。

第２の実施例のゲート駆動回路は、図１に示す第１の実施例において、一方向性通電素子としての第１および第２の整流ダイオードＤ０１，Ｄ０２と電流制限用の抵抗素子Ｒ０４，Ｒ０５が追加されたものである。副スイッチング素子Ｑ０２の駆動制御端子（ゲート）と制御回路１２の出力端子との間に挿入された第２の抵抗素子Ｒ０２に対して、第１の整流ダイオードＤ０１と抵抗素子Ｒ０４の直列回路（第１の直列回路）が並列に接続されている。第１の整流ダイオードＤ０１は、そのハイサイド端子（アノード）が抵抗素子Ｒ０４の一端に接続され、そのローサイド端子（カソード）が接続ノードＮ１１に接続され、抵抗素子Ｒ０４の他端が第２の抵抗素子Ｒ０２と制御回路１２の出力端子との接続ノードＮ１２に接続されている。また、第２の整流ダイオードＤ０２は、そのローサイド端子（カソード）が抵抗素子Ｒ０５の一端に接続され、そのハイサイド端子（アノード）が接続ノードＮ２１に接続され、抵抗素子Ｒ０５の他端が第３の抵抗素子Ｒ０３と制御回路１２の出力端子との接続ノードＮ２２に接続されている。

もしも、主スイッチング素子Ｑ０１がすでにターンオンしているにもかかわらず、副スイッチング素子Ｑ０２が誤動作のために未だターンオンしていなくてオフ状態のままであれば、オフ状態となっている副スイッチング素子Ｑ０２において損失が増大する。

これに対して、第２の実施例においては、副スイッチング素子Ｑ０２の駆動制御端子（ゲート）に接続の第２の抵抗素子Ｒ０２に対して第１の整流ダイオードＤ０１と抵抗素子Ｒ０４の直列回路を並列接続してあるので、制御回路１２から“Ｈ”レベルのスイッチングパルスを出力してスイッチ部１１を遮断状態から導通状態へ切り替える際に、副スイッチング素子Ｑ０２のターンオン動作を主スイッチング素子Ｑ０１のターンオン動作よりも高速化することができる。それは、第２の抵抗素子Ｒ０２と抵抗素子Ｒ０４の並列接続により合成抵抗値を低減させるとともに、第１の整流ダイオードＤ０１によって副スイッチング素子Ｑ０２の駆動制御端子（ゲート）に電圧を印加する動作を高速化しているからである。また、主スイッチング素子Ｑ０１の駆動制御端子（ゲート）に接続された第１の抵抗素子Ｒ０１の抵抗値を高く設定して、主スイッチング素子Ｑ０１の動作速度を低めにしてあることも寄与する。

副スイッチング素子Ｑ０２のターンオン動作が早めに行われると、主スイッチング素子Ｑ０１がターンオンしたタイミングではすでに副スイッチング素子Ｑ０２が導通していてインピーダンス成分として機能することは回避されるため、副スイッチング素子Ｑ０２での損失の問題は避けることができる。

このように第２の実施例によれば、スイッチ部１１を遮断状態から導通状態へ切り替える際の、主スイッチング素子Ｑ０１のターンオン完了時に副スイッチング素子Ｑ０２が誤動作のためにオフ状態を継続していることに起因する、副スイッチング素子Ｑ０２における損失の問題を解消することができる。

第１の整流ダイオードＤ０１を挿入する理由は次のとおりである。もしも、第１の整流ダイオードＤ０１がないとすると、副スイッチング素子Ｑ０２はそのターンオフ動作も高速化され、主スイッチング素子Ｑ０１がターンオフするまでの間、すなわち、主スイッチング素子Ｑ０１が未だオン状態のままにある期間において、副スイッチング素子Ｑ０２での損失が増加する。

これに対して、整流ダイオードＤ０１を挿入しておくと、主スイッチング素子Ｑ０１より早く副スイッチング素子Ｑ０２がターンオフすることを回避し、副スイッチング素子Ｑ０２での損失増加を抑制することが可能となる。

また、もしも、副スイッチング素子Ｑ０２がすでにターンオフしているにもかかわらず、主スイッチング素子Ｑ０１が誤動作のために未だターンオフしていなくてオン状態のままであれば、オフ状態となっている副スイッチング素子Ｑ０２において損失が増大化する（オフ状態のスイッチング素子はインピーダンス成分である）。ここでは、主スイッチング素子Ｑ０１の誤動作（オン状態過剰延長）の要因として、駆動制御用のスイッチング素子Ｑ０３のターンオン動作の遅延を想定している。

これに対して、第２の実施例においては、駆動制御用のスイッチング素子Ｑ０３の駆動制御端子（ゲート）に接続の第３の抵抗素子Ｒ０３に対して第２の整流ダイオードＤ０２と抵抗素子Ｒ０５の直列回路（第２の直列回路）を並列接続してあるので、制御回路１２から“Ｌ”レベルのスイッチングパルスを出力してスイッチ部１１を導通状態から遮断状態へ切り替える際に、駆動制御用のスイッチング素子Ｑ０３のターンオン動作を主スイッチング素子Ｑ０１のターンオフ動作よりも高速化することができる。それは、第３の抵抗素子Ｒ０３と抵抗素子Ｒ０５の並列接続により合成抵抗値を低減させるとともに、第２の整流ダイオードＤ０２によって駆動制御用のスイッチング素子Ｑ０３の駆動制御端子（ゲート）の電圧を引き込む動作を高速化しているからである。また、主スイッチング素子Ｑ０１の駆動制御端子（ゲート）に接続された第１の抵抗素子Ｒ０１の抵抗値を高く設定して、主スイッチング素子Ｑ０１の動作速度を低めにしてあることも寄与する。

駆動制御用のスイッチング素子Ｑ０３のターンオン動作が早めに行われると、接続ノードＮ０１の電位が逆バイアス電圧へと降下するタイミングも早まり、主スイッチング素子Ｑ０１のターンオフ動作を確実化することができるのである。すなわち、先にオフした副スイッチング素子Ｑ０２の比較的高いレベルの両端子間電圧（ドレイン・ソース間電圧）が主スイッチング素子Ｑ０１の駆動制御端子（ゲート）に印加されてしまって、主スイッチング素子Ｑ０１のターンオフ動作が阻害されることの弊害を避けることができる。

このように第２の実施例によれば、スイッチ部１１を導通状態から遮断状態へ切り替える際の、主スイッチング素子Ｑ０１のターンオフ動作の遅延に起因する、先にターンオン動作した副スイッチング素子Ｑ０２における損失の問題を解消することができる。

第２の整流ダイオードＤ０２を挿入する理由は次のとおりである。もしも、第２の整流ダイオードＤ０２がないとすると、駆動制御用のスイッチング素子Ｑ０３はそのターンオフ動作も高速化され、ツェナーダイオードＺＤ１によるツェナー電圧Ｖ_ZD1の立ち上がりが早まり、主スイッチング素子Ｑ０１のターンオン動作が早まる。主スイッチング素子Ｑ０１のターンオン動作が完了したタイミングで副スイッチング素子Ｑ０２のターンオン動作が遅れ、副スイッチング素子Ｑ０２が未だオフ状態のままであれば、副スイッチング素子Ｑ０２での損失が増加する。

これに対して、第２の整流ダイオードＤ０２を挿入しておくと、副スイッチング素子Ｑ０２より早く主スイッチング素子Ｑ０１がターンオンすることを回避し、副スイッチング素子Ｑ０２での損失増加を抑制することが可能となる。

なお、上記第２の実施例においては、第２の抵抗素子Ｒ０２に対して、第１の整流ダイオードＤ０１と抵抗素子Ｒ０４の直列回路（第１の直列回路）を並列に接続するとともに、第３の抵抗素子Ｒ０３に対して、第２の整流ダイオードＤ０２と抵抗素子Ｒ０５の直列回路（第２の直列回路）を並列に接続しているが、必ずしも第１の直列回路と第２の直列回路の両方を付加する必要はない。すなわち、副スイッチング素子Ｑ０２のターンオン動作を主スイッチング素子Ｑ０１のターンオン動作より確実に早くする観点からは、第１の直列回路のみを付加してもよいし、駆動制御用のスイッチング素子Ｑ０３のターンオン動作を主スイッチング素子Ｑ０１のターンオフ動作より確実に早くする観点からは、第２の直列回路のみを付加してもよい。また、第１の直列回路において、第１の整流ダイオードＤ０１と抵抗素子Ｒ０４の配置が入れ替え可能であり、第２の直列回路において、第２の整流ダイオードＤ０２と抵抗素子Ｒ０５の配置が入れ替え可能であることは言うまでもない。

本発明は、ゲート駆動回路に関して、副スイッチング素子での損失を抑制するとともに、主スイッチング素子での導通損失を低減する技術として有用である。

１１スイッチ部
１２制御部
Ｄ０１第１の整流ダイオード（一方向性通電素子）
Ｄ０２第２の整流ダイオード（一方向性通電素子）
Ｎ１１第１の接続ノード
Ｎ２１第２の接続ノード
Ｑ０１ハイサイドのノーマリオン型の主スイッチング素子
Ｑ０２ローサイドのノーマリオフ型の副スイッチング素子
Ｑ０３駆動制御用のスイッチング素子
Ｒ０１第１の抵抗素子
Ｒ０２第２の抵抗素子
Ｒ０３第３の抵抗素子
Ｒ０４第４の抵抗素子
Ｒ０５第５の抵抗素子
ＺＤ１ツェナーダイオード（定電圧素子）

Claims

ハイサイドのノーマリオン型の主スイッチング素子とローサイドのノーマリオフ型の副スイッチング素子とが直列に接続されてなるスイッチ部をオン／オフ制御するゲート駆動回路であって、
前記主スイッチング素子の駆動制御端子と前記副スイッチング素子のローサイド端子との間に挿入された駆動制御用のスイッチング素子と、
前記駆動制御用のスイッチング素子の両端子間に接続された定電圧素子と、
"Ｈ"レベルと"Ｌ"レベルを交互に繰り返すスイッチングパルスを前記主スイッチング素子、前記副スイッチング素子および前記駆動制御用のスイッチング素子の各駆動制御端子に対して出力する制御部とを備え、
さらに、
前記制御部における前記スイッチングパルスの出力端子と前記主スイッチング素子、前記副スイッチング素子および前記駆動制御用のスイッチング素子の各駆動制御端子との間にはそれぞれ第１の抵抗素子、第２の抵抗素子および第３の抵抗素子が挿入され、
前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子および前記第３の抵抗素子の抵抗値に比べてより高い値に設定されているゲート駆動回路。
前記第２の抵抗素子と前記副スイッチング素子の駆動制御端子とを接続する第１の接続ノードと、前記スイッチングパルスの出力端子との間には、そのハイサイド端子を前記出力端子側にして接続された第１の一方向性通電素子と前記第１の一方向性通電素子に直列接続された第４の抵抗素子とからなる直列回路が、前記第２の抵抗素子と並列に接続されている請求項１に記載のゲート駆動回路。
前記第３の抵抗素子と前記駆動制御用のスイッチング素子の駆動制御端子とを接続する第２の接続ノードと、前記スイッチングパルスの出力端子との間には、そのハイサイド端子を前記第２の接続ノード側にして接続された第２の一方向性通電素子と前記第２の一方向性通電素子に直列接続された第５の抵抗素子とからなる直列回路が、前記第３の抵抗素子と並列に接続されている請求項１または請求項２に記載のゲート駆動回路。