CN1492444A - 集成逻辑电路和电可擦可编程只读存储器 - Google Patents

Abstract

本发明涉及一种集成逻辑电路和电可擦可编程只读存储器。其中包括在一半导体基片上形成的MOS晶体管电路，该电路在不同的最小工作电源电压下工作，这个MOS晶体管电路具有这样的结构，使在最小工作电源电压下工作的MOS晶体管的阈值电压降低，并且加长这个晶体管的沟道长度。此外，读出放大器电路包括具有一对输入端子的差分放大器电路，预充电电路和负载电路。

Description

集成逻辑电路和电可擦可编程只读存储器

技术领域

本发明涉及一种半导体集成电路装置，适于在极低电源电压下工作，具体指电池端电压为0.9V的情况，特别指低电源电压范围。

背景技术

作为包括多个MOS晶体管的MOS电路，图9所示的具有一个输入栅极的CMOS反相器电路是公知的(图10传统电路的平面图)。

当PMOS晶体管91和NMOS晶体管92分别工作时，施加一足够的栅偏压V_G作为电源电压Vcc的部分，由此提供合适的开关操作和导通电流。为此，每个MOS晶体管的阈值电压Vth设定为一不特别高的值(绝对值约为0.9V或更低)。另外，电源电压需要设定为比这个Vth高得多的值(例如1.8V)。

另一方面，为了抑制对半导体芯片的备用电流有较大地影响的MOS晶体管的漏泄电流，阈值电压Vth不应设置为过低的值(大约0.7伏或更高)。

半导体集成电路装置识别存储元件的导通状态和截止状态，从而输出数据0或数据1。读出放大器电路将上述存储元件的导通状态和截止状态转换成数据0和数据1。

最近，技术发展的趋势要求降低半导体集成电路装置的电压，尤其是在便携式设备市场上，需要电子设备的工作只采用一个电池(0.9-1.5V)。当然，也要求读出放大器电路能在低压下工作。

图17的电路表示一常规的读出放大器。一个预充电电路101和一负载电路102如图连接在一起，作为缓冲电路106的输入。

下面说明这个电路的工作情况，当存储元件109处于截止状态，电流不会流过负载电路102。因此，预充电电路101将缓冲电路106的输入电位升高到Vcc电平。于是读出放大器电路输出207将是数据0。

当存储元件109处于导通状态，电流流过负载电路102，缓冲电路106的输入电位降到接地电位，于是读出放大器电路输出207变为数据1。

图18表示在该电路工作时每个信号的电位。当启动信号201(标号202表示201的反向信号)设置到Vcc电平，读出放大器将被启动。同时，通过设置行编码信号203，低编码信号和写入反向信号206为Vcc电平，选择出存储元件109。此时，将存储元件109的控制信号205设置电位Vcg(Vcg表示在Vcc和接地之间的电位)。如果存储元件109处于截止状态，读出放大器输出207变为数据0。当存储元件109处于导通状态状态，读出放大器输出207变为数据1。

可是，现有技术的MOS电路提供处于Vcc的足够的栅偏压(例如1.8伏或更高)，它显然大于阈值电压Vth，因此，可以实现适当的运行。当电压Vcc降低接近极低电源电压区(在0.9伏左右)时，MOS晶体管的电压Vth变为大约等于Vcc，结果栅偏压变弱，不能得到令人满意的开关操作和导通电流，这导致输出的延迟增加，降低了输出驱动性能。

特别是，当值电压Vth随温度变化增大到0.9伏或更高时，MOS晶体管不导通，Vcc电压处于0.9伏的状态停止工作。

而且，在常规的读出放大器电路中，缓冲电路106的输入电位没有下降到输入反向电压的电平，原因是电压Vcc为3V或更低时，即使存储元件109处于导通状态，它的电流驱动能力也有下降，因此，电压Vcc为3V或更低时，不能读出数据。

可见，现有的电路不能在极低的电源电压区域内工作。

发明内容

本发明的目的是解决常规电路的问题，提供一种能在极低电源电压(0.9伏)下令人满意地工作的半导体集成电路，产且所制造的电路能保持常规的低备用电流等性能。

根据本发明的一个方面，提供了一种集成逻辑电路，包括：至少两个形成在同一半导体基片上的MOS晶体管，所述MOS晶体管之一的第一阈值电压与另一所述MOS晶体管的第二阈值电压不同；在所述MOS晶体管中的最小工作电压的绝对值是0.9伏或更低，并且最大工作电压的绝对值是5.5伏或更高。

在上述集成逻辑电路中，优选地，所述第一阈值电压的绝对值是0.3伏至0.7伏，而第二阈值电压的绝对值是0.7伏至0.9伏。优选地，其中所述具有第一阈值电压的MOS晶体管的沟道长度比具有第二阈值电压的MOS晶体管的沟道长度长。更优选地，其中所述具有第一阈值电压的MOS晶体管的沟道长度是2.6μm或更长，所述具有第二阈值电压的MOS晶体管的沟道长度是2.0μm或更短。

根据本发明的第二个方面，提供了一种具有至少两个输入端和一个输出端的集成的门电路，包括：至少两个形成在同一半导体基片上的P型MOS晶体管；在所述MOS晶体管内的最小工作电压的绝对值是0.9伏或更低，其最大工作电压的绝对值是5.5伏或更高，并且所述P型MOS晶体管之一的沟道长度比另一个P型MOS晶体管的沟道长度长，前者的栅极在备用状态处于高电位，后者的栅极在备用状态处于低电位。

根据本发明的再一个方面，提供了一种集成的门电路，具有至少两个输入端和一个输出端，包括：至少两个形成在同一半导体基片上的N型MOS晶体管；在所述MOS晶体管内的最小工作电压的绝对值是0.9伏或更低，其最大工作电压的绝对值是5.5伏或更高；并且所述N型MOS晶体管之一的沟道长度比另一个N型MOS晶体管的沟道长度长，前者的栅极在备用状态处于低电位，后者的栅极在备用状态处于高电位。

在上述方案中，每个MOS晶体管的阈值电压Vth设置为一低于常规值的电压值。这个值的设置条件为，即使当阈值电压值Vth由于温度变化等因素上升时，也绝不会达到极低电源电压值(0.9伏)。

在上述方案中，在每个P-型MOS和N-型MOS晶体管中，具有较低阈值电压的MOS晶体管的沟道长度要长于具有较高阈值电压的MOS晶体管的沟道长度。

在上述方案中，仅在产生会影响图示用电流的泄漏电流的通路中，将具有较低阈值电压的MOS晶体管的沟道长度接长。

由于使用了阈值电压Vth降低的MOS晶体管，即使当电源电压为0.9V时也具有低的阈值电压Vth，所以要施加足够的栅极偏压，从而得到正常的开关操作和导通电流。

当阈值电压Vth降低时，MOS晶体管的泄漏电流也可以通过延长所需部位的长度L而得到显著抑制。

由于仅将所需部分的长度L加长，所以面积的增大可降至最小。

需要设置为常规数值的电路的阈值电压Vth不需要降低，这可以减小消耗的电流。

附图说明

图1是发明的半导体集成电路装置中CMOS变换器的电路图。

图2是本发明的半导集成电路装置的CMOS变换器的平面图。

图3是MOS晶体管的阈值电压Vth和温度之间的关系曲线图。

图4是MOS晶体管的泄漏电流和阈值电压Vth之间的关系曲线图。

图5是MOS晶体管的泄漏电流和沟道长度(长度L)之间的关系曲线图。

图6是两个“或非”电路的电路图，表示三个电压输入图形。

图7是两个“与非”电路的电路图，表示三个电压输入图形。

图8是本发明的EEPROM半导体芯片的示意图。

图9是已有的半导体集成电路装置的CMOS变换器的电路图。

图10是已有的半导体集成电路装置的CMOS变换器的平成图。

图11是本发明第一实施例的读出放大器电路图。

图12是采用图11的读出放大器电路的半导体永久性存储器的读出电压对PMOS晶体管阈值电压的关系曲线图。

13是采用图11的读出放大器电路的半导体永久性存储器的读出电压的温度特性曲线图。

图14是本发明第二实施例的读出放大器电路图。

图15是本发明第三实施例的读出放大器电路的电路图，包括差分放大电路，缓冲电路，和恒压电路。

图16是本发明第三实施例的读出放大器电路的电路图，包括预充电电路，负载电路，和恒压电路。

图17是已有读出放大器电路图。

图18是在图11，14，15，16和17所示的读出放大器电路工作时每个信号电平的时序图。

具体实施方式

下面结合附图说明本发明的各实施例。图1表示本发明一实施例的CMOS变换器电路。图2是该变换器电路的平面图，这个电路是存在于半导体基片上的整个电路的一个部分，同时，作为其它电路，还有由与本发明相同的技术制造的电路和由已有技术制造的电路。

参见图1和2，PMOS晶体管1和NMOS晶体管串联连接在电源之间，形成一个CMOS变换器。此外，多晶硅栅区3的沟道长度(L)(例如2μm)被加长超过常规尺寸(例如加长到3μm)。PMOS晶体管和NMOS晶体管的阈值电压Vth分别比常规数值低(例如Vtp＝0.6V，Vtn＝0.55V)。即使当Vcc是0.9V，栅偏压也完全能传输到每个晶体管的栅偏压。换言之，当输入是满幅变动(OV-Vcc)时，得到OV电压，所得到的电压Vcc的栅偏压(0.9V)大于阈值电压Vth(0.6V，绝对值)，于是PMOS晶体管稳定地导通(NMOS晶体管截止)。另一方面，当Vcc电位施加到输入端时，PMOS晶体管截止，而NMOS晶体管导通。

这里，图3表示阈值电压Vth和PMOS晶体管的温度之间的关系曲线。即使由于温度变化导致阈值电压Vth上升时，仍要求Vth设置为0.9V或更低。

例如，如果常规电压Vth为0.85V，这个阈值电压Vth非常接近Vcc值，结果使栅偏压不足并且晶体管不能工作。同时，如果设置阈值电压Vth到0.6伏，使温度下降，则栅偏压可以达到要求。

这里，必须考虑到降低Vth会增加MOS晶体管的泄漏电流。图4表示PMOS晶体管的泄漏电流对阈值电压Vth的关系曲线。通过降低阈值电压Vth，可增加泄漏电流。这将显著影响半导体芯片的备用电流，损害常规的低备用电流的良好特性。

通过加长Vth被降低的电路的长度L，使其长于具有常规Vth的电路，则可缓和上述不利影响。图5表示长度L与漏电流的关系曲线。可见经过延长长度L，可显著抑制漏电流。在图2中，PMOS和NMOS晶体管的长度L均被加长。当半导体芯片处于备用状态时，每个晶体管的节点的电位将必然被确定，长度L均能够被加长。换句话说，当确定输入的是高电位时，PMOS晶体管变成一漏泄通道。因此，这个长度L被加长，并且NMOS晶体管可以制成常规尺寸。同时，当确定输入的是低电位时，只能加长NMOS晶体管的长度L。这个方法对于“或非”和“与非”门都是有效的，这些门是多重输入门。图6A，6B和6C展示了两个“或非”门电路的三种输入图形。

在图6A中，当两个PMOS晶体管61或62的长度L被加长时，其漏电流可以被消除。在图6B中，只有PMOS晶体管61的长度L可加长。在图6C中，当NMOS晶体管63和64的长度L均加长时，则通道不再存在。

图7表示2个“与非”门的情况，在如图7A，7B和7C所示的备用状态下，确定出每个节点的电压时，两个NMOS晶体管73和74在图7A所示的时刻被确定。NMOS晶体管73在图7B所示的时刻被确定。而两个PMOS晶体管71和72的长度L可在图7所示的时刻被加长。同样的原理也适用于三个或更多个输入的电路。

以上论点是根据这样的假设而解释的，即PMOS晶体管和NMOS晶体管两者中的漏电流均明显依赖于Vth。如果PMOS晶体管明显具有此特性，而NMOS晶体管不明显，则不必加长NMOS的长度L。可只加长PMOS晶体管的长度L。反之，只有NMOS晶体管的漏电流较大时，则可只加长NMOS晶体管的长度L。

不必为抑制漏电流而对所有晶体管的长度L均加长。只需加长这种NMOS晶体管的沟道长度，即它对于沟道具有低的阈值电压，其沟道中产生的漏电流损害备用电流，通过按此方式选择性地加长长度L，可以使电路面积的增加量最小化。

下面将说明需降低其阈值电压Vth的电路。对于所有工作在包括极低电源电压(0.9伏)的第一电源电压范围(例如，0.9伏-5.5伏)内的电路，其阈值电压Vth应予以降低。不过，在半导体基片上形成两种电路，一种电路工作在生产技术条件中的电压范围内，另一种电路工作在第二电源电压范围(例如，1.8-5.5V)，其中最小工作电压高于在第一电源电压范围内的最小工作高压，只有工作在这个操作电路中的MOS晶体管的阈值电压Vth需减小，而工作在第二电源电压范围内的电路的阈值限电压Vth不需降低。于是阈值电压Vth不降低的电路不会受到漏电流的影响，所以不必加长长度L。只需加长阈值电压Vth减小了的部分的长度L。这可以减小面积或减少电流消耗。

图8是一种电可擦可编程序的只读存储器(EEPROM)半导体芯片的示意图。在这个半导体芯片中，包括存储器84，译码器83和读出电路82，以及写入电路85，其中电路82和83用于操作存储器84。整个电路必须在0.9伏电压下工作时，整个电路的阈值电压Vth必须降低。不过，EEPROM的工作分为读出操作(读)和写入操作(写)两种，如果各最小工作电压条件定为0.9伏，1.8伏或类似电压，则只需降低在读出操作时工作的电路的阈值电压Vth。如果降低在写入操作(例如，电荷泵，环式振荡器等)时工作的电路的阈值电压Vth，则导致在环式振荡器工作期间电流消耗明显增大，这可能会损害电路的工作特性。

阈值电压Vth的调节是通过向MOS晶体管的沟道区的掺杂步骤而实现的。但是，阈值电压可选择性地改变，这通过将不需降低阈值电压Vth的部分加掩膜和对需要降低阈值电压的部分进行注入而实现。如图8所示，对在写入操作时刻工作和在读出操作时不工作的写入电路85进行掩盖，而且通过沟道杂质注入法实现所需的阈值电压Vth。

换句话说，半导体芯片(其所需部分的长度L被加长)的技术规范如果是1.8伏读出和1.8伏写入，只需采用简单的沟道杂质注入工艺处理，则可将该芯片制备成0.9伏读出和0.9伏写入。

以此方式，可有选择地降低阈值电压Vth，并且只将需要的部分的长度L加长，于是能够制备出相应于各电压的半导体芯片，并且可减小芯片面积，消除消耗电路。

图11是本发明一个实施例的读出放大器的电路图。在差分放大器电路105的一对输入端子上连接有预充电电路101和103，及负载电路102和104。差分放大器电路105的输出端与缓冲电路106的输入端连接，预充电电路101和103包括N型MOS晶体管，其阈值电压约为0.05伏。

恒压电路107的输出连接到负载电路102和104，及差分放大电路105和缓冲电路106。恒压电路108的输出被送入负载电路104的晶体管中与负载电路102的存储器109对应的位置上的晶体管的栅极，并作为参考电压。该负载电路104产生一参考电流。

在本发明的这个实施例中，电路结构是相应于该差分放大电路的一对输入端子而对称布置的，因此这对输入端子的电位以同样方式变化。于是该电路可以工作在较宽的电源电压。而且，由于在预充电电路101和103中的NMOS晶体管的电压降大约为零状，使该电路能够工作在较低的电压等级。

图12展示了使用图11所示实施例的永久性存储器的数据读出特性曲线，其中涉及了用于数据读出的最小电压Vcc_最小(读)(纵轴)和差分放大器电路105的输入晶体管的阈值电压Vtp(横轴)之间的关系。

图13证明了在相应于上述装置的温度特性的使用温度范围内，当Vtp是0.7伏或低于0.9伏时，可使Vcc达到0.9伏或更低此。另外，当Vtp是0.17伏或更低时，可以在0.9伏或更低的电压Vcc下实现读出数据操作。

图14表示本发明第二个实施例的读出放大器电路图。这个读出放大器电路的基本结构与图11所示的实施例相同。

差分放大器电路105的N型MOS晶体管采用两种不同的栅绝缘膜晶体管401的栅绝缘膜厚度约为600。这个晶体管与构成恒压电路107的晶体管种类相同，因此进一步改善了电流控制调节性能。

晶体管402和403构成电流镜式电路。其栅绝缘膜的厚度为350。这里，通过扩大该晶体管的电流传送能力，改善了读出放大器电路的速度。

图15和16表示本发明第三个实施例的读出放大器电路的电路图。

该读出放大器电路的基本结构与图11所示的本发明的实施例相，。

预充电电路101包括串联连接的晶体管501和晶体管502，以及与晶体管501和502并联连接的晶体管503，因此预充电电路101可以与流过负载电路102的电流的增大而相应变化，预充电电路103与预充电电路101结构相同。不过，其输出取出位置是变化的，以便改变到差分放大器电路105的输入电压。

在负载电路102中，输送门(tranfer gate)504包括一反馈电路，当电流过存储器109时，输送门504将引起电流流动。同时，当电流没有流过存储电路时，输送门504将阻止电流流动。采用这种结构，可以提高读出放大器电路的速度。

如上所述，本发明能够使半导体集成电路装置的相当低的电源电压(0.9伏)下工作，同时能保持常规的低待机电流特性。

此外，在本发明中，能容易地将原有的高电压技术规格改变为低电压技术规格，这只需增加掩盖沟道掺杂的步骤即可实现，从而减小芯片面积，并降低损耗电流。

Claims (6)

1.一种集成逻辑电路，包括：

至少两个形成在同一半导体基片上的MOS晶体管，所述MOS晶体管之一的第一阈值电压与另一所述MOS晶体管的第二阈值电压不同；

在所述MOS晶体管中的最小工作电压的绝对值是0.9伏或更低，并且最大工作电压的绝对值是5.5伏或更高。

2.根据权利要求1的集成逻辑电路，其中所述第一阈值电压的绝对值是0.3伏至0.7伏，而第二阈值电压的绝对值是0.7伏至0.9伏。

3.根据权利要求2的集成逻辑电压，其中所述具有第一阈值电压的MOS晶体管的沟道长度比具有第二阈值电压的MOS晶体管的沟道长度长。

4.根据权利要求3的集成逻辑电路，其中所述具有第一阈值电压的MOS晶体管的沟道长度是2.6μm或更长，所述具有第二阈值电压的MOS晶体管的沟道长度是2.0μm或更短。

5.一种具有至少两个输入端和一个输出端的集成的门电路，包括：

至少两个形成在同一半导体基片上的P型MOS晶体管；

在所述MOS晶体管内的最小工作电压的绝对值是0.9伏或更低，其最大工作电压的绝对值是5.5伏或更高，并且

所述P型MOS晶体管之一的沟道长度比另一个P型MOS晶体管的沟道长度长，前者的栅极在备用状态处于高电位，后者的栅极在备用状态处于低电位。

6.一种集成的门电路，具有至少两个输入端和一个输出端，包括：

至少两个形成在同一半导体基片上的N型MOS晶体管；

在所述MOS晶体管内的最小工作电压的绝对值是0.9伏或更低，其最大工作电压的绝对值是5.5伏或更高；并且

所述N型MOS晶体管之一的沟道长度比另一个N型MOS晶体管的沟道长度长，前者的栅极在备用状态处于低电位，后者的栅极在备用状态处于高电位。

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