JPH0448656A - Ｉｇｂｔの負荷短絡検出回路及びそれを用いた保護回路 - Google Patents
Ｉｇｂｔの負荷短絡検出回路及びそれを用いた保護回路Info
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- JPH0448656A JPH0448656A JP15577390A JP15577390A JPH0448656A JP H0448656 A JPH0448656 A JP H0448656A JP 15577390 A JP15577390 A JP 15577390A JP 15577390 A JP15577390 A JP 15577390A JP H0448656 A JPH0448656 A JP H0448656A
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- 230000007423 decrease Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
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- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ＭＯＳＦＥＴの高入力インビダンス特性・高
速性とバイポーラダーリントントランジスタの高伝導度
（高電流密度）特性を兼ね備えた素子であるＩ Ｇ Ｂ
Ｔ （１ｎｓｕｔａｔｅｄ ＧａｔｅＢｊｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ ）の負荷短絡検出回路及びそ
れを用いた保護回路に関する。
速性とバイポーラダーリントントランジスタの高伝導度
（高電流密度）特性を兼ね備えた素子であるＩ Ｇ Ｂ
Ｔ （１ｎｓｕｔａｔｅｄ ＧａｔｅＢｊｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ ）の負荷短絡検出回路及びそ
れを用いた保護回路に関する。
（従来の技術）
インバータ（直流−交流変換）、サーボドライブ、ＵＰ
Ｓ （無停電々源装置）等に使用されるＩＧＢＴの負荷
短絡時の検出、保護用回路の従来例を第６図、第７図に
示す。第６図において１１゜１２はＩＧＢＴ、１３ １
４はフリー−ホイーリング・ダイオード、１５は負荷（
トランスコイル等）、１６．１７はＩ ＧＢＴのドライ
バ、１９は電流検出用カレントトランス（Ｃ，Ｔ） 、
２０２１は直流電源部、２２はカレントトランス１９か
らの検出信号を受けて、フォトカブラ２３゜２４を介し
ｒＧＢＴ素子１１．１２をオンまたはオフ制御する制御
部である。また第７図において３１はＩＧＢＴ、３２は
フリー・ホイーリング・ダイオード、３３は負荷、３４
は主電源（高圧）、３５は高圧を低圧におとすレベルシ
フタ、３６はコンパレータ、３７は基準電圧源、３８は
遅延回路、３９はＩ ＧＢＴのドライバ、４０は負荷異
常検出用アンド回路、４１は抵抗である。
Ｓ （無停電々源装置）等に使用されるＩＧＢＴの負荷
短絡時の検出、保護用回路の従来例を第６図、第７図に
示す。第６図において１１゜１２はＩＧＢＴ、１３ １
４はフリー−ホイーリング・ダイオード、１５は負荷（
トランスコイル等）、１６．１７はＩ ＧＢＴのドライ
バ、１９は電流検出用カレントトランス（Ｃ，Ｔ） 、
２０２１は直流電源部、２２はカレントトランス１９か
らの検出信号を受けて、フォトカブラ２３゜２４を介し
ｒＧＢＴ素子１１．１２をオンまたはオフ制御する制御
部である。また第７図において３１はＩＧＢＴ、３２は
フリー・ホイーリング・ダイオード、３３は負荷、３４
は主電源（高圧）、３５は高圧を低圧におとすレベルシ
フタ、３６はコンパレータ、３７は基準電圧源、３８は
遅延回路、３９はＩ ＧＢＴのドライバ、４０は負荷異
常検出用アンド回路、４１は抵抗である。
（発明が解決しようとする課題）
第６図においては、Ｃ，Ｔ１９に通常ホールＣ，Ｔが用
いられるが、この場合負荷１５が短絡事故をおこし、カ
レントトランス１９がこれを検出てから（Ｃ，Ｔ１９は
負荷１５のラインで検出しても可）、制御部２２、ドラ
イバ１６．１７を介してＩ ＧＥＴ素子１１．１２をオ
フさせるまでの時間を、Ｉ ＧＢＴ許容短絡時間まで短
縮することは非常に困難である。また上記負荷短絡検出
時点からＩＧＢＴオフまでの遅れ時間を余り短くした場
合、ダイオード１３．１４のりカバリ−電流（通常動作
で生じる）を検出し、この誤検出による誤動作を生じる
可能性がある。また負荷短絡検出制御にカプラ２３．２
４とかトランスを用いれば、これらの絶縁を考慮しなけ
ればならない。
いられるが、この場合負荷１５が短絡事故をおこし、カ
レントトランス１９がこれを検出てから（Ｃ，Ｔ１９は
負荷１５のラインで検出しても可）、制御部２２、ドラ
イバ１６．１７を介してＩ ＧＥＴ素子１１．１２をオ
フさせるまでの時間を、Ｉ ＧＢＴ許容短絡時間まで短
縮することは非常に困難である。また上記負荷短絡検出
時点からＩＧＢＴオフまでの遅れ時間を余り短くした場
合、ダイオード１３．１４のりカバリ−電流（通常動作
で生じる）を検出し、この誤検出による誤動作を生じる
可能性がある。また負荷短絡検出制御にカプラ２３．２
４とかトランスを用いれば、これらの絶縁を考慮しなけ
ればならない。
また第７図においては、電源３４に高電圧を用いている
ため、検出時のａ点電位は高く、検出時間は速くなるが
、検出系に高電圧部が入るため、接続に煩わしさが生じ
る。また上記リカバリー電流期間は、ドライバ３９の出
力とコンパレータ３６のフィードバック出力のタイミン
グが合って、検出回路４０が誤検出しないよう、遅延回
路３８で不感帯を設ける必要がある。また高電圧を低圧
化するレベルシフタ３５も必要であるし、フィードバッ
ク配線ｂ（比較的長くなる）も必要である。
ため、検出時のａ点電位は高く、検出時間は速くなるが
、検出系に高電圧部が入るため、接続に煩わしさが生じ
る。また上記リカバリー電流期間は、ドライバ３９の出
力とコンパレータ３６のフィードバック出力のタイミン
グが合って、検出回路４０が誤検出しないよう、遅延回
路３８で不感帯を設ける必要がある。また高電圧を低圧
化するレベルシフタ３５も必要であるし、フィードバッ
ク配線ｂ（比較的長くなる）も必要である。
そこで本発明の目的は、Ｉ ＧＢＴのゲート電位を利用
し、高電圧信号を用いることなく負荷短絡を検出でき、
構成も簡単で、誤検ａもないＩＧＢＴの負荷検出回路を
得、またＩ ＧＢＴの許容短絡時間を増加させ得るＩ
ＧＢＴの保護回路を得ることにある。
し、高電圧信号を用いることなく負荷短絡を検出でき、
構成も簡単で、誤検ａもないＩＧＢＴの負荷検出回路を
得、またＩ ＧＢＴの許容短絡時間を増加させ得るＩ
ＧＢＴの保護回路を得ることにある。
（課題を解決するための手段と作用）
本発明は、
（１）ＩＧＢＴと、そのゲートをドライブするドライバ
と、前記Ｉ ＧＥＴのゲート系路の電位と前記ドライバ
に駆動電源系路の電位との間の電位を検出するバイポー
ラトランジスタまたは比較器とを具備したことを特徴と
するＩ ＧＢＴの負荷短絡検出回路である。また本発明
は、 （２）ＩＧＢＴと、そのゲートをドライブするドライバ
と、前記ＩＧＢＴのゲート系路の電位と前記ドライバの
駆動電源系路の電位との間の電位を検出スるバイポーラ
トランジスタまたは比較器と、該バイポーラトランジス
タまたは比較器による検出信号により一方の状態に安定
しかつ前記ＩＧＢＴのオフ信号で他方の安定状態となる
双安定回路と、該回路の出力で前記Ｉ ＧＢＴのゲート
ｙｔ位を抑制する回路とを具備したことを特徴とするＩ
ＧＢＴ用保護回路である。
と、前記Ｉ ＧＥＴのゲート系路の電位と前記ドライバ
に駆動電源系路の電位との間の電位を検出するバイポー
ラトランジスタまたは比較器とを具備したことを特徴と
するＩ ＧＢＴの負荷短絡検出回路である。また本発明
は、 （２）ＩＧＢＴと、そのゲートをドライブするドライバ
と、前記ＩＧＢＴのゲート系路の電位と前記ドライバの
駆動電源系路の電位との間の電位を検出スるバイポーラ
トランジスタまたは比較器と、該バイポーラトランジス
タまたは比較器による検出信号により一方の状態に安定
しかつ前記ＩＧＢＴのオフ信号で他方の安定状態となる
双安定回路と、該回路の出力で前記Ｉ ＧＢＴのゲート
ｙｔ位を抑制する回路とを具備したことを特徴とするＩ
ＧＢＴ用保護回路である。
即ち本発明は、ＩＧＢＴが正常負荷でオンしている状態
（飽和状態）から負荷短絡（非飽和）になる過程で、Ｉ
ＧＢＴのコレクタ、ゲート間容量により、ゲート電位
に変化が現れる（ＩＧＢＴドライバの電源系より高くな
る）ことを検出する。
（飽和状態）から負荷短絡（非飽和）になる過程で、Ｉ
ＧＢＴのコレクタ、ゲート間容量により、ゲート電位
に変化が現れる（ＩＧＢＴドライバの電源系より高くな
る）ことを検出する。
またその時の検圧信号で例えばフリップフロップをセッ
ト、ＩＧＢＴのオフ信号でリセットし、セット時出力で
ＩＧＢＴのゲー）・電位を抑制し、短絡電流を減して、
Ｉ ＧＢＴの許容短絡時間を増加させるものである。
ト、ＩＧＢＴのオフ信号でリセットし、セット時出力で
ＩＧＢＴのゲー）・電位を抑制し、短絡電流を減して、
Ｉ ＧＢＴの許容短絡時間を増加させるものである。
（実施例）
第１図は本発明の一実施例の回路図である。
図中Ｑ１．Ｑ２はＩＧＢＴ、ＲＬはＩ ＧＢＴ素子Ｑ２
の負荷、Ｅは電源で、例えばＥ−３００Ｖである。５１
はＩＧＢＴ素子Ｑ２のドライバ、５２は負荷短絡検出回
路、５３はＩＧＢＴ保護回路である。ＳＷＩ、ＳＷ２は
回路５２．５３を動作可能状態にさせるスイッチ、５４
はＩ ＧＢＴ素子Ｑ１を入力ＩＮＩで駆動させるドライ
バである。
の負荷、Ｅは電源で、例えばＥ−３００Ｖである。５１
はＩＧＢＴ素子Ｑ２のドライバ、５２は負荷短絡検出回
路、５３はＩＧＢＴ保護回路である。ＳＷＩ、ＳＷ２は
回路５２．５３を動作可能状態にさせるスイッチ、５４
はＩ ＧＢＴ素子Ｑ１を入力ＩＮＩで駆動させるドライ
バである。
ＩＧＢＴ素子Ｑ１は負荷ＲＬを短絡状態にするために試
験的に設けられたものである。Ｉ ＧＢＴ素子Ｑ２は、
例えばインバータ（直流−交流変換）用ブリッジ回路の
一回路要素となり、負荷Ｒ，もブリッジ短絡部のトラン
ス等と考えればよい。
験的に設けられたものである。Ｉ ＧＢＴ素子Ｑ２は、
例えばインバータ（直流−交流変換）用ブリッジ回路の
一回路要素となり、負荷Ｒ，もブリッジ短絡部のトラン
ス等と考えればよい。
５５はフリップフロップ、５６はインバータ、Ｑ３〜Ｑ
？はバイポーラトランジスタ、Ｒ１−Ｒ７は抵抗、Ｄ１
〜Ｄ３はダイオードである。
？はバイポーラトランジスタ、Ｒ１−Ｒ７は抵抗、Ｄ１
〜Ｄ３はダイオードである。
十ＶＧ Ｇ ＋ ’ Ｇ Ｏはドライバ電源で、例
えば十ｖＧＧ ＝ ＋１５ｖ、 ＶＧＧ −１５Ｖ
である。
えば十ｖＧＧ ＝ ＋１５ｖ、 ＶＧＧ −１５Ｖ
である。
第１図は、スイッチＳＷＩ、ＳＷ２オン後、トランジス
タＱ４によりトランジスタＱ２のゲート電位が、ドライ
バの電圧（＋ＶＣａ ）より略ＶＢＥ （ベース・エミ
ッタ間電圧）分高くなった場合、トランジスタＱ４がオ
ンするように設定されている。そのオン出力でフリップ
フロップ５５をセットし、セット時の出力Ｑでトランジ
スタＱ３をオンさせる動作が行なわれる。この第１図は
、ＩＧＢＴ素子Ｑ２の試験回路的なものである。第２図
は上記入力ＩＮＩ、ＩＮ２の波形図である。
タＱ４によりトランジスタＱ２のゲート電位が、ドライ
バの電圧（＋ＶＣａ ）より略ＶＢＥ （ベース・エミ
ッタ間電圧）分高くなった場合、トランジスタＱ４がオ
ンするように設定されている。そのオン出力でフリップ
フロップ５５をセットし、セット時の出力Ｑでトランジ
スタＱ３をオンさせる動作が行なわれる。この第１図は
、ＩＧＢＴ素子Ｑ２の試験回路的なものである。第２図
は上記入力ＩＮＩ、ＩＮ２の波形図である。
上記回路は、はじめは入力ＩＮ２がオフレベル（“０゛
）で、フリップフロップ５５はリセット状態にある。こ
の時トランジスタＱ３はオフしている。入力ＩＮ２がオ
ンレベル（”１′）になると、Ｉ ＧＢＴ素子Ｑ２はオ
ンし、負荷Ｒ，に正常負荷電流が流れる。この状態で、
入力ＩＮＩが“１”レベルとなってＩＧＢＴ素子Ｑ】か
オンすると、Ｉ ＧＢＴ素子Ｑ２としては負荷短絡とな
り、Ｑ２のコレクタ電位は上昇する、この電位上昇によ
り、Ｑ２のゲート電位が、ゲート・コレクタ間容量ＣＧ
Ｃを介して上昇し、トランジスタＱ４かオンし、フリッ
プフロップ５５がセットされ、Ｑ３がオン状態となる。
）で、フリップフロップ５５はリセット状態にある。こ
の時トランジスタＱ３はオフしている。入力ＩＮ２がオ
ンレベル（”１′）になると、Ｉ ＧＢＴ素子Ｑ２はオ
ンし、負荷Ｒ，に正常負荷電流が流れる。この状態で、
入力ＩＮＩが“１”レベルとなってＩＧＢＴ素子Ｑ】か
オンすると、Ｉ ＧＢＴ素子Ｑ２としては負荷短絡とな
り、Ｑ２のコレクタ電位は上昇する、この電位上昇によ
り、Ｑ２のゲート電位が、ゲート・コレクタ間容量ＣＧ
Ｃを介して上昇し、トランジスタＱ４かオンし、フリッ
プフロップ５５がセットされ、Ｑ３がオン状態となる。
上記トランジスタＱ４がオンしたことにより、上記負荷
短絡が検出される。
短絡が検出される。
またトランジスタＱ３がオンしたことにより、ＩＧＢＴ
素子Ｑ２のゲート電位は略＋ＶａａからｒＲ２・Ｖｃ
ａ ／Ｒ１＋Ｒ２＋Ｒ４Ｊに抑制され、Ｑ２のコレクタ
・エミッタ間電流は減少するため、該Ｑ２の許容短絡時
間を増大させることかできる。
素子Ｑ２のゲート電位は略＋ＶａａからｒＲ２・Ｖｃ
ａ ／Ｒ１＋Ｒ２＋Ｒ４Ｊに抑制され、Ｑ２のコレクタ
・エミッタ間電流は減少するため、該Ｑ２の許容短絡時
間を増大させることかできる。
第３図〜第５図はそれぞれ本発明の他の実施例で、第１
図における変形部分を取り出して示したものである。第
３図ではトランジスタＱ４のエミッタ部の電位の変化検
出を早めるために、ダイオードＤ１１ 、 Ｄ １２で
Ｑ４のベース電位を予め下げておくようにしたものであ
る。第４図では、第３図のダイオードＤ ＋１ ＋ Ｄ
Ｉ２の役目を、抵抗Ｒ１１で行わせるものである。
図における変形部分を取り出して示したものである。第
３図ではトランジスタＱ４のエミッタ部の電位の変化検
出を早めるために、ダイオードＤ１１ 、 Ｄ １２で
Ｑ４のベース電位を予め下げておくようにしたものであ
る。第４図では、第３図のダイオードＤ ＋１ ＋ Ｄ
Ｉ２の役目を、抵抗Ｒ１１で行わせるものである。
第５図の例は、＋Ｖｏｃと接地間電位の抵抗Ｒ１，ｌ、
Ｒ１゜による分割電位を、コンパレータ６１の一人力と
し、ＩＧＢＴ素子Ｑ２のゲート、接地間電位の抵抗Ｒ２
１，Ｒ２２による分割電位を、コンパレータ６１の十人
力とし、コンパレータ６１の出力でフリップフロップ５
５をセットするようにしたものである。
Ｒ１゜による分割電位を、コンパレータ６１の一人力と
し、ＩＧＢＴ素子Ｑ２のゲート、接地間電位の抵抗Ｒ２
１，Ｒ２２による分割電位を、コンパレータ６１の十人
力とし、コンパレータ６１の出力でフリップフロップ５
５をセットするようにしたものである。
上位実施例によれば、負荷ＲＬの短絡検出を、ＩＧＢＴ
素子Ｑ−２のゲート・コレクタ間容量ＧＧＣを介してＱ
２のゲート電位が高くなることて検出するから高速、適
確な負荷短絡検出が行なえる。また第７図のａ点付近で
の高圧化される配線とかレベルシフタ３５が不要化され
、フィードバック配線ｂ１遅延回路３８も不要化される
。また第６図の如きカレントトランス１９から制御部２
２、ドライバ１６間による負荷短絡検出おくれ等も考慮
せずに済むし、カブラ２３．２４等の絶縁等も考慮せず
に済むから、構成も簡単化され、コスト低減化も可能と
なる。また保護回路５３てＩＧＢＴ素子Ｑ２のゲート電
位制御を行なうから、Ｑ２の許容短絡時間を増大させる
こともできる。
素子Ｑ−２のゲート・コレクタ間容量ＧＧＣを介してＱ
２のゲート電位が高くなることて検出するから高速、適
確な負荷短絡検出が行なえる。また第７図のａ点付近で
の高圧化される配線とかレベルシフタ３５が不要化され
、フィードバック配線ｂ１遅延回路３８も不要化される
。また第６図の如きカレントトランス１９から制御部２
２、ドライバ１６間による負荷短絡検出おくれ等も考慮
せずに済むし、カブラ２３．２４等の絶縁等も考慮せず
に済むから、構成も簡単化され、コスト低減化も可能と
なる。また保護回路５３てＩＧＢＴ素子Ｑ２のゲート電
位制御を行なうから、Ｑ２の許容短絡時間を増大させる
こともできる。
以上説明した如く本発明によれば、Ｉ ＧＢＴのゲート
電を利用して負荷短絡を検出でき、構成も簡単で、誤検
出もないＩＧＢＴの負荷検出回路が得られ、またＩＧＢ
Ｔの許容短絡時間の増大も図り得るＩ ＧＥＴの保護回
路を提供できる。
電を利用して負荷短絡を検出でき、構成も簡単で、誤検
出もないＩＧＢＴの負荷検出回路が得られ、またＩＧＢ
Ｔの許容短絡時間の増大も図り得るＩ ＧＥＴの保護回
路を提供できる。
第１図は本発明の一実施例の回路図、第２図は同回路の
入力信号波形図、第３図ないし第５図は本発明の異なる
実施例の要部回路図、第６図。 第７図は従来のＩＧＢＴ負荷短絡検出、保護回路図であ
る。 Ｑｌ、Ｑ２・・・ＩＧＢＴ、ＲＬ・・・負荷、５１・・
・ドライバ、５２・・・負荷短絡検出回路、５３・・・
ＩＧＢＴ保護回路、５５・・・フリップフロップ、６１
・・・コンパレータ。
入力信号波形図、第３図ないし第５図は本発明の異なる
実施例の要部回路図、第６図。 第７図は従来のＩＧＢＴ負荷短絡検出、保護回路図であ
る。 Ｑｌ、Ｑ２・・・ＩＧＢＴ、ＲＬ・・・負荷、５１・・
・ドライバ、５２・・・負荷短絡検出回路、５３・・・
ＩＧＢＴ保護回路、５５・・・フリップフロップ、６１
・・・コンパレータ。
Claims (3)
- （１）ＩＧＢＴと、そのゲートをドライブするドライバ
と、前記ＩＧＢＴのゲート系路の電位と前記ドライバの
駆動電源系路の電位との間の電位を検出するバイポーラ
トランジスタまたは比較器とを具備したことを特徴とす
るＩＧＢＴの負荷短絡検出回路。 - （２）前記バイポーラトランジスタはそのベースエミッ
タに前記両電位の供給を受けることを特徴とする請求項
１に記載のＩＧＢＴの負荷短絡検出回路。 - （３）ＩＧＢＴと、そのゲートをドライブするドライバ
と、前記ＩＧＢＴのゲート系路の電位と前記ドライバの
駆動電源系路の電位との間の電位を検出するバイポーラ
トランジスタまたは比較器と、該バイポータトランジス
タまたは比較器による検出信号により一方の状態に安定
しかつ前記ＩＧＢＴのオフ信号で他方の安定状態となる
双安定回路と、該回路の出力で前記ＩＧＢＴのゲート電
位を抑制する回路とを具備したことを特徴とするＩＧＢ
Ｔ用保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15577390A JPH0448656A (ja) | 1990-06-14 | 1990-06-14 | Ｉｇｂｔの負荷短絡検出回路及びそれを用いた保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15577390A JPH0448656A (ja) | 1990-06-14 | 1990-06-14 | Ｉｇｂｔの負荷短絡検出回路及びそれを用いた保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448656A true JPH0448656A (ja) | 1992-02-18 |
Family
ID=15613098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15577390A Pending JPH0448656A (ja) | 1990-06-14 | 1990-06-14 | Ｉｇｂｔの負荷短絡検出回路及びそれを用いた保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8299539B2 (en) | 2008-10-14 | 2012-10-30 | Denso Corporation | Semiconductor device having IGBT and FWD on same substrate |
-
1990
- 1990-06-14 JP JP15577390A patent/JPH0448656A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8299539B2 (en) | 2008-10-14 | 2012-10-30 | Denso Corporation | Semiconductor device having IGBT and FWD on same substrate |
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