KR20050065891A - ＳＯＩ 기판 위에 구현된 ＮＭＯＳ 소자, ＰＭＯＳ 소자및 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및 그 제조 방법 - Google Patents
ＳＯＩ 기판 위에 구현된 ＮＭＯＳ 소자, ＰＭＯＳ 소자및 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및 그 제조 방법 Download PDFInfo
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Abstract
본 발명은 SOI 기판 위에 구현된 NMOS 소자, PMOS 소자 및 SiGe BiCMOS 소자 및 그 제조 방법으로써, Si 기반의 초고속 소자를 제조함에 있어, SOI 기판상에 SiGe HBT와 CMOS를 탑재하되, 콜렉터는 베이스의 측방에 배치한 HBT를 탑재하고, 특히 CMOS에서 소오스/드레인을 SiGe 및 금속등을 사용함으로써 누설전류를 방지하여 저전력화 하고, 칩내부의 발열을 억제하며, 저전압에서 넓은 회로동작영역의 확보를 가능하게 함을 특징으로 한다.
Description
본 발명은 NMOS 소자, PMOS 소자 및 SiGe BiCMOS(bipolar complementary metal oxide semiconductor) 소자 및 그 제조 방법에 관한 것이다. 특히 SOI(silicon on insulator) 위에 집적된 NMOS 소자, PMOS 소자 및 SiGe BiCMOS 소자 및 그 제조 방법에 관한 것이다.
기존에는 정보통신용 RF(radio frequency;고주파) 소자를 제작함에 있어서는 GaAs(gallium arsenide)계 화합물 반도체가 많이 사용되었으며 아날로그/디지털 회로를 제작함에 있어서는 CMOS(complementary metal oxide semiconductor) 소자가 많이 사용되었다. 요즈음에는 RF/아날로그/디지털 통합칩(SoC 즉 system on chip)이 많이 사용되며, 이의 제작에는 SiGe(silicon germanium) BiCMOS(bipolar complementary metal oxide semiconductor) 소자가 가장 적합하여 많이 사용되고 있다. SiGe BiCMOS 기술은 RF/아날로그 회로에 적합한 SiGe HBT(hetero junction bipolar transistor)와 디지털회로에 적합한 CMOS 소자를 한 기판상에 집적화 한 것으로서, 오늘날 휴대폰 등 정보통신 기기의 통합칩 제조에 채택되어 사용이 확산되고 있는 단계이다.
SiGe HBT는 기존의 바이폴라 트랜지스터(bipolar transister)를 개량한 것으로서 베이스(base)로 Si(실리콘)을 사용하지 않고 Si에 20 % 정도의 Ge을 혼합한 SiGe 합금(alloy) 물질을 사용한다. SiGe HBT는 기존의 바이폴라 트랜지스터에 비하여 큰 전류이득을 얻을 수 있다는 장점과, 베이스의 불순물 농도를 100배가량 높힘으로써 베이스를 얇게 할 수 있어 고속 및 고주파 동작이 가능하다는 장점을 가진다.
한편 CMOS는 저전력화를 목적으로 SOI기판을 사용하고 추세이며, 이 구조에서 게이트 길이가 100nm이하로 스케일다운 되면서 소오스 및 드레인 사이의 기생 바이폴라 동작에 의한 비정상적인 누설전류가 증대하고, 이 소오스/드레인 층 자체의 저항과 이것과 외부 금속배선 접촉점 사이의 저항이 급격히 증가하여 칩내부 발열이 증가함으로써 소자의 활용에 장애가 되고 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 DIBL(Drain Induces Barrier Lowering) 누설전류억제, 펀치-스루(Punch-through) 항복내압 개선, Subthreshold 누설전류 감소, 본체(Body) 효과 감소 등의 장점을 지닌 SiGe BiCMOS 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 누설전류를 방지하고, CMOS의 유효동작 범위를 축소하지 아니하고, 방열특성이 개선된 NMOS 소자, PMOS 소자 및 SiGe BiCMOS 소자 및 그 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 제 1 절연막, 상기 제 1 절연막의 윗면에 접한 P형 반도체인 채널층, 상기 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 N형 반도체인 소오스 및 드레인, 상기 채널층 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트, 상기 소오스에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 소오스 금속 연결층, 상기 드레인에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 드레인 금속 연결층, 상기 소오스 금속 연결층에 접하며, 전도체인 소오스 금속배선, 상기 드레인 금속 연결층에 접하며, 전도체인 드레인 금속배선, 및 상기 게이트에 접하고, 전도체인 게이트 금속배선을 포함하는 NMOS 소자를 제공한다.
본 발명의 제 2 측면은 제 1 절연막, 상기 제 1 절연막의 윗면에 접한 P형 반도체인 채널층, 상기 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 N형 반도체인 소오스 및 드레인, 상기 채널층 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트, 상기 소오스에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 소오스 금속 배선, 상기 드레인에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 드레인 금속 배선, 및 상기 게이트에 접하고, 전도체인 게이트 금속배선을 포함하는 NMOS 소자를 제공한다.
본 발명의 제 3 측면은 제 1 절연막, 상기 제 1 절연막의 윗면에 접한 N형 반도체인 채널층, 상기 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 P형 반도체인 소오스 및 드레인, 상기 채널층 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트, 상기 소오스에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 소오스 금속 연결층, 상기 드레인에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 드레인 금속 연결층, 상기 소오스 금속 연결층에 접하며, 전도체인 소오스 금속배선, 상기 드레인 금속 연결층에 접하며, 전도체인 드레인 금속배선, 및 상기 게이트에 접하고, 전도체인 게이트 금속배선을 포함하는 PMOS 소자를 제공한다.
본 발명의 제 4 측면은 제 1 절연막, 상기 제 1 절연막의 윗면에 접한 N형 반도체인 채널층, 상기 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 P형 반도체인 소오스 및 드레인, 상기 채널층 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트, 상기 소오스에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 소오스 금속 배선, 상기 드레인에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 드레인 금속 배선, 및 상기 게이트에 접하고, 전도체인 게이트 금속배선을 포함하는 PMOS 소자를 제공한다.
본 발명의 제 5 측면은 제 1 절연막, 상기 제 1 절연막 위에 위치하며 N형 또는 P형 반도체인 콜렉터, 상기 제 1 절연막 위에 위치하고 상기 콜렉터에 접하며 상기 콜렉터와 같은 형이며 상기 콜렉터보다 고농도로 도핑된 반도체인 콜렉터 플러그, 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치한 제 2 절연막, 상기 콜렉터 위에 위치하며 상기 콜렉터와 다른 형의 반도체인 베이스, 및 상기 베이스 위에 위치하며 상기 콜렉터와 같은 형의 반도체인 에미터를 포함하는 바이폴라 트랜지스터, 상기 제 1 절연막의 윗면에 접한 P형 반도체인 제 1 채널층, 상기 제 1 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 N형 반도체인 제 1 소오스 및 제 1 드레인, 상기 제 1 채널층 위에 위치하는 제 1 게이트 절연막, 및 상기 제 1 게이트 절연막 위에 위치하는 제 1 게이트를 포함하는 NMOS 소자, 및 상기 제 1 절연막의 윗면에 접한 N형 반도체인 제 2 채널층, 상기 제 2 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 P형 반도체인 제 2 소오스 및 제 2 드레인, 상기 제 2 채널층 위에 위치하는 제 2 게이트 절연막, 및 상기 제 2 게이트 절연막 위에 위치하는 제 2 게이트를 포함하는 PMOS 소자를 구비한 것을 특징으로 하는 BiCMOS 소자를 제공한다.
본 발명의 제 6 측면은 제 1 절연막과 그 위에 위치한 제 1 반도체를 포함하는 SOI 기판에 필드 산화막을 형성하는 단계, 활성 영역에 위치한 제 1 반도체에 P형 도핑을 수행하는 단계, 상기 제 1 반도체 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트를 형성하는 단계, 상기 제 1 반도체에 저농도의 N형 도핑을 수행하여 저농도 소오스 및 저농도 드레인을 형성하는 단계, 상기 게이트의 측벽에 스페이서를 형성하는 단계, 상기 게이트 산화막 및 상기 스페이서 아래에 위치한 제 1 반도체 이외의 제 1 반도체를 제거하는 단계, 상기 제 1 반도체의 양 측면에 선택적 에피 성장을 수행하는 단계, 상기 에피 성장된 반도체에 고농도의 N형 도핑을 수행하여 고농도 소오스 및 고농도 드레인을 형성하는 단계, 및 상기 고농도 소오스 및 상기 제 1 절연막에 접하는 소오스 금속 연결층 및 상기 고농도 드레인 및 상기 제 1 절연막에 접하는 드레인 금속 연결층을 형성하는 단계를 포함하는 NMOS 소자 제조 방법을 제공한다.
본 발명의 제 7 측면은 제 1 절연막과 그 위에 위치한 제 1 반도체를 포함하는 SOI 기판에 필드 산화막을 형성하는 단계, 활성 영역에 위치한 제 1 반도체에 N형 도핑을 수행하는 단계, 상기 제 1 반도체 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트를 형성하는 단계, 상기 제 1 반도체에 저농도의 P형 도핑을 수행하여 저농도 소오스 및 저농도 드레인을 형성하는 단계, 상기 게이트의 측벽에 스페이서를 형성하는 단계, 상기 게이트 산화막 및 상기 스페이서 아래에 위치한 제 1 반도체 이외의 제 1 반도체를 제거하는 단계, 상기 제 1 반도체의 양 측면에 선택적 에피 성장을 수행하는 단계, 상기 에피 성장된 반도체에 고농도의 P형 도핑을 수행하여 고농도 소오스 및 고농도 드레인을 형성하는 단계, 및 상기 고농도 소오스 및 상기 제 1 절연막에 접하는 소오스 금속 연결층 및 상기 고농도 드레인 및 상기 제 1 절연막에 접하는 드레인 금속 연결층을 형성하는 단계를 포함하는 PMOS 소자 제조 방법을 제공한다.
본 발명의 제 8 측면은 제 1 절연막과 그 위에 위치한 P형 또는 N형의 제 1 반도체를 포함하는 SOI 기판에서, 바이폴라 트랜지스터 영역에 에피 성장을 수행하는 단계, 상기 제 1 반도체 중 소정의 영역에 상기 제 1 반도체와 같은 형이며 상기 제 1 반도체보다 고농도의 도핑이 수행된 콜렉터 플러그를 형성하는 단계, 완충 산화막과 질화막을 증착하는 단계, 상기 질화막을 패터닝하여, 단수개 또는 복수개의 노출 슬릿을 형성하고, 필드 산화막이 형성될 부분 위에 위치한 질화막을 제거하고 하는 단계, 열산화를 수행하여 필드 산화막, 상기 필드 산화막과 콜렉터 플러그로 둘러쌓인 제 1 반도체로 구성된 콜렉터 및 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치하며 필드 산화막보다 얇은 산화막을 형성하는 단계, 상기 질화막을 제거하는 단계, NMOS 소자 영역에 P형 도핑을 수행하고, PMOS 소자 영역에 N형 도핑을 수행하는 단계, 게이트 산화막을 형성하는 단계, 상기 제 1 반도체와 다른 형의 반도체인 베이스 에피층을 증착하는 단계, 필드 지역의 베이스 에피층에 고농도 도핑을 수행하는 단계, 제 2 절연막을 형성하는 단계, 상기 제 1 반도체와 같은 형의 반도체를 증착하고 패터닝한 후, 상기 게이트 산화 및 제 2 절연막을 식각하여 에미터 및 CMOS 소자의 게이트를 형성하는 단계, NMOS 소자 영역에 저농도의 N형 도핑과, PMOS의 소자 영역에 저농도의 P형 도핑을 수행하여 NMOS의 저농도 소오스 및 드레인 및 PMOS의 저농도 소오스 및 드레인을 형성하는 단계, 상기 에미터 측벽과 CMOS 소자의 상기 게이트 측벽에 스페이서를 형성하는 단계, 상기 베이스 에피층을 패터닝하여 베이스를 형성하고, NMOS 소자 영역 및 CMOS 소자 영역의 노출된 상기 제 1 반도체를 제거하는 단계, 상기 콜레터 플러그 위의 산화막을 제거하는 단계, 선택적 에피 성장을 수행하는 단계, NMOS 소자 영역에 고농도 N형 도핑을 수행하고, PMOS 소자 영역에 고농도 P형 도핑을 수행하여 NMOS의 고농도 소오스 및 드레인 및 PMOS의 고농도 소오스 및 드레인을 형성하는 단계, 및 상기 NMOS의 고농도 소오스 및 상기 제 1 절연막에 접하는 NMOS의 소오스 금속 연결층 및 상기 NMOS의 고농도 드레인 및 상기 제 1 절연막에 접하는 NMOS의 드레인 금속 연결층을 형성하고, 상기 PMOS의 고농도 소오스 및 상기 제 1 절연막에 접하는 PMOS의 소오스 금속 연결층 및 상기 PMOS의 고농도 드레인 및 상기 제 1 절연막에 접하는 PMOS의 드레인 금속 연결층을 형성하는 단계를 포함하는 BiCMOS 소자 제조 방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어 져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 SiGe BiCMOS 소자의 개략적인 단면도이다.
도 1에서 SiGe BiCMOS 소자는 기판(10), 절연체(20), SiGe HBT(30), NMOS 소자(40), PMOS 소자(50) 및 필드 절연막(60)을 포함한다.
기판(10)은 일례로 P형 6~100 ·cm 정도이다. 고저항 기판은 저농도로 도핑된 기판으로써 기판 커패시턴스가 작아지므로 성능이 좋으나 가격이 다소 비싼 단점이 있다.
절연막(20)은 일례로 두께가 0.3 내지 2 ㎛ 정도의 산화막이며, 두꺼운 것이 전력 소모가 작아 좋으나 절연체가 두꺼운 SOI는 가격이 비싼 단점이 있다.
SiGe HBT(30)는 콜렉터(130), 콜렉터 플러그(140), 콜렉터 절연막(150), 베이스(120) 및 에미터(110)를 포함한다. 콜렉터(130)와 콜렉터 플러그(140)는 절연막(20) 위에 위치하며 서로 접하여 있다. 콜렉터 절연막(150)은 콜렉터(130)와 콜렉터 플러그(140)가 접한 곳의 위에 위치한다. 베이스(120)은 콜렉터(130) 위에 위치하며, 베이스(120) 위에는 에미터(110)가 위치한다.
콜렉터(130) 및 콜렉터 플러그(140)는 일례로 2500 내지 7000 Å 두께의 각각 N- 및 N+ 형의 도핑된 실리콘이다. 콜렉터 절연막(150)은 필드 절연막(60)보다 얇은 두께를 가진다. 베이스(120)는 일례로 1200 Å 두께의 P 형의 실리콘이다. 베이스(120)는 400 Å 두께의 실리콘으로 이루어진 버퍼층, 실리콘에 20 % Ge이 혼합된 400 Å 두께의 SiGe 층 및 400 Å 두께의 실리콘으로 이루어진 캡층의 다층으로 구성될 수 있다. 에미터(110)는 일례로 3500 Å 두께의 N 형의 폴리실리콘이다.
이와 같이 구성된 SiGe HBT는 종래 기술에 의한 경우에 비하여 몇가지 장점이 있다. 종래 기술에 의한 SiGe HBT에서 콜렉터와 콜렉터 플러그 사이의 접속은 콜렉터 하단에 위치한 서브콜렉터(sub-collector)를 통하여 이루어졌다. 그러나 본 발명에서는 서브콜렉터(sub-collector)를 제거하는 대신에 콜렉터와 콜렉터 플러그를 직접 접속시킴으로써 서브콜렉터로부터 기판으로 흐르는 커패시터 성분의 누설 전류를 제거함으로써 전력손실을 현저히 감소시킬 수 있으며, 콜렉터 절연막(150)의 면적을 줄임으로써 수평적인 소자 면적과 집적도가 증가되고, 소자간의 거리가 줄음으로써 베이스(120)와 베이스 금속배선(200) 사이의 베이스외부연결층 저항값도 최소화되어 잡음이 개선된다. 그리고 콜렉터(130)의 바닥 계면주위에 100 nm 두께의 고농도 비소(As)층을 형성하거나, 콜렉터(130)에 인(P)으로 도핑하고 열처리하여 인을 바닥 계면주위로 쌓이게(pile-up)하여 고농도의 얕은 N+층을 만들어 주면 전류 구동력이 개선될 수 있다.
SiGe HBT(30)는 베이스(120)와 콜렉터(130)가 접한 면 가장자리에 위치한 베이스 보호층(160)을 추가적으로 포함할 수 있다. 베이스 보호층(160)은 P+ 형의 실리콘으로 구성되면 에미터에서 베이스로 주입된 전자의 재결합-소멸을 막아 전류이득을 높혀주는 역할을 한다. 콜렉터 플러그(140)는 베이스 보호층(160)과의 거리를 적절히 유지하여야 한다. 왜냐하면 이 거리가 길면 전류구동력에 한계가 있고, 너무 가까우면 항복내압이 떨어지기 때문이다.
SiGe HBT(30)는 에미터(110), 베이스(120) 및 콜렉터 플러그(140)의 외부 접속을 위하여 금속배선(200, 210, 220)을 추가적으로 구비할 수 있으며, 금속배선(200, 210, 220)과 에미터(110), 베이스(120) 및 콜렉터 플러그(140)의 접촉 특성을 개선하기 위하여 각각 실리사이드(170, 180, 190)을 추가적으로 구비할 수 있다. 금속배선(200, 210, 220)은 절연막(70)의 콘택 홀(contact hole)에 각각 위치한다.
NMOS 소자(40)는 산화막(20) 위에 위치한 P형 반도체인 채널층(350), 상기 채널층(350)의 양 측면에 접하며, 산화막(20) 위에 위치한 N형 반도체인 소오스(330, 340) 및 드레인(360, 370), 상기 소오스(330, 340) 및 상기 드레인(360, 370)에 각각 접하며, 산화막(20) 위에 위치한 소오스 실리사이드(320) 및 드레인 실리사이드(380), 상기 소오스 실리사이드(320) 및 상기 드레인 실리사이드(380)에 접하며 산화막(20) 위에 위치한 소오스 금속배선(310, 430) 및 드레인 금속배선(390, 450), 상기 채널층(350) 위에 위치한 게이트 산화막(400), 상기 게이트 산화막 위에 위치한 게이트(410) 상기 게이트 위에 위치한 게이트 실리사이드(420) 및 상기 게이트 실리사이드에 접한 게이트 금속배선(440)을 포함한다.
상기 채널층(350)은 일례로 두께가 500~1000 Å이다. 소오스(330, 340) 및 드레인(360, 370)은 채널층(350)과 접한 저농도의 N형 반도체(340, 360) 및 상기 저농도의 N형 반도체에 접한 고농도의 N형 반도체(330, 370)으로 구성될 수 있다. 바람직하게, 상기 고농도의 N형 반도체(330, 370)는 N형 SiGe이다. 상기 실리사이드들(320, 380, 420)은 접촉 특성을 개선하기 위한 것이므로 생략될 수 있다. 상기 소오스 금속배선(310, 430) 및 드레인 금속배선(390, 450)은 상기 소오스 실리사이드(320) 및 드레인 실리사이드(380)에 각각 접하며, 산화막(20) 위에 위치한 소오스 금속 연결층(310) 및 드레인 금속 연결층(390) 및 상기 소오스 금속 연결층(310) 및 상기 드레인 금속 연결층(390)에 각각 접한 소오스 금속배선(430) 및 드레인 금속배선(450)으로 구성될 수 있다.
PMOS 소자(50)는 산화막(20) 위에 위치한 N형 반도체인 채널층(550), 상기 채널층(550)의 양 측면에 접하며, 산화막(20) 위에 위치한 P형 반도체인 소오스(530, 540) 및 드레인(560, 570), 상기 소오스(530, 540) 및 상기 드레인(560, 570)에 각각 접하며, 산화막(20) 위에 위치한 소오스 실리사이드(520) 및 드레인 실리사이드(580), 상기 소오스 실리사이드(520) 및 상기 드레인 실리사이드(580)에 접하며, 산화막(20) 위에 위치한 소오스 금속배선(510, 630) 및 드레인 금속배선(590, 650), 상기 채널층(550) 위에 위치한 게이트 산화막(600), 상기 게이트 산화막 위에 위치한 게이트(610) 상기 게이트 위에 위치한 게이트 실리사이드(620) 및 상기 게이트 실리사이드에 접한 게이트 금속배선(640)을 포함한다.
상기 채널층(550)은 일례로 두께가 500~1000 Å이다. 소오스(530, 540) 및 드레인(560, 570)은 채널층(550)과 접한 저농도의 P형 반도체(540, 560) 및 상기 저농도의 P형 반도체에 접한 고농도의 P형 반도체(530, 570)으로 구성될 수 있다. 바람직하게, 상기 고농도의 P형 반도체(530, 570)는 P형 SiGe이다. 상기 실리사이드들(520, 580, 620)은 접촉 특성을 개선하기 위한 것이므로 생략될 수 있다. 상기 소오스 금속배선(510, 630) 및 드레인 금속배선(590, 650)은 상기 소오스 실리사이드(520) 및 드레인 실리사이드(580)에 각각 접하며, 산화막(20) 위에 위치한 소오스 금속 연결층(510) 및 드레인 금속 연결층(590) 및 상기 소오스 금속 연결층(510) 및 상기 드레인 금속 연결층(590)에 각각 접한 소오스 금속배선(630) 및 드레인 금속배선(650)으로 구성될 수도 있다.
상기 NMOS 소자(40) 및 PMOS 소자(50)는 소오스(330, 340, 530, 540) 및 드레인(360, 370, 560, 570)을 Si이 아닌 SiGe 헤테로접합 층으로 대체함으로써, 기생 바이폴라 동작에 의한 누설전류를 방지하고, 소오스(330, 340, 530, 540) 및 드레인(360, 370, 560, 570)을 소오스 금속배선(430, 630) 및 드레인 금속배선(450, 650)으로 연결하는 소오스 금속 연결층(310, 510) 및 드레인 금속 연결층(390, 590)도 기존의 실리콘이 아닌 Ni등 금속을 통하여 연결함으로써, 저항 감소로 소자 동작에 필요한 전압의 잠식을 방지하여 저전압/저전력 동작이 가능하게 되며, 저전압의 아날로그 회로동작에도 넓은 동작영역 확보가 가능해 진다. 그리고 이 소오스 및 드레인 지역의 저저항은 발열이 억제되어 SOI 반도체가 안고 있는 방열문제를 해소하는 데도 도움이 된다. CMOS는 SOI기판상에 형성된 채널층(350, 550)은 1000 Å 미만으로 매우 얇아 완전공핍형으로 작동한다.
도 2 내지 21은 본 발명의 제 1 실시예에 따른 SiGe BiCMOS 소자의 제조 제조 공정의 단면도를 순서대로 나타낸 것이다.
도 2를 참조하면, SOI 웨이퍼로서 도면부호 1의 기판은 p형 6~100 ·cm 정도이다. 고저항 기판은 도핑이 저농도로서 기판 커패시턴스가 작아 좋으나 가격이 다소 비싸진다. 도면부호 2의 산화막은 두께가 0.3~2 ㎛정도이며, 두꺼운 것이 좋으나 역시 가격이 비싸다. 도면부호 3의 활성층(active layer)은 500~1000 Å 미만의 얇은 것이 적절하다. 도면부호 3의 활성층은 후에 콜렉터 도핑시 인(P)으로 도핑되고, 도 6의 필드산화막 성장시 이 인(P)이 하부의 산화막 계면에 쌓이게(pile-up)되면 자연스럽게 N+ 가 형성된다. 이 N+ 층이 형성되어 있으면 전류구동력의 한계가 개선된다.
도 3을 참조하면, SOI 웨이퍼 상에 CMOS 지역이 HBT 지역보다 활성층을 얕게 형성하기 위한 것으로서, CMOS지역에 400 ℃의 LTO(Low Temperature Oxide)(4) 증착으로 1,000~2,000 Å 정도의 얕은 산화막을 형성시켜 주면 HBT 콜렉터 에피층 성장시 이 지역에서 에피층의 성장을 막을 수 있다.
도 4를 참조하면, SOI 웨이퍼 상에 콜렉터 에피층(3)을 성장하는 것으로서, 성장은 선택적 감압기상성장(Selective Reduced Pressure Chemical Vapor Deposition) 방법으로 행하고 기압은 30 mtorr, 온도는 1,100 ℃ 정도에서 수행하며, 사용 개스는 SiH2Cl2, HCl, PH3 및 H2이다. 이 선택적 에피성장은 HBT의 지역에만 콜렉터 에피층이 성장되고, 산화막이 덮인 CMOS 상에는 에피층이 성장되지 않는 방법이며, 에피성장시 SiH2Cl2, HCl간의 유량비를 적절히 조정함으로써 달성된다. 즉, HCl의 량이 상대적으로 많을수록 에피성장의 선택성은 좋아지나 성장율이 저하된다. 이 콜렉터 에피층의 두께는 2,000~4,000 Å 정도이며, 이 두께가 얕으면 동작속도가 높아 고주파(RF) 소자에 적합하고 두꺼우면 동작속도는 떨어지지만 항복내압이 높아 전력소자에 적합하다. 보통의 소신호 RF용으로는 콜렉터의 전체 두께가 4,000 Å 정도가 적당하다. 에피층의 농도는 인(P) 5x1016~2x1017/cm2 정도이며 얕을수록 고농도이고 두꺼울수록 저농도로 해주어야 동작속도와 항복내압의 동시 최적화를 달성할 수 있다.
도 5를 참조하면, 콜렉터 플러그(Plug)(5), 즉 콜렉터의 외부 단자로 인도하는 지역에 저항을 줄이기 위하여 고농도 이온주입을 미리 수행한다. 이 이온주입은 후에 필드산화막 성장시 플러그 지역에 불순물을 깊게 확산시켜 주기 위한 것이다. 이온주입 조건은 P, 80KeV, 4x1015/cm2정도이다.
도 6을 참조하면, 소자간 전기적 격리를 위하여 필드산화막을 성장시키는 전 단계로서 완충(Buffer)용 산화막과 질화막(Si3N4)(6)을 입힌 다음, 필드산화막이 형성될 지역에 질화막(6)을 제거 해주는 과정이다. 이 질화막(6) 패터닝하면 활성지역(Active)과 비활성, 즉 필드지역(Field) 지역으로 구분된다. 완충막은 400 ℃의 LTO(Low Temperature Oxide) 증착 방법으로 수행되고, 두께는 400 Å 정도이며, 질화막(6)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 730 ℃ 온도에서 행하여지고, 두께는 1200~1600 Å 정도이다.
도 7을 참조하면, 두꺼운 필드지역 산화막(7)을 성장시킨다. 산화막(7) 성장 이전에 소자격리를 더욱 완전하게 하기 위하여 필드 산화막(7)이 형성되는 지역에 BF2, 70KeV, 5x1013/cm2으로 이온주입을 미리 해 주고, 다음으로 필드 산화막(7) 성장은 1,000 ℃ 열산화로(Furnace)에서 4시간 정도 행하여 지며, 산화막의 두께는 6,500 Å 정도이며, 필드 산화막 성장후에는 남은 질화막은 가열된 인산으로 부식시켜 제거한다.
도 8을 참조하면, 선택된 HBT의 콜렉터(3)에 이온주입을 하거나, NMOS(8)와 PMOS(9)의 동작전압(Threshold Voltage)을 미세조정하기 위하여 추가로 이온주입을 수행한다. 이 HBT 콜렉터 지역(3)의 이온주입은 선택된 HBT소자에 대하여 행하여 지며, 항복내압은 3V정도로 감소하지만 동작속도를 더욱 개선시킬 수 있으므로 초고속 디지털 용으로 사용하거나 고속 아날로그용으로 사용하기 위하여 필요한 회로의 소자에 대해서만 선택적으로 행한다. 이온주입 조건은 HBT콜렉터 지역에는 P, 180KeV, 2x1013/cm2, NMOS의 동작전압 조정에는 BF2, 80KeV, 7.7x1012
/cm2, PMOS에는 P, 125KeV, 5.5x1011/cm2정도이다.
도 9를 참조하면, CMOS의 게이트 산화막(10)을 성장시켜 준다. 이 게이트 산화는 850 ℃의 열산화로에서 1시간 정도 행하여 지며, 두께는 게이트 선폭이 0.5 ㎛ 수준에서는 150 Å 정도이며, 이 게이트 산화막(10) 두께는 게이트 선폭의 수준에 따라 조정되며, 나노 소자의 경우 20 Å 정도까지 축소된다.
도 10을 참조하면, HBT의 활성지역(11)에 필요없이 성장한 게이트 산화막을 습식식각으로 제거한다.
도 11을 참조하면, HBT의 베이스 역할을 하는 1,200 Å 정도의 베이스 에피층(12) 성장과 그 위에 보호 산화막 도포 및 필드지역 베이스 에피층 고농도 이온주입을 수행한다.
이 베이스 에피층(12)의 성장은 콜렉터 상에 버퍼층 400 Å을 성장시키고, 20%-Ge 혼합 SiGe층을 400 Å 성장시키고, 그 위에 캡 (Cap) 층이 400 Å을 성장시키는 방식으로 이루어진다. 버퍼층과 캡층은 도핑이 안된 실리콘 층이고 이 중에 실질적으로 베이스의 역할을 수행하는 P+ 층은 붕소(B)가 도핑된 층으로서 SiGe 층내에 150 Å 정도로 매우 얇게 차지하고 있고, 그 농도는 5x1019/cm3 정도로 매우 고농도이기 때문에 콜렉터의 내압을 유지하면서도 고속동작이 가능하다. 베이스 에피층(12) 성장방법은 감압기상성장(Reduced Pressure Chemical Vapor Deposition) 방법으로 행하고 기압은 수십 torr, 온도는 650~700 ℃ 정도에서 수행하며, 사용 개스는 SiH4, GeH4, B2H6 및 H2이다.
이 베이스 상층의 보호 산화막은 400℃의 LTO 증착 방법으로 수행되고, 두께는 400 Å 정도이다. 그리고 필드 베이스 에피층 추가 고농도 이온주입은 베이스 외부 연결층의 저항을 줄이고, 집적회로 제작시 수동소자로서 고저항체인 베이스 저항체의 안정된 저항값을 확보하기 위한 공정이다.
도 12를 참조하면, HBT의 베이스/에미터 간의 층간 절연막을 형성하기 위하여 산화막을 추가로 덧씌워서 형성해 준 이후에, 이 산화막이 CMOS의 게이트 지역에서는 필요없는 부분인 만큼, 이를 제거해 주고 에미터와 콜렉터가 형성될 부분에도 노출된 구멍(Hole)(13)을 만들어 준다. 이 층간 추가 덧씌움 절연막은 400 ℃의 LTO 증착 방법으로 수행되고, 두께는 800 Å 정도이다.
도 13을 참조하면, 폴리실리콘(13)을 도포함으로써 HBT의 에미터 층과 CMOS의 게이트 층을 만들어 준다. 이 폴리실리콘은 LPCVD 방법으로 625 ℃에서 행해지며, 두께는 2,000~3,500 Å 정도이다.
도 14를 참조하면, 폴리실리콘 층을 패터닝하여 HBT의 에미터(13)와 CMOS의 게이트(14)를 만들어 주고, 그 바닥에 있는 산화막층을 제거한다.
도 15를 참조하면, NMOS와 PMOS의 소오스/드레인 지역(8, 9)에 이온주입하여 얕은 소오스/드레인 확장지역(LDD; Lightly Doped Drain)을 만들어 주고, HBT의 활성지역/필드지역 사이의 활성층 가장자리에 P+의 베이스 보호층(16)을 형성해준다. 이 소오스/드레인 확장지역은 CMOS의 동작내압을 향상시키고, 핫캐리어 유발을 억제하는 역할을 하며, HBT의 활성층 가장자리 보호층(16) 도핑은 이 지역에서 에미터에서 베이스로 주입된 전자의 재결합-소멸을 막아 전류이득을 높혀주는 역할을 한다. 각각의 이온주입 조건은 N-LDD의 경우 P, 60KeV, 2.2x1013/cm2, PLDD의 경우 BF2, 100KeV, 9.0x1012/cm2, HBT의 활성층 가장자리는 BF2, 40KeV, 4.0x10
14/cm2 정도이다.
도 16을 참조하면, HBT의 에미터 측벽과 NMOS와 PMOS의 게이트 측벽에 2,000 Å 정도의 산화막을 입혀서 측벽(17)만 남기고 식각을 해준다. 이는 HBT의 에미터/베이스 간, CMOS게이트/소오스.드레인간의 벽면간 절연 및 항복전압을 높히는 통상적인 방법으로서 LTO 산화막 도포와 수직식각(RIE) 방법에 의하여 용이하게 구현된다.
도 17을 참조하면, HBT의 외부 베이스 연결층을 패터닝하여 만들어 주고, CMOS의 소오스/드레인의 바닦에 남은 얇은 실리콘 층을 제거하고, 콜렉터 플러그 위의 산화막을 제거해 주며, 노출된 외부 베이스 연결층과 CMOS의 게이트 밑의 채널 측벽에 지역에 SiGe층으로 선택적 에피성장(SEG; Selective Epi growth)을 수행한다. 이 선택적 에피성장은 측벽 산화막이 남아있지 않은 폴리실리콘이나 실리콘층 즉, 에미터, 외부 베이스 연결층, 게이트, 채널층 측벽 모두 성장되며, 산화막으로 덮힌 부분에는 성장하지 않는다. 이 성장층은 노출된 실리콘 에피층 상에는 에피층이 성장되고, 폴리실리콘 층에는 폴리실리콘이 성장된다. 이 층은 HBT의 외부 베이스 연결층을 두껍게 해 줌으로써 후의 금속 실리사이드 형성시 공정을 안정화 시키고, 이 연결층의 전기저항을 감소시키며, CMOS에서는 채널층 측벽에 성장된 SiGe에피 성장층(18)이 소오스/드레인이 된다. 이 선택적 에피성장시 기압은 수십 torr, 온도는 650~700 ℃에서 행해지며, 사용 개스는 SiH2Cl2, GeH4, HCl 및 H2
이고, 성장 두께는 1,000~ 3,000 Å 정도이다.
도 18을 참조하면, CMOS의 소오스/드레인 지역(18)에 고농도 이온주입을 수행한다. 이온주입 조건은 NMOS소오스/드레인 지역에는 P, 80KeV, 8.0x1015/cm2, PMOS 지역에는 BF2, 80KeV, 3.7x1015/cm2 정도이다.
도 19를 참조하면, 실리콘과 금속의 화합물인 실리사이드를 만들어 준다. 이 실리시이드용 금속은 Ni 500~1,000 Å 정도를 스파터 장비를 사용하여 증착한 다음, 600 ℃ 이하에서 1차 열처리하여 실리사이드화(NiGeSi) 하고, 실리사이드가 형성 안된 부분을 식각하여 제거한다. 이 과정에서 실리사이드가 안되고 남은 Ni는 식각하되 소오스/드레인 지역에는 마스크를 사용하여 제거하지 않고 남겨둔다. 실리사이드 저항은 4~10 ·cm 정도이다. 한편 상기와 같이 하지 않고 소오스/드레인에 남은 Ni층도 모두 제거하는 경우에는 1:1의 H2SO4+H2O2을 사용하여 습식 식각으로 Ni를 제거하게 되며, 이 때에는 후에 외부 금속배선 공정에서 배선금속과 NiGeSi층과 직접 연결되게 하여야 한다. 이 실리사이드는 도 17의 과정에서 선택적 에피성장이 일어난 곳, 즉 실리콘이나 폴리실리콘 층이 노출된 지역에는 모두 형성되며, 산화막으로 덮힌 지역에는 실리사이드가 되지 않아 특히 살리사이드(Salicide; Self Algned Silicidation)이라고 불린다.
도 20을 참조하면, 외부 금속배선을 위해 층간 절연층(19)을 도포하고 접촉점(Contact)을 식각으로 뚫는다. 이 층간 절연층(19)은 400 ℃에서 LTO 증착 방법으로 수행되고, 두께는 6,000 Å 정도이다.
도 21을 참조하면, Ti/TiN/Al의 금속층을 스파터로 도포하고, 패터닝하여 금속 배선층(20)이 형성하고, 450 ℃, N2/H2 분위기에서, 30분간 합금화(Alloy)를 하면 최종적으로 BiCMOS가 완성된다. 한편 소오스/드레인에 남은 Ni층이 제거된 경우에는 상기 도 20의 과정에서 접촉점 개방시 NiGeSi층이 직접 노출되게 한 다음, 본 금속배선에서 Al저온-저압(600℃, 10-8torr) 흐름(Flowing) 방법이나, Cu, Ag 등의 도금후 600 ℃의 저온에서 산소촉매-흐름 방법에 의하여 NiGeSi층과 직접 연결되게 하여야 한다.
이와 같은 방식으로 제작된 BiCMOS는 특히, CMOS에서 소오스/드레인을 Si이 아닌 SiGe 헤테로접합 층으로 대체함으로써, 기생 바이폴라 동작에 의한 누설전류를 방지하고, 이 소오스/드레인에 외부 금속배선으로 연결하는 층도 기존의 실리콘이 아닌 Ni등 금속을 통하여 연결함으로써, 저항 감소로 소자 동작에 필요한 전압의 잠식을 방지하여 저전압/저전력 동작이 가능하게 되며, 저전압의 아날로그 회로동작에도 넓은 동작영역 확보가 가능해 진다. 그리고 이 소오스/드레인 지역의 저저항은 발열이 억제되어 SOI 반도체가 안고 있는 방열문제를 해소하는 데도 도움이 된다.
본 발명에 의한 NMOS 소자, PMOS 소자 및 SiGe BiCMOS 소자 및 그 제조 방법은 전력소모 개선과 칩내부의 발열억제, 그리고 저전압에서 넓은 동작영역을 확보할 수 있다는 장점이 있다.
본 발명에 의한 NMOS 소자, PMOS 소자 및 SiGe BiCMOS 소자 및 그 제조 방법은 현재 저전력용으로 채용이 확산되고 있는 SOI CMOS와 같은 기판에 RF 및 아날로그 성능이 우수한 HBT를 탑재할 수 있고, 특히 CMOS에서 소오스/드레인을 Si이 아닌 SiGe 헤테로접합 층으로 대체함으로써, 기생 바이폴라 동작에 의한 누설전류를 방지하고, 이 소오스/드레인에 외부 급속배선으로 연결하는 층도 기존의 실리콘이 아닌 Ni금속을 통하여 연결함으로써, 저항 감소로 소자 동작에 필요한 전압의 잠식을 방지하여 저전압/저전력 동작이 가능하게 되며, 아날로그 회로 넓은 동작영역 확보가 가능해 진다. 그리고 저저항은 발열이 억제되어 SOI 반도체가 안고 있는 방열문제를 해결할 수 있다는 장점이 있다.
도 1은 본 발명의 제 1 실시예에 따른 SiGe BiCMOS 소자의 개략적인 단면도.
도 2 내지 21은 본 발명의 제 1 실시예에 따른 SiGe BiCMOS 소자의 제조 공정의 단면도를 순서대로 나타낸 것이다.
Claims (16)
- 제 1 절연막;상기 제 1 절연막의 윗면에 접한 P형 반도체인 채널층;상기 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 N형 반도체인 소오스 및 드레인;상기 채널층 위에 위치하는 게이트 절연막;상기 게이트 절연막 위에 위치하는 게이트;상기 소오스에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 소오스 금속 연결층;상기 드레인에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 드레인 금속 연결층;상기 소오스 금속 연결층에 접하며, 전도체인 소오스 금속배선;상기 드레인 금속 연결층에 접하며, 전도체인 드레인 금속배선; 및상기 게이트에 접하고, 전도체인 게이트 금속배선을 포함하는 NMOS 소자.
- 제 1 항에 있어서,상기 소오스는 상기 채널층에 접한 저농도의 N형 반도체인 저농도 소오스 및 상기 저농도 소오스에 접한 고농도의 N형 반도체인 고농도 소오스로 구성되고,상기 드레인은 상기 채널층에 접한 저농도의 N형 반도체인 저농도 드레인 및 상기 저농도 드레인에 접한 고농도의 N형 반도체인 고농도 드레인으로 구성되는 것을 특징으로 하는 NMOS 소자.
- 제 2 항에 있어서,상기 고농도 소오스 및 상기 고농도 드레인은 N형 SiGe인 것을 특징으로 하는 NMOS 소자.
- 제 1 내지 3 항 중 어느 한 항에 있어서,상기 소오스 및 상기 소오스 금속 연결층 사이에 위치한 소오스 실리사이드;상기 드레인 및 상기 드레인 금속 연결층 사이에 위치한 드레인 실리사이드; 및상기 게이트 및 상기 게이트 금속배선 사이에 위치한 게이트 실리사이드를 추가적으로 포함하는 것을 특징으로 하는 NMOS 소자.
- 제 1 절연막;상기 제 1 절연막의 윗면에 접한 P형 반도체인 채널층;상기 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 N형 반도체인 소오스 및 드레인;상기 채널층 위에 위치하는 게이트 절연막;상기 게이트 절연막 위에 위치하는 게이트;상기 소오스에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 소오스 금속 배선;상기 드레인에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 드레인 금속 배선; 및상기 게이트에 접하고, 전도체인 게이트 금속배선을 포함하는 NMOS 소자.
- 제 1 절연막;상기 제 1 절연막의 윗면에 접한 N형 반도체인 채널층;상기 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 P형 반도체인 소오스 및 드레인;상기 채널층 위에 위치하는 게이트 절연막;상기 게이트 절연막 위에 위치하는 게이트;상기 소오스에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 소오스 금속 연결층;상기 드레인에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 드레인 금속 연결층;상기 소오스 금속 연결층에 접하며, 전도체인 소오스 금속배선;상기 드레인 금속 연결층에 접하며, 전도체인 드레인 금속배선; 및상기 게이트에 접하고, 전도체인 게이트 금속배선을 포함하는 PMOS 소자.
- 제 6 항에 있어서,상기 소오스는 상기 채널층에 접한 저농도의 P형 반도체인 저농도 소오스 및 상기 저농도 소오스에 접한 고농도의 P형 반도체인 고농도 소오스로 구성되고,상기 드레인은 상기 채널층에 접한 저농도의 P형 반도체인 저농도 드레인 및 상기 저농도 드레인에 접한 고농도의 P형 반도체인 고농도 드레인으로 구성되는 것을 특징으로 하는 PMOS 소자.
- 제 7 항에 있어서,상기 고농도 소오스 및 상기 고농도 드레인은 P형 SiGe인 것을 특징으로 하는 PMOS 소자.
- 제 6 내지 8 항 중 어느 한 항에 있어서,상기 소오스 및 상기 소오스 금속 연결층 사이에 위치한 소오스 실리사이드;상기 드레인 및 상기 드레인 금속 연결층 사이에 위치한 드레인 실리사이드; 및상기 게이트 및 상기 게이트 금속배선 사이에 위치한 게이트 실리사이드를 추가적으로 포함하는 것을 특징으로 하는 PMOS 소자.
- 제 1 절연막;상기 제 1 절연막의 윗면에 접한 N형 반도체인 채널층;상기 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 P형 반도체인 소오스 및 드레인;상기 채널층 위에 위치하는 게이트 절연막;상기 게이트 절연막 위에 위치하는 게이트;상기 소오스에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 소오스 금속 배선;상기 드레인에 접하며, 상기 제 1 절연막의 윗면에 접하고, 전도체인 드레인 금속 배선; 및상기 게이트에 접하고, 전도체인 게이트 금속배선을 포함하는 PMOS 소자.
- 제 1 절연막;상기 제 1 절연막 위에 위치하며 N형 또는 P형 반도체인 콜렉터, 상기 제 1 절연막 위에 위치하고 상기 콜렉터에 접하며 상기 콜렉터와 같은 형이며 상기 콜렉터보다 고농도로 도핑된 반도체인 콜렉터 플러그, 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치한 제 2 절연막, 상기 콜렉터 위에 위치하며 상기 콜렉터와 다른 형의 반도체인 베이스, 및 상기 베이스 위에 위치하며 상기 콜렉터와 같은 형의 반도체인 에미터를 포함하는 바이폴라 트랜지스터;상기 제 1 절연막의 윗면에 접한 P형 반도체인 제 1 채널층, 상기 제 1 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 N형 반도체인 제 1 소오스 및 제 1 드레인, 상기 제 1 채널층 위에 위치하는 제 1 게이트 절연막, 및 상기 제 1 게이트 절연막 위에 위치하는 제 1 게이트를 포함하는 NMOS 소자; 및상기 제 1 절연막의 윗면에 접한 N형 반도체인 제 2 채널층, 상기 제 2 채널층의 양 측면에 각각 접하며, 상기 제 1 절연막 윗면에 접한 P형 반도체인 제 2 소오스 및 제 2 드레인, 상기 제 2 채널층 위에 위치하는 제 2 게이트 절연막, 및 상기 제 2 게이트 절연막 위에 위치하는 제 2 게이트를 포함하는 PMOS 소자를 구비한 것을 특징으로 하는 BiCMOS 소자.
- 제 1 절연막과 그 위에 위치한 제 1 반도체를 포함하는 SOI 기판에 필드 산화막을 형성하는 단계;활성 영역에 위치한 제 1 반도체에 P형 도핑을 수행하는 단계;상기 제 1 반도체 위에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 위에 게이트를 형성하는 단계;상기 제 1 반도체에 저농도의 N형 도핑을 수행하여 저농도 소오스 및 저농도 드레인을 형성하는 단계;상기 게이트의 측벽에 스페이서를 형성하는 단계;상기 게이트 산화막 및 상기 스페이서 아래에 위치한 제 1 반도체 이외의 제 1 반도체를 제거하는 단계;상기 제 1 반도체의 양 측면에 선택적 에피 성장을 수행하는 단계;상기 에피 성장된 반도체에 고농도의 N형 도핑을 수행하여 고농도 소오스 및 고농도 드레인을 형성하는 단계; 및상기 고농도 소오스 및 상기 제 1 절연막에 접하는 소오스 금속 연결층 및 상기 고농도 드레인 및 상기 제 1 절연막에 접하는 드레인 금속 연결층을 형성하는 단계를 포함하는 NMOS 소자 제조 방법.
- 제 12 항에 있어서,상기 소오스 금속 연결층 및 상기 드레인 금속 연결층을 형성하면서, 게이트 실리사이드, 소오스 실리사이드 및 드레인 실리사이드를 형성하는 것을 특징으로 하는 NMOS 소자 제조 방법.
- 제 1 절연막과 그 위에 위치한 제 1 반도체를 포함하는 SOI 기판에 필드 산화막을 형성하는 단계;활성 영역에 위치한 제 1 반도체에 N형 도핑을 수행하는 단계;상기 제 1 반도체 위에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 위에 게이트를 형성하는 단계;상기 제 1 반도체에 저농도의 P형 도핑을 수행하여 저농도 소오스 및 저농도 드레인을 형성하는 단계;상기 게이트의 측벽에 스페이서를 형성하는 단계;상기 게이트 산화막 및 상기 스페이서 아래에 위치한 제 1 반도체 이외의 제 1 반도체를 제거하는 단계;상기 제 1 반도체의 양 측면에 선택적 에피 성장을 수행하는 단계;상기 에피 성장된 반도체에 고농도의 P형 도핑을 수행하여 고농도 소오스 및 고농도 드레인을 형성하는 단계; 및상기 고농도 소오스 및 상기 제 1 절연막에 접하는 소오스 금속 연결층 및 상기 고농도 드레인 및 상기 제 1 절연막에 접하는 드레인 금속 연결층을 형성하는 단계를 포함하는 PMOS 소자 제조 방법.
- 제 14 항에 있어서,상기 소오스 금속 연결층 및 상기 드레인 금속 연결층을 형성하면서, 게이트 실리사이드, 소오스 실리사이드 및 드레인 실리사이드를 형성하는 것을 특징으로 하는 PMOS 소자 제조 방법.
- 제 1 절연막과 그 위에 위치한 P형 또는 N형의 제 1 반도체를 포함하는 SOI 기판에서, 바이폴라 트랜지스터 영역에 에피 성장을 수행하는 단계;상기 제 1 반도체 중 소정의 영역에 상기 제 1 반도체와 같은 형이며 상기 제 1 반도체보다 고농도의 도핑이 수행된 콜렉터 플러그를 형성하는 단계;완충 산화막과 질화막을 증착하는 단계;상기 질화막을 패터닝하여, 단수개 또는 복수개의 노출 슬릿을 형성하고, 필드 산화막이 형성될 부분 위에 위치한 질화막을 제거하고 하는 단계;열산화를 수행하여 필드 산화막, 상기 필드 산화막과 콜렉터 플러그로 둘러쌓인 제 1 반도체로 구성된 콜렉터 및 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치하며 필드 산화막보다 얇은 산화막을 형성하는 단계;상기 질화막을 제거하는 단계;NMOS 소자 영역에 P형 도핑을 수행하고, PMOS 소자 영역에 N형 도핑을 수행하는 단계;게이트 산화막을 형성하는 단계;상기 제 1 반도체와 다른 형의 반도체인 베이스 에피층을 증착하는 단계;필드 지역의 베이스 에피층에 고농도 도핑을 수행하는 단계;제 2 절연막을 형성하는 단계;상기 제 1 반도체와 같은 형의 반도체를 증착하고 패터닝한 후, 상기 게이트 산화 및 제 2 절연막을 식각하여 에미터 및 CMOS 소자의 게이트를 형성하는 단계;NMOS 소자 영역에 저농도의 N형 도핑과, PMOS의 소자 영역에 저농도의 P형 도핑을 수행하여 NMOS의 저농도 소오스 및 드레인 및 PMOS의 저농도 소오스 및 드레인을 형성하는 단계;상기 에미터 측벽과 CMOS 소자의 상기 게이트 측벽에 스페이서를 형성하는 단계;상기 베이스 에피층을 패터닝하여 베이스를 형성하고, NMOS 소자 영역 및 CMOS 소자 영역의 노출된 상기 제 1 반도체를 제거하는 단계;상기 콜레터 플러그 위의 산화막을 제거하는 단계;선택적 에피 성장을 수행하는 단계;NMOS 소자 영역에 고농도 N형 도핑을 수행하고, PMOS 소자 영역에 고농도 P형 도핑을 수행하여 NMOS의 고농도 소오스 및 드레인 및 PMOS의 고농도 소오스 및 드레인을 형성하는 단계; 및상기 NMOS의 고농도 소오스 및 상기 제 1 절연막에 접하는 NMOS의 소오스 금속 연결층 및 상기 NMOS의 고농도 드레인 및 상기 제 1 절연막에 접하는 NMOS의 드레인 금속 연결층을 형성하고, 상기 PMOS의 고농도 소오스 및 상기 제 1 절연막에 접하는 PMOS의 소오스 금속 연결층 및 상기 PMOS의 고농도 드레인 및 상기 제 1 절연막에 접하는 PMOS의 드레인 금속 연결층을 형성하는 단계를 포함하는 BiCMOS 소자 제조 방법.
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