KR102549586B1 - 융합 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
융합 반도체 장치의 제조 방법은 실리콘 기반의 III-V족 화합물 반도체 장치의 제조 방법은 실리콘(Si) 기판을 준비하는 것, 실리콘 기판의 상면의 제1 영역 상에 발광 소자를 형성하는 것, 실리콘 기판 상에, 실리콘 기판의 상면의 제2 영역을 노출하는 제2 절연 패턴을 형성하는 것, 제2 절연 패턴에 의해 노출된 제2 영역 상에 수광 소자를 형성하는 것, 실리콘 기판 상에, 실리콘 기판의 상면의 제3 영역을 노출하는 제3 절연 패턴을 형성하는 것, 및 제3 절연 패턴에 의해 노출된 제3 영역 상에 전자 소자를 형성하는 것을 포함하되, 발광 소자 및 전자 소자는 III-V족 화합물 반도체 물질을 포함하고, 발광 소자, 수광 소자, 및 전자 소자는 기판의 상면에 평행한 방향을 따라 서로 이격되는 영역들이다.
Description
본 발명은 융합 반도체 장치 및 그 제조 방법에 관한 것이다.
서브 미크론(sub-micron) 이하의 미세 선폭을 갖는 반도체 소자의 제조 기술이 발전함에 따라, 수 GHz 이상의 매우 빠른 클럭 속도를 갖는 칩들이 많이 개발되고 있다. 그러나, ULSI(Ultra-Large-Scale Integration) 칩들에서 각 소자의 동작 속도는 소자간 금속 배선에서의 데이터 전송속도의 지연에 의해 제한을 받는다. 금속 배선에 의한 속도의 지연은 칩과 칩 사이, 보드와 보드 사이, 기기와 기기 사이의 데이터 연결 거리가 멀어질수록 더욱 심화된다. 특히, SoC(system on chip)의 집적도와 칩 크기의 증대에 따라 반도체-금속 배선 간의 접촉 저항이 기하급수적으로 증가하고, 금속 배선의 자체저항과 인덕턴스 및 배선 상호 간 신호 간섭이 증가하기 때문에, 수십 GHz 이상의 IC 칩 내부 및 칩 간의 전송시간 지연, 신호 왜곡이 문제가 되고 있다.
금속 배선으로 인한 문제들은 전기 신호를 광신호로 변환하여 전송하면 해결될 수 있다. 이를 위해, 동일 기판 상에 광소자와 전기소자들 동시에 집적된 반도체 장치가 요구된다. 나아가, 전기신호 처리 속도를 향상시키기 위해서 화합물 반도체 기반의 전자소자가 요구된다.
본 발명이 해결하고자 하는 과제는 실리콘과 III-V족 화합물 반도체 물질을 포함하는 융합 반도체 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 융합 반도체 장치를 형성하는 방법을 제공하는 것에 있다.
다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
상기 과제를 해결하기 위한 융합 반도체 장치의 제조 방법은 실리콘(Si) 기판을 준비하는 것; 상기 실리콘 기판의 상면의 제1 영역 상에 발광 소자를 형성하는 것; 상기 실리콘 기판 상에, 상기 실리콘 기판의 상기 상면의 제2 영역을 노출하는 제2 절연 패턴을 형성하는 것; 상기 제2 절연 패턴에 의해 노출된 상기 제2 영역 상에 수광 소자를 형성하는 것; 상기 실리콘 기판 상에, 상기 실리콘 기판의 상기 상면의 제3 영역을 노출하는 제3 절연 패턴을 형성하는 것; 및 상기 제3 절연 패턴에 의해 노출된 상기 제3 영역 상에 전자 소자를 형성하는 것을 포함하되, 상기 발광 소자 및 상기 전자 소자는 III-V족 화합물 반도체 물질을 포함하고, 상기 발광 소자, 상기 수광 소자, 및 상기 전자 소자는 상기 기판의 상기 상면에 평행한 방향을 따라 서로 이격되는 영역들일 수 있다.
예시적인 실시예들에서, 상기 수광 소자를 형성하는 공정 후, 상기 제2 절연 패턴을 제거하는 것; 및 상기 전자 소자를 형성하는 공정 후, 상기 제3 절연 패턴을 제거하는 것을 더 포함할 수 있다.
예시적인 실시예들에서, 상기 제1 내지 제3 절연 패턴들은 실리콘 옥사이드를 포함할 수 있다.
예시적인 실시예들에서, 상기 발광 소자를 형성하는 공정 전, 상기 실리콘 기판 상에, 상기 실리콘 기판의 상기 상면의 상기 제1 영역을 노출하는 제1 절연 패턴을 형성하는 것; 및 상기 발광 소자를 형성하는 공정 후, 상기 제1 절연 패턴을 제거하는 것을 더 포함할 수 있다.
예시적인 실시예들에서, 상기 발광 소자를 형성하는 것은: 상기 제1 절연 패턴에 의해 노출된 상기 제1 영역 상에 차례로 실리콘게르마늄(SiGe) 막, 인듐갈륨비소(InGaAs) 막, 및 갈륨비소(GaAs) 막을 증착하는 것을 포함할 수 있다.
예시적인 실시예들에서, 상기 수광 소자를 형성하는 것은: 상기 제2 절연 패턴에 의해 노출된 상기 제2 영역 상에 게르마늄(Ge) 막들과 실리콘(Si) 막들을 교대로 증착하는 것을 포함하는 포함할 수 있다.
예시적인 실시예들에서, 상기 전자 소자를 형성하는 것은: 상기 제3 절연 패턴에 의해 노출된 상기 제3 영역 상에 차례로 게르마늄(Ge) 막 및 III-V족 화합물 반도체 막을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에서, 상기 제2 절연 패턴을 형성하는 것은: 상기 발광 소자 및 상기 기판 상에, 상기 발광 소자 및 상기 기판을 덮는 절연막을 형성하는 것; 상기 절연막 상에, 상기 제2 영역과 수직적으로 중첩되는 개구를 갖는 포토레지스트 패턴을 형성하는 것; 및 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여, 상기 절연막을 패터닝하는 것을 포함하되, 상기 이방성 식각 공정은 상기 제2 영역을 노출할 때까지 수행될 수 있다.
예시적인 실시예들에서, 상기 발광 소자, 상기 수광 소자, 및 상기 전자 소자를 형성하는 것은, 화학 기상 증착 공정 또는 물리 기상 증착 공정을 수행하는 것을 포함할 수 있다.
예시적인 실시예들에서, 상기 발광 소자, 상기 수광 소자, 및 상기 전자 소자의 각각 상에 전극을 형성하는 것을 더 포함하되, 상기 전극을 형성하는 것은 화학 기상 증착 공정 또는 물리 기상 증착 공정을 수행하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 융합 반도체 장치는 실리콘(Si) 기판; 및 상기 실리콘 기판 상에 제공된 발광 소자, 수광 소자, 및 전자 소자를 포함하되, 상기 발광 소자, 상기 수광 소자, 및 상기 전자 소자는 상기 실리콘 기판의 상면에 평행한 방향을 따라 서로 이격되고, 상기 발광 소자는: 활성층; 및 상기 활성층과 상기 실리콘 기판 사이에 개재하는 제1 버퍼층을 포함하고, 상기 전자 소자는: 전자소자 막; 및 상기 전자소자 막과 상기 실리콘 기판 사이에 개재하는 제2 버퍼층을 포함하며, 상기 활성층과 상기 전자소자 막의 각각은 III-V족 화합물 반도체 물질을 포함할 수 있다.
예시적인 실시예들에서, 상기 제1 및 제2 버퍼층들은 상기 실리콘 기판과 직접 접할 수 있다.
예시적인 실시예들에서, 상기 활성층은 InGaAs/GaAs, InP/GaAs, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaP/GaP, 또는 AlInGaP/InGaP을 포함하고, 상기 제1 버퍼층은 실리콘-게르마늄(SiGe)을 포함할 수 있다.
예시적인 실시예들에서, 상기 전자소자 막은 질화갈륨(GaN), 갈륨비소(GaAs), 또는 인듐갈륨비소(InGaAs)를 포함하고, 상기 제2 버퍼층은 게르마늄(Ge)을 포함할 수 있다.
예시적인 실시예들에서, 상기 제1 버퍼층의 격자 상수는 상기 실리콘 기판의 격자 상수보다 크되, 중간층의 격자 상수보다 작을 수 있다.
예시적인 실시예들에서, 상기 제2 버퍼층의 격자 상수는 상기 실리콘 기판의 격자 상수보다 크되, 상기 전자소자 막의 격자 상수보다 작을 수 있다.
예시적인 실시예들에서, 상기 수광 소자는 상기 실리콘 기판 상에 교대로 적층된 게르마늄 막들과 실리콘 막들을 포함할 수 있다.
예시적인 실시예들에서, 상기 게르마늄 막들 중 상기 실리콘 기판에 가장 인접한 게르마늄 막은, 상기 실리콘 기판과 상기 실리콘 막들 중 상기 실리콘 기판에 가장 인접한 실리콘 막 사이에 개재하되, 상기 게르마늄 막은 상기 실리콘 기판에 직접 접할 수 있다.
본 발명의 개념에 따르면, 융합 반도체 장치의 제조 공정 속도가 개선될 수 있다.
본 발명의 개념에 따르면, 융합 반도체 장치의 제조 공정 비용이 절감될 수 있다.
본 발명의 개념에 따르면, 신뢰도가 개선된 융합 반도체 장치가 제조될 수 있다.
본 발명의 개념에 따르면, 안정성이 개선된 융합 반도체 장치가 제공될 수 있다.
다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 본 발명의 예시적인 실시예들에 따른 융합 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 2 내지 도 12는 본 발명의 예시적인 실시예들에 따른 융합 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2 내지 도 12는 본 발명의 예시적인 실시예들에 따른 융합 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 기술적 사상의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명한다. 그러나 본 발명 기술적 사상은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. 본 명세서에서 기술하는 실시예들은 본 발명의 기술적 사상의 이상적인 예시도인 사시도, 정면도, 단면도 및/또는 개념도를 참고하여 설명될 것이다. 도면들에 있어서, 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 다양한 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 예시적인 실시예들에 따른 융합 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 2 내지 도 12는 본 발명의 예시적인 실시예들에 따른 융합 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100)이 제공될 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판일 수 있다. 예시적인 실시예들에서, 기판(100)은 수동 소자들(미도시), 능동 소자들(미도시), 및 상기 수동 소자들과 상기 능동 소자들을 전기적으로 연결시키는 배선들(미도시)을 포함하는 막일 수 있다.
기판(100) 상에 기판(100)의 상면의 제1 영역(R1)을 노출하는 제1 절연 패턴(12)이 형성될 수 있다. 제1 절연 패턴(12)을 형성하는 것은 기판(100) 상에 제1 절연막(미도시)을 형성하는 공정, 제1 절연막 상에 제1 포토레지스트 패턴(미도시)을 형성하는 공정, 및 제1 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 제1 절연막을 패터닝하는 공정을 포함할 수 있다. 제1 절연 패턴(12)을 형성하는 공정 수행 후, 제1 포토레지스트 패턴은 제거될 수 있다. 예를 들어, 제1 절연 패턴(12)은 실리콘 옥사이드(예를 들어, SiO2)를 포함할 수 있다.
도 1 및 도 3을 참조하면, 제1 영역(R1) 및 제1 절연 패턴(12) 상에 차례로 제1 버퍼층(210), 중간층(220), 및 상위층(230)을 증착할 수 있다. 제1 버퍼층(210), 중간층(220), 및 상위층(230)을 증착하는 공정은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정을 수행하는 것을 포함할 수 있다. 제1 버퍼층(210)은 기판(100)과 중간층(220) 사이의 격자 상수 차이를 완화시켜 줄 수 있다. 제1 버퍼층(210)의 격자 상수는 기판(100)의 격자 상수보다 크고, 중간층(220)의 격자 상수보다 작을 수 있다. 예를 들어, 제1 버퍼층(210)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 중간층(220)과 상위층(230)은 광을 생성하는 활성층일 수 있다. 예를 들어, 중간층(220) 및 상위층(230)은 각각 인듐갈륨비소(InGaAs) 막, 및 갈륨비소(GaAs) 막을 포함할 수 있다. 다만, 중간층(220)과 상위층(230)의 물질 구성은 상기 개시에 한정되지 않을 수 있다. 예시적인 실시예들에서, 중간층(220)/상위층(230)은 InGaAs/GaAs, InP/GaAs, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaP/GaP, 또는 AlInGaP/InGaP를 포함할 수 있다.
도 1 및 도 4를 참조하면, 제1 절연 패턴(12)을 제거하여, 발광 소자(200)을 형성할 수 있다.(S10) 제1 절연 패턴(12)을 제거하는 공정 시, 제1 절연 패턴(12) 상에 제공된 제1 버퍼층(210), 중간층(220), 및 상위층(230)도 함께 제거될 수 있다. 제1 절연 패턴(12)을 제거하는 것은 불소 계열의 식각 가스를 이용하는 등방성 건식 식각 공정을 포함할 수 있다.
도 1 및 도 5를 참조하면, 기판(100) 상에, 기판(100)의 상면의 제2 영역(R2)을 노출하는 제2 절연 패턴(14)이 형성될 수 있다. 제2 절연 패턴(14)을 형성하는 것은 기판(100) 상에 제2 절연막(미도시)을 형성하는 공정, 제2 절연막 상에 제2 포토레지스트 패턴(미도시)을 형성하는 공정, 및 제2 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 제2 절연막을 패터닝하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 제2 포토레지스트 패턴을 형성하는 공정 전, 제2 절연막의 상면을 평탄화하는 공정이 수행될 수 있다. 예를 들어, 제2 절연 패턴(14)은 실리콘 옥사이드(예를 들어, SiO2)를 포함할 수 있다.
도 1 및 도 6을 참조하면, 제2 영역(R2) 및 제2 절연 패턴(14) 상에 게르마늄 막들(310)과 실리콘 막들(320)이 교대로 증착될 수 있다. 즉, 서로 바로 인접한 게르마늄 층들(310) 사이에 실리콘 막(320)이 배치될 수 있고, 서로 바로 인접한 실리콘 막들(320) 사이에 게르마늄 막(310)이 배치될 수 있다. 3개의 게르마늄 막들(310)과 3개의 실리콘 막들(320)이 도시되었지만, 이는 예시적인 것이다. 게르마늄 막들(310)과 실리콘 막들(320)의 개수는 도시된 것에 한정되지 않는다. 게르마늄 막들(310)과 실리콘 막들(320)을 증착하는 것은 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정을 수행하는 것을 포함할 수 있다.
도 1 및 도 7을 참조하면, 제2 절연 패턴(14)을 제거하여, 수광 소자(300)를 형성할 수 있다.(S20) 수광 소자(300)는 게르마늄 막들(310)과 실리콘 막들(320)을 포함하는 실리콘-게르마늄 포토다이오드일 수 있다. 제2 절연 패턴(14)을 제거하는 공정 시, 제2 절연 패턴(14) 상에 제공된 게르마늄 막들(310) 및 실리콘 막들(320)도 함께 제거될 수 있다. 제2 절연 패턴(14)을 제거하는 것은 불소 계열의 식각 가스를 이용하는 등방성 건식 식각 공정을 포함할 수 있다. 수광 소자(300)가 실리콘-게르마늄 포토다이오드인 것으로 도시되었지만, 이는 한정적인 것이 아니다. 다른 예시적인 실시예들에서, 수광 소자(300)는 실리콘을 포함하지 않는 게르마늄 포토 다이오드일 수 있다.
도 1 및 도 8을 참조하면, 기판(100) 상에, 기판(100)의 상면의 제3 영역(R3)을 노출하는 제3 절연 패턴(16)이 형성될 수 있다. 제3 절연 패턴(16)을 형성하는 것은 기판(100) 상에 제3 절연막(미도시)을 형성하는 공정, 제3 절연막 상에 제3 포토레지스트 패턴(미도시)을 형성하는 공정, 및 제3 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 제3 절연막을 패터닝하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 제3 포토레지스트 패턴을 형성하는 공정 전, 제3 절연막의 상면을 평탄화하는 공정이 수행될 수 있다. 예를 들어, 제3 절연 패턴(16)은 실리콘 옥사이드(예를 들어, SiO2)를 포함할 수 있다.
도 1 및 도 9를 참조하면, 제 3 영역(R3) 및 제3 절연 패턴(16) 상에 차례로 제2 버퍼막(410) 및 III-V족 화합물 반도체 전자소자 막(420)이 형성될 수 있다. 제2 버퍼막(410)을 형성하는 공정은 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정을 포함할 수 있다. 제2 버퍼층(410)은 기판(100)과 III-V족 화합물 반도체 전자소자 막(420) 사이의 격자 상수 차이를 완화시켜 줄 수 있다. 제2 버퍼층(410)의 격자 상수는 기판(100)의 격자 상수보다 크고, III-V족 화합물 반도체 전자소자 막(420)의 격자 상수보다 작을 수 있다. 예를 들어, 제2 버퍼층(410)은 게르마늄(Ge)을 포함할 수 있다.
제3 영역(R3) 상에 제공된 III-V족 화합물 반도체 전자소자 막(420)은 III-V족 화합물 반도체 소자들(미도시)을 포함할 수 있다. 예를 들어, 제3 영역(R3) 상에 제공된 III-V족 화합물 반도체 전자소자 막(420)은 한 쌍의 트랜지스터들(미도시)을 포함할 수 있다. 한 쌍의 트랜지스터들은 각각 발광 소자(200) 및 수광 소자(300)와 전기적으로 연결될 수 있다. III-V족 화합물 반도체 전자소자 막(420)을 형성하는 것은 제2 버퍼막(410) 상에 III-V족 화합물 반도체 막(예를 들어, 질화갈륨(GaN) 막, 갈륨비소(GaAs) 막, 또는 인듐갈륨비소(InGaAs) 막)(미도시)을 증착하는 공정 및 III-V족 화합물 반도체 막에 불순물을 주입하는 공정을 포함할 수 있다.
도 1 및 도 10을 참조하면, 제3 절연 패턴(16)을 제거하여, 전자 소자(400)를 형성할 수 있다.(S30) 제3 절연 패턴(16)을 제거하는 공정 시, 제3 절연 패턴(16) 상에 제공된 제2 버퍼막(410) 및 III-V족 화합물 반도체 전자소자 막(420)도 함께 제거될 수 있다. 제3 절연 패턴(16)을 제거하는 것은 불소 계열의 식각 가스를 이용하는 등방성 건식 식각 공정을 포함할 수 있다.
도 1 및 도 11을 참조하면, 발광 소자(200), 수광 소자(300), 및 전자 소자(400) 상에 제1 내지 제4 전극들(240, 330, 432, 434)이 형성될 수 있다.(S40) 제1 내지 제4 전극들(240, 330, 432, 434)을 형성하는 것은 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정을 포함할 수 있다. 제1 전극(240)은 발광 소자(200)의 상위층(230)에 전기적으로 연결될 수 있다. 제2 전극(330)은 실리콘 막(320)에 전기적으로 연결될 수 있다. 제3 및 제4 전극들(432, 434)은 III-V족 화합물 반도체 전자소자 막(420)에 전기적으로 연결될 수 있다. 예를 들어, 제3 및 제4 전극들(432, 434)은 III-V족 화합물 반도체 전자소자 막(420) 내에 제공된 한 쌍의 트랜지스터들에 각각 전기적으로 연결될 수 있다.
도 1 및 도 12를 참조하면, 발광 소자(200) 및 수광 소자(300) 상에 광 파이버들(또는 광 도파로들)(30)을 각각 형성할 수 있다.(S50) 광 파이버들(또는 광 도파로들)(30)은 발광 소자(200) 및 수광 소자(300)에 각각 광 연결될 수 있다. 발광 소자(200)는 광을 생성하여, 광 파이버들(또는 광 도파로들)(30)에 상기 광을 제공할 수 있다. 수광 소자(300)는 광 파이버들(또는 광 도파로들)(30)를 통해 외부로부터 광을 제공받을 수 있다.
전자 소자(400)와 발광 소자(200), 전자 소자(400)와 수광 소자(300)는 전기적으로 연결될 수 있다.(S60) 예를 들어, 전자 소자(400)와 발광 소자(200) 사이 및 전자소자(400)와 수광 소자(300) 사이에 각각 금속 배선들(20)이 형성될 수 있다. 기판(100) 상에 보호층(미도시)이 형성되어, 광 파이버들(또는 광 도파로들)(30)과 금속 배선들(20)을 둘러쌀 수 있다. 이에 따라, 기판(100) 상에 발광 소자(200), 수광 소자(300), 및 III-V족 화합물 반도체 물질을 포함하는 전자 소자(400)가 함께 집적된 융합 반도체 장치가 제공될 수 있다.
일반적으로, 실리콘 기판 상에 III-V족 화합물 반도체 소자를 집적하는 공정은 웨이퍼 본딩(wafer bonding) 공정을 이용하여 수행될 수 있다. 웨이퍼 본딩 공정은 III-V족 화합물 반도체 소자를 별도로 제작한 후, 실리콘 기판 상에 상기 III-V족 화합물 반도체 소자를 접합시키는 공정을 의미할 수 있다. III-V족 화합물 반도체 소자를 실리콘 기판 상에 접합시키는 공정은, III-V족 화합물 반도체 소자 또는 실리콘 기판 상에 형성된 소자를 손상시킬 수 있고, 실리콘 기판을 뒤틀리게 만들 수 있다. 이에 따라, 융합 반도체 장치의 신뢰도가 낮을 수 있다.
본 발명의 개념에 따른 발광 소자(200), 수광 소자(300), 및 전자 소자(400)는 증착 공정에 의해 기판(100) 상에 함께 형성될 수 있다. 이에 따라, 상기 소자들(200, 300, 400)이 손상되지 않을 수 있고, 기판(100)이 뒤틀리지 않을 수 있다. 결과적으로, 융합 반도체 장치의 신뢰도 및 안정성이 개선될 수 있다.
나아가, 본 발명의 개념에 따른 융합 반도체 장치의 제조 방법은 증착 공정을 이용하므로 공정 속도가 빠를 수 있고, 제조 비용이 낮을 수 있으며, 종래의 실리콘 기반의 반도체 장치 제조 공정과의 호환성이 뛰어날 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
20: 금속 배선 30: 광 파이버 또는 광 도파로
100: 기판 200: 발광소자
210: 제1 버퍼층 220: 중간층
230: 상위층 300: 수광소자
310: 게르마늄 막 320: 실리콘 막
400: 전자소자 410: 제2 버퍼막
420: III-V족 화합물 반도체 전자소자 막
100: 기판 200: 발광소자
210: 제1 버퍼층 220: 중간층
230: 상위층 300: 수광소자
310: 게르마늄 막 320: 실리콘 막
400: 전자소자 410: 제2 버퍼막
420: III-V족 화합물 반도체 전자소자 막
Claims (18)
- 실리콘(Si) 기판을 준비하는 것;
상기 실리콘 기판 상에, 상기 실리콘 기판의 상면의 제1 영역을 노출하는 제1 절연 패턴을 형성하는 것;
상기 실리콘 기판의 상면의 제1 영역 상에 발광 소자를 형성하는 것;
상기 제1 절연 패턴을 제거하는 것;
상기 실리콘 기판 상에, 상기 실리콘 기판의 상기 상면의 제2 영역을 노출하는 제2 절연 패턴을 형성하는 것;
상기 제2 절연 패턴에 의해 노출된 상기 제2 영역 상에 수광 소자를 형성하는 것;
상기 제2 절연 패턴을 제거하는 것;
상기 실리콘 기판 상에, 상기 실리콘 기판의 상기 상면의 제3 영역을 노출하는 제3 절연 패턴을 형성하는 것;
상기 제3 절연 패턴에 의해 노출된 상기 제3 영역 상에 전자 소자를 형성하는 것; 및
상기 제3 절연 패턴을 제거하는 것을 포함하되,
상기 발광 소자 및 상기 전자 소자는 III-V족 화합물 반도체 물질을 포함하고,
상기 발광 소자, 상기 수광 소자, 및 상기 전자 소자는 상기 기판의 상기 상면에 평행한 방향을 따라 서로 이격되는 영역들이고,
상기 발광 소자를 형성하는 것은:
상기 제1 절연 패턴에 의해 노출된 상기 제1 영역 상에 차례로 제1 버퍼층, 중간층, 및 상위층을 증착하는 것을 포함하고,
상기 수광 소자를 형성하는 것은:
상기 제2 절연 패턴에 의해 노출된 상기 제2 영역 상에 게르마늄(Ge) 막들과 실리콘(Si) 막들을 교대로 증착하는 것을 포함하고,
상기 전자 소자를 형성하는 것은:
상기 제3 절연 패턴에 의해 노출된 상기 제3 영역 상에 차례로 제2 버퍼막 및 III-V족 화합물 반도체 전자소자 막을 형성하는 것을 포함하는
상기 제1 및 제2 버퍼층들은 상기 실리콘 기판과 직접 접하며,
상기 게르마늄 막들 중 상기 실리콘 기판에 가장 인접한 게르마늄 막은, 상기 실리콘 기판과 상기 실리콘 막들 중 상기 실리콘 기판에 가장 인접한 실리콘 막 사이에 개재하되,
상기 실리콘 기판에 가장 인접한 게르마늄 막은 상기 실리콘 기판에 직접 접하는 융합 반도체 장치의 제조 방법. - 삭제
- 제 1 항에 있어서,
상기 제1 내지 제3 절연 패턴들은 실리콘 옥사이드를 포함하는 융합 반도체 장치의 제조 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 제2 절연 패턴을 형성하는 것은:
상기 발광 소자 및 상기 기판 상에, 상기 발광 소자 및 상기 기판을 덮는 절연막을 형성하는 것;
상기 절연막 상에, 상기 제2 영역과 수직적으로 중첩되는 개구를 갖는 포토레지스트 패턴을 형성하는 것; 및
상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여, 상기 절연막을 패터닝하는 것을 포함하되,
상기 이방성 식각 공정은 상기 제2 영역을 노출할 때까지 수행되는 융합 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 발광 소자, 상기 수광 소자, 및 상기 전자 소자를 형성하는 것은, 화학 기상 증착 공정 또는 물리 기상 증착 공정을 수행하는 것을 포함하는 융합 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 발광 소자, 상기 수광 소자, 및 상기 전자 소자의 각각 상에 전극을 형성하는 것을 더 포함하되,
상기 전극을 형성하는 것은 화학 기상 증착 공정 또는 물리 기상 증착 공정을 수행하는 것을 포함하는 융합 반도체 장치의 제조 방법. - 실리콘(Si) 기판; 및
상기 실리콘 기판 상에 제공된 발광 소자, 수광 소자, 및 전자 소자를 포함하되,
상기 발광 소자, 상기 수광 소자, 및 상기 전자 소자는 상기 실리콘 기판의 상면에 평행한 방향을 따라 서로 이격되고,
상기 발광 소자는:
중간층 및 상기 중간층 상에 증착되는 상위층을 포함하는 활성층; 및
상기 활성층과 상기 실리콘 기판 사이에 개재하는 제1 버퍼층을 포함하고,
상기 수광 소자는:
상기 실리콘 기판 상에 교대로 적층된 게르마늄 막들과 실리콘 막들을 포함하고,
상기 전자 소자는:
전자소자 막; 및
상기 전자소자 막과 상기 실리콘 기판 사이에 개재하는 제2 버퍼층을 포함하며,
상기 활성층과 상기 전자소자 막의 각각은 III-V족 화합물 반도체 물질을 포함하고,
상기 제1 및 제2 버퍼층들은 상기 실리콘 기판과 직접 접하며,
상기 게르마늄 막들 중 상기 실리콘 기판에 가장 인접한 게르마늄 막은, 상기 실리콘 기판과 상기 실리콘 막들 중 상기 실리콘 기판에 가장 인접한 실리콘 막 사이에 개재하되,
상기 실리콘 기판에 가장 인접한 게르마늄 막은 상기 실리콘 기판에 직접 접하는 융합 반도체 장치. - 삭제
- 제 11 항에 있어서,
상기 활성층은 InGaAs/GaAs, InP/GaAs, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaP/GaP, 또는 AlInGaP/InGaP을 포함하고,
상기 제1 버퍼층은 실리콘-게르마늄(SiGe)을 포함하는 융합 반도체 장치. - 제 11 항에 있어서,
상기 전자소자 막은 질화갈륨(GaN), 갈륨비소(GaAs), 또는 인듐갈륨비소(InGaAs)를 포함하고,
상기 제2 버퍼층은 게르마늄(Ge)을 포함하는 융합 반도체 장치. - 제 11 항에 있어서,
상기 제1 버퍼층의 격자 상수는 상기 실리콘 기판의 격자 상수보다 크되, 상기 중간층의 격자 상수보다 작은 융합 반도체 장치. - 제 11 항에 있어서,
상기 제2 버퍼층의 격자 상수는 상기 실리콘 기판의 격자 상수보다 크되, 상기 전자소자 막의 격자 상수보다 작은 융합 반도체 장치. - 삭제
- 삭제
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