CN104882368B - 生长在硅上的异质材料与硅光子电路的键合 - Google Patents
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Abstract
本发明涉及生长在硅上的异质材料与硅光子电路的键合。具体地，本发明涉及一种制造异质半导体晶片的方法，包括在具有半导体衬底的第一晶片上沉积III‑V型半导体外延层。然后将第一晶片键合至具有形成于半导体衬底上的图案化硅层的第二晶片，其中，III‑V型半导体外延层被键合至第二晶片的图案化硅层。去除与第一晶片相关联的半导体衬底以暴露III‑V型半导体外延层。
Description
政府资助
本发明是根据国防高级研究计划署授予的合同号HR0011-12-C-0006在政府支持下进行的。政府对本发明具有一定的权利。
相关申请的引用
本申请要求2013年12月20日提交的题目为“生长在硅上的异质材料与硅光子电路的键合(Bonding of Heterogeneous Material Grown on Silicon to Silicon PhotonicCircuits)”的美国临时申请号61/919,417的优先权，该申请结合于此作为参考。要求了优先权。
技术领域
本公开涉及集成电路制造，具体地涉及光电集成电路的制造。
背景技术
传统上，数据通信或“Datacom”依靠铜导线来点到点地传送数据。例如，铜通信总线可以提供家用PC中的处理器与数据存储中介(介质)之间或者数据中心的服务器之间的通信。经由传统的铜通信总线进行的通信被充分了解，并且得益于以下事实，即端点和通信中介两者均为电气器件。
光学通信系统提供了更大的带宽和速度的保证。然而，光学通信系统受限于光通信系统与电气器件之间所需的接口。特别地，光学部件和电气部件的耦合通常导致电气和光学耦合损耗和/或信号失真。通过将光学器件集成于集成电路上，这就是所谓的光子集成电路(PIC)，已经解决了这些和其它的障碍。即，在允许与传统半导体器件集成的半导体衬底上形成光学部件/器件。
多年来，半导体材料硅(Si)已成为集成电路技术的主要成分。然而，由于硅的间接带隙，这使得光的产生变复杂，有源光电器件的制造依赖于不同种类的半导体材料，本文中称为III-V型半导体。这些半导体材料包括III族元素铝(Al)、镓(Ga)、铟(In)与V族元素氮(N)、磷(P)、砷(As)和锑(Sb)的组合，并且包括这样的组合，诸如砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)和砷化铝镓(AlGaAs)。III-V型半导体的特点是直接带隙，这允许制造有源光电器件，诸如激光器、光探测器和发光二极管。
用于将III-V型半导体与传统的硅集成电路集成的传统方法倾向于遵循两种方法。在第一种方法中，将III-V型半导体材料直接沉积在硅衬底或处理后的硅层上。然而，硅与III-V型半导体材料之间的晶格常数差异导致硅/III-V界面附近产生致命的缺陷(例如，位错)。为了克服这些缺陷，可在硅/III-V界面之间沉积缓冲层。然而，虽然已经取得了进展来减小缓冲层的厚度，薄层仍然可以代表随机有损缺陷的来源，所述缺陷负面地影响有源III-V族器件与无源硅部件(例如，电子线路、波导等)之间的耦合。在第二种方法中，在具有相同或相似晶格常数的天然III-V型衬底上生长III-V型半导体材料，然后将III-V型半导体材料转移到硅衬底。然而，该方法是昂贵的，因为生产III-V型半导体衬底的成本远远大于生产硅衬底的成本。另外，经处理的有源III-V器件的设置要求器件和与之耦合的无源部件(例如，波导等)之间的精确对准。
发明内容
根据本发明的一个实施例，描述了一种制造异质半导体晶片的方法，包括在具有半导体衬底的第一晶片上沉积III-V型半导体外延层。然后将第一晶片键合至具有形成于半导体衬底上的图案化硅层的第二晶片，其中，III-V型半导体外延层被键合至第二晶片的图案化硅层。去除与第一晶片相关联的半导体衬底以暴露III-V型半导体外延层。
根据另一实施例，异质晶片包括第一晶片和第二晶片。第一晶片由半导体衬底和图案化硅层构成，其中，图案化硅层形成在半导体衬底上。第二晶片由半导体衬底和III-V型半导体外延层构成。第二晶片键合至第一晶片，使得III-V型半导体外延层键合至图案化硅层。
附图说明
图1A-1E是横截面图，示出了根据本发明实施例的经由沉积在硅晶片上并键合至另一硅衬底晶片的III-V型半导体外延的异质集成的光子集成电路的制造。
图2A-2B是横截面图，另外详细地示出了根据本发明实施例的具有硅衬底和III-V外延层的晶片与另一硅晶片的键合。
具体实施方式
本公开通常涉及光子集成电路(PIC)的制造，具体地涉及允许以成本高效方式制造PIC的方法。该制造工艺在硅生长衬底上沉积III-V型半导体外延层，其允许晶片按比例增大与常规硅晶片相同的尺寸(例如，300-450mm的直径)。然后，在晶片与晶片的键合过程中，将III-V型半导体外延层键合至图案化硅晶片。在键合之后，去除或改造(reclaim)硅生长衬底，留下暴露的用于后续处理的III-V型半导体外延层。III-V型外延层的处理允许限定单个和可能的多个有源光电器件并耦合至键合有III-V型外延层的先前图案化的硅晶片。
该制造方法相比于III-V型半导体器件与硅晶片的常规键合，其中III-V型半导体器件，而不是晶片，被分别键合至图案化的硅晶片。该工艺不仅需要光电器件与处理后的硅晶片之间的精确对准，而且通常还依赖于III-V族光电器件在III-V型衬底上的制造，III-V型衬底的制造比硅晶片昂贵多倍。
图1A-1E是横截面图，示出了根据本发明实施例的经由沉积在硅晶片上并键合至另一半导体晶片的III-V型半导体外延的异质集成的光子集成电路(PIC)的制造。具体地，图1A示出了第一晶片10的制造，该第一晶片包括形成在半导体衬底上的图案化硅层。图1B示出了第二晶片12的制造，该第二晶片包括沉积在半导体衬底上的III-V型半导体外延层。图1C示出了第一晶片10与第二晶片12的键合，并且具体地，第二晶片12的III-V型半导体外延层与第一晶片10的图案化硅层的键合。图1D示出了与第二晶片12相关联的半导体衬底的改造，并且图1E示出了对来自第二晶片12的III-V型半导体外延层的处理，以限定一个或多个有源光电器件(例如，激光器、光探测器、发光二极管等)。在图1A-1E所示的实施例中，与第一和第二晶片相关联的半导体衬底为硅(Si)衬底，被选择成在制造方面低成本。图1A-1E所示的实施例示出了有源光子集成电路(PIC)的制造，能够利用与硅衬底相关联的低成本。然而，应当理解，如果需要的话，可以利用其它类型的半导体衬底。
在图1A所示的制造阶段，第一晶片10被制造成包括硅衬底14、埋入氧化物层(BOX)16以及图案化硅层18。图1A所示的实施例被称为绝缘体上硅(silicon-on-insulator)PIC，其中，硅层18如所希望的被图案化，以形成无源光学器件，诸如波导、滤光器、分光器等，除此之外，或者与非光学器件相结合。例如，图1A所示的实施例可包括无源波导，其中，光被承载在由纯净单晶硅制成的芯中，该芯通常形成在绝缘体上硅(SOI)晶片的有源区中。然而，在其它实施例中，无源器件(诸如波导)可以利用介电波导以将光承载在由非晶介电材料(诸如氮化硅或二氧化硅)制成的中央芯中，这可能不需要绝缘体上硅(SOI)晶片。本发明的实施例可以利用这些硅基光子集成电路或其它周知的硅基光子结构中的任何一种。
硅基PIC的好处在于，通过标准且公知的CMOS技术进行制造和处理，从而由于规模经济而能够批量制造和降低成本。例如，第一晶片10(及其硅衬底)可以制造为300毫米(mm)直径的晶片，450mm直径的晶片，或者如果可用的话，更大的晶片。尽管在图1A所示的实施例中示出了绝缘体上硅类型的器件，但根据本发明的实施例，也可以利用其它类型的硅基光子集成电路(PIC)。
在图1B所示的制造阶段，类似地，第二晶片12包括硅衬底20、缓冲层22、释放层24以及III-V型半导体外延层26(本文中称为III-V外延层26)。由于不同类型的材料(诸如硅和III-V型材料)之间的晶格常数差异，试图在硅上直接生长III-V型半导体层通常导致大量缺陷，所述缺陷大大降低了材料质量以及经处理后的器件的后续性能。因此，III-V外延层通常生长在对其材料族(组)固有的衬底上(例如，III-V族衬底，与硅衬底相反)。然而，III-V型晶片比硅晶片显著地更昂贵，并且通常不能获得与硅晶片同样大小(例如，300-450mm)的III-V型晶片。
为了克服这些问题，本发明利用硅衬底20与III-V外延层26之间的缓冲层22，以适应晶格常数差异。在图1B所示的实施例中，硅衬底20被制造为具有与图1A所示的第一晶片10的直径相等的直径(例如，300-450mm)的晶片。缓冲层22沉积在硅衬底20上，并且可包括锗(Ge)、硅锗(SiGe)、钛酸锶(SrTiO3)、二氧化硅(SiO2)以及这些材料中的一种或多种的组合。应当理解，该列表不是排他性的，而是可以使用其它这样的材料来桥接硅衬底20和III-V外延层26的晶格常数差异。此外，用于缓冲层22的材料的选择依赖于用于III-V外延层26的材料的选择，以便减小硅衬底20与III-V外延层26之间的应变。
在图1B所示的实施例中，在硅衬底20上沉积缓冲层22之后，在缓冲层22上生长/沉积III-V外延层26。外延层26可由经由分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、金属有机气相外延(MOVPE)、氢化物气相外延(HVPE)和/或其它公知的晶体生长工艺中的一种或多种而生长/沉积的层的堆叠构成。在一个实施例中，III-V外延层26包括与较宽带隙的半导体相结合而生长的具有量子点的异质结构。例如，由砷化铟(InAs)构成的量子点可被砷化铝镓(AlxGayAs)层包覆或包围。在其它实施例中，可以利用其它的结构和材料来形成III-V外延层26，诸如题目为“Quantum Dot Based Optoelectronic Device and Methodof Making Same(基于光电器件的量子点及其制作方法)”、Ya-HongXie所拥有的美国专利号7,732,237中所公开的那些，结合于此作为参考。在其它实施例中，可以利用其它的量子结构作为III-V外延层26的一部分，包括量子点、量子阱、量子线、量子划线(quantumdash)。
在制造过程的该阶段，已经制造并且部分或全部地处理第一晶片10(图1A中所示)。已经制造第二晶片12(图1B中所示)，以包括位于硅衬底20上的III-V外延层26，但外延层26尚未处理。因为第一晶片10和第二晶片12都利用硅衬底，所以它们都可以以用于制造硅晶片(例如，300mm-450mm直径的晶片)的通常可得到的尺寸制造。由于每个晶片都是相同的尺寸，所以相应的晶片可以相互键合，如图1C所示。另外，由于III-V外延层26是未处理的(即，至今没有在III-V外延层26内形成器件)，所以相应晶片之间的对准可以相对粗糙。然而，在键合之前，必须适当地制备待键合在一起的相应表面(第一晶片10上的图案化硅层18和第二晶片12上的III-V外延层26)。例如，每个表面应该是足够平滑的/抛光的，以允许形成良好的键合。例如，在键合两个晶片之前，可以在一个或两个表面上利用化学-机械抛光(CMP)步骤。
在图1C所示的实施例中，倒转第二晶片12，使得III-V外延层26定位成面向图案化硅层18。利用一个或多个键合工艺将相应晶片键合在一起，诸如亲水的、疏水的、等离子体辅助的焊剂/金属、和/或聚合物(例如，苯并环丁烯(BCB))键合。然而，本发明的有利之处之一在于，第一晶片10和第二晶片12都是基于硅衬底，因此它们享有相同的膨胀系数。结果是，键合工艺可利用高温退火处理，以在相应的晶片之间形成期望的机械键合。另外，由于III-V外延层26尚未被处理，所以III-V外延层26与图案化硅层18之间的对准不需要在相应晶片之间进行专门或精确的对准。相反地，仅仅III-V外延层26的后续处理必须是精确的。因为III-V外延层26直接键合至图案化硅层18，所以随后形成在III-V外延层26中的有源光电器件与形成在图案化硅层18中的无源光电器件之间的光耦合是直接的，也就是说，不需要光穿过中间层来进行相应光学器件之间的耦合。
如下文参照图2A-2B更详细地描述的，一些实施例可能需要图案化硅层18与随后形成在III-V外延层26中的光电器件之间的导电性。因为第一晶片10和第二晶片12都利用硅衬底，这导致相应晶片之间的膨胀系数相近似，可以利用高温键合和退火工艺来提供相应晶片之间的导电性。通常，已键合晶片之间的这种类型的导电性需要在焊接之前与待对准的每个晶片或各个器件相关联的金属接触焊盘，或者以其它方式在相应的接触焊盘之间形成电接触。
在如图1C所示的相应晶片的键合之后，在图1D所示的制造步骤中，与第二晶片10相关联的硅衬底20被改造以供随后使用。在图1D所示的实施例中，在缓冲层22与III-V外延层26之间设置释放层24，并选择性地蚀刻掉该释放层，如图1D所示，以将缓冲层22和硅衬底20与III-V外延层26分离。例如，在一个实施例中，释放层24由砷化铝(AlAs)构成，并且可以通过氢氟酸(HF)选择性地蚀刻，而不损坏或另外地去除III-V外延层26。在另一个实施例(未示出)中，不是试图改造硅生长衬底20，而是生长衬底20和缓冲层22都被蚀刻和/或机械磨平，然后可以选择性地刻蚀剩余的～10s微米的Si。在该制造步骤结束时，III-V外延层26被暴露以允许对III-V外延层的随后处理。
在图1E所示的制造步骤，对III-V外延层26进行处理，以形成所需的有源光电器件，诸如激光器、光探测器、发光二极管等。在图1E所示的实施例中，完成后的光子集成电路包括硅衬底14、埋入氧化物层(BOX)16、图案化硅层18、图案化III-V外延层26，在本实施方式中，图案化III-V外延层包括III-V型半导体间隔层30、III-V型半导体量子结构层32、触点34、体半导体层(本体半导体层，bulk semiconductor layer)36、绝缘材料38和触点40。
此外，图案化硅层18与III-V型外延层26的键合导致在图案化硅层内形成多个间隙42，在该实施例中，所述间隙用作波导，用于在III-V型外延层26内由有源区产生的光。间隙42可以是空气间隙(如图1E所示)，或者可以利用一种或多种材料来形成所需的波导，诸如氧化硅、氮氧化硅、氮化硅等。此外，间隙42的形状可以是线性的(沿进入页面的方向)或者是其它形状的形式，诸如弯曲、环形和/或盘形，这取决于特定波导的功能。
在图1E所示的实施例中，III-V间隔层30、III-V量子结构层32、触点34和40、以及体半导体层36的组合形成一个光学有源区，该光学有源区可以结合到以下器件中，诸如发光二极管、激光二极管、光探测器、调制器、相位调谐元件、干涉测量器件、波长多路复用器、偏振分光器、耦合器和/或饱和吸收器。在一些实施例中，III-V外延层26内发现的有源光电器件光耦合到形成在与第一晶片10相关联的图案化硅层18中的无源光学器件(例如，波导)。然而，尽管在其它实施例中光耦合是可能的，但在图案化硅层18与形成在III-V外延层26中的器件之间不需要耦合。在其它实施例中，诸如图2A-2B中所示的，第一晶片和第二晶片的键合包括图案化硅层18(或形成于其上的金属触点)与形成在III-V外延层26中的有源光电器件)的电耦合。
图1A-1E中所示的实施例的有利之处包括能够利用具有硅衬底的晶片，而不是更昂贵的III-V型衬底。由于两个晶片利用相同的衬底材料，且因此享有相同的热膨胀系数，所以可以利用高温键合/退火工艺将晶片键合在一起。最后，直到将晶片键合之后，才处理III-V外延层26。结果是，晶片的键合不需要晶片的精确对准，将处理后的器件键合到晶片时需要精确对准。
图2A-2B是横截面图，另外详细地示出了根据本发明实施例的第一晶片50与第二晶片52的键合，其中第二晶片再次包括形成在硅衬底上的III-V型半导体外延层。具体地，图2A-2B所示的实施例示出了半导体材料(诸如，III-V型半导体材料)与金属之间的键合能力。结果是，除了参照图1A-1E所描述的光学耦合外，可以在第一晶片50与第二晶片52之间形成电联接或导电路径。通常，在半导体之间进行机械键合，并且在相应的金属触点之间进行电键合。图2A-2B所示的实施例提供了半导体与金属之间的键合。在图2A-2B所示的实施例中，第一晶片50包括硅衬底54、埋入二氧化硅层(SiO2)56和金属层58。此外，第二晶片52包括III-V外延层60和硅生长衬底62。图2A-2B所示的实施例可以与参照图1A-1E所描述的制造步骤相结合来使用。
器件之间的典型键合需要制作在每个处理后的器件上的金属触点之间的对准，这又需要相应器件之间的精确对准。由于本发明利用了III-V外延层与图案化硅衬底的键合，所以不需要精确的对准。
在图2A所示的实施例中，将第一晶片50键合到第二晶片52。该键合过程利用一个或多个公知的键合技术，诸如等离子体辅助键合，接着在压力下进行退火工艺。该键合可以利用诸如等离子体辅助键合与压力下的退火相结合的键合技术，以形成相应晶片之间的必需的机械键合。作为该工艺的结果，在二氧化硅层56与III-V外延层60之间形成共价键。
除了在每个晶片的相应半导体材料之间形成共价键外，也在金属层58与III-V外延层60之间形成键合，以在相应晶片之间提供导电联接或路径。具体地，在图2A-2B所示的实施例中，金属层58包括薄接触部分64，该薄接触部分位于第一晶片的暴露于与第二晶片52键合的表面上。薄接触部分64可形成在二氧化硅层56内，使得薄接触部分64的至少一小部分延伸超出二氧化硅层56。在键合和退火过程中，在薄接触部分64与III-V外延层60之间发生相互扩散，以在两层之间形成键合。在与键合/退火处理相关联的加热和冷却过程中，薄金属接触部分64会扩大然后收缩，导致围绕每个薄金属接触部分64的未键合到III-V外延层60的小区域。然而，该方法的最终结果是，在半导体材料之间提供键合(通过共价键)，并且在金属触点与半导体材料(诸如III-V外延层60)之间提供键合(通过相互扩散)，以在相应的第一和第二晶片之间提供机械和电键合。虽然在图2A和2B中未示出，但金属层58也可以延伸至硅衬底54并且其中可包括触点，以允许在第一晶片50与外部器件之间形成电连接。
虽然已经参照示例性实施例描述了本发明，但本领域普通技术人员可以理解的是，可以对其进行各种改变，并且可以用等同物替换其元件(要素)，而不背离本发明的范围。此外，可以进行许多修改以使特定情况或材料适应本发明的教导，而不背离其基本范围。因此，希望本发明不限于所公开的特定实施例，而是本发明将包括落在所附权利要求范围内的所有实施例。
Claims (23)
1.一种制造异质半导体晶片的方法，所述方法包括：
在具有半导体衬底的第一晶片上沉积III-V型半导体外延层；
将所述第一晶片键合至具有形成于半导体衬底上的图案化硅层的第二晶片，其中，所述III-V型半导体外延层键合至所述第二晶片的所述图案化硅层，并且其中所述第二晶片包括金属层，所述金属层包括位于所述图案化硅层的顶部上的薄接触金属堆叠，并且其中所述键合包括在压力下的退火，以在所述图案化硅层与所述III-V型半导体外延层之间形成共价键，并在所述薄接触金属堆叠与所述III-V型半导体外延层之间形成互相扩散；以及
去除与所述第一晶片相关联的所述半导体衬底，以暴露所述III-V型半导体外延层。
2.根据权利要求1所述的方法，还包括：
在与所述第一晶片相关联的所述半导体衬底上沉积缓冲层，其中，所述III-V型半导体外延层沉积在所述缓冲层上。
3.根据权利要求2所述的方法，其中，所述缓冲层包括锗(Ge)、硅锗(SiGe)、钛酸锶(SrTiO3)和二氧化硅(SiO2)中的一种或多种。
4.根据权利要求1所述的方法，其中，所述III-V型半导体外延层包括量子点、量子阱、量子线、量子划线中的一种或多种。
5.根据权利要求1所述的方法，还包括：
在去除所述半导体衬底之后处理暴露的III-V型半导体外延层，以形成耦合至所述图案化硅层的一个或多个有源光电器件。
6.根据权利要求5所述的方法，其中，所述一个或多个有源光电器件包括激光器、光探测器、调制器、相位调谐元件、干涉测量器件、波长多路复用器、偏振分光器、耦合器或饱和吸收器中的一种或多种。
7.根据权利要求5所述的方法，其中，所述图案化硅层包括一个或多个无源光学部件，所述一个或多个无源光学部件耦合至形成在所述III-V型半导体外延层内的所述一个或多个有源光电器件。
8.根据权利要求7所述的方法，其中，所述无源光学部件包括波导、滤光器和/或分光器中的一种或多种。
9.根据权利要求1所述的方法，其中，所述第二晶片是绝缘体上硅晶片，包括硅衬底、沉积在所述硅衬底上的埋入氧化物层、以及形成在所述埋入氧化物层上的所述图案化硅层。
10.根据权利要求1所述的方法，其中，所述第一晶片与所述第二晶片的键合包括在所述图案化硅层与所述III-V型半导体外延层之间提供导电性。
11.根据权利要求1所述的方法，其中，键合过程选自由以下组成的组：亲水键合、疏水键合、等离子体辅助键合、焊剂键合、金属键合和聚合物键合。
12.根据权利要求1所述的方法，其中，分别与所述第一晶片和第二晶片相关联的所述半导体衬底是硅衬底。
13.根据权利要求11所述的方法，其中，所述聚合物键合是苯并环丁烯键合。
14.一种异质晶片，包括：
第一晶片，具有半导体衬底和图案化硅层；以及
第二晶片，具有半导体衬底和III-V型半导体外延层；
其中，所述第二晶片键合至所述第一晶片，使得所述III-V型半导体外延层键合至所述图案化硅层，并且其中所述第一晶片包括金属层，所述金属层具有位于所述图案化硅层的顶部上的薄接触金属堆叠，所述薄接触金属堆叠通过与所述III-V型半导体外延层的互相扩散而被键合。
15.根据权利要求14所述的异质晶片，其中，所述第一晶片的直径等于所述第二晶片的直径。
16.根据权利要求15所述的异质晶片，其中，所述第一晶片和所述第二晶片的直径大于200毫米(mm)。
17.根据权利要求15所述的异质晶片，其中，所述第二晶片包括沉积在所述半导体衬底上的缓冲层，其中，所述III-V型半导体外延层沉积在所述缓冲层上。
18.根据权利要求17所述的异质晶片，其中，所述缓冲层包括锗(Ge)、硅锗(SiGe)、钛酸锶(SrTiO3)和二氧化硅(SiO2)中的一种或多种，并且所述III-V型半导体外延层包括量子点、量子阱、量子线、量子划线中的一种或多种。
19.根据权利要求14所述的异质晶片，其中，所述III-V型半导体外延层被处理，以形成耦合至所述图案化硅层的一个或多个有源光电器件。
20.根据权利要求19所述的异质晶片，其中，所述一个或多个有源光电器件包括激光器、光探测器、调制器、相位调谐元件、干涉测量器件、波长多路复用器、偏振分光器、耦合器或饱和吸收器中的一种或多种，并且其中，所述图案化硅层包括一个或多个无源光学部件，所述一个或多个无源光学部件耦合至形成在所述III-V型半导体外延层内的所述一个或多个有源光电器件。
21.根据权利要求14所述的异质晶片，其中，所述第一晶片是绝缘体上硅晶片，包括硅衬底、沉积在所述硅衬底上的埋入氧化物层、以及形成在所述埋入氧化物层上的所述图案化硅层。
22.根据权利要求14所述的异质晶片，其中，所述第一晶片与所述第二晶片之间的键合包括在所述图案化硅层与所述III-V型半导体外延层之间形成导电性。
23.根据权利要求14所述的异质晶片，其中，分别与所述第一晶片和第二晶片相关联的所述半导体衬底是硅衬底。
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