KR20150061409A - 전력 전자소자 및 발광소자가 집적된 집적소자 및 그 제조방법 - Google Patents

전력 전자소자 및 발광소자가 집적된 집적소자 및 그 제조방법 Download PDF

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KR20150061409A
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Abstract

전력 전자소자 및 발광 다이오드가 집적된 집적소자 및 그 제조방법을 제공한다. 전력 전자소자 및 발광 다이오드가 집적된 집적소자는 제1 개구부를 포함하는 기판, 이러한 기판 상에 위치하는 n형 반도체층, 이러한 n형 반도체층 상에 위치하고, 서로 이격하여 위치하는 전력 전자소자와 발광소자, 이러한 전력 전자소자와 발광소자 사이에 위치하는 전류 차단층 및 이러한 기판 하부에 위치하고, 제1 개구부를 통해 n형 반도체층과 전기적으로 연결된 하부 전극을 포함한다. 따라서, 수직형 전자소자와 수직형 발광소자의 단일 집적을 통해 기존의 수평형 단일 집적 소자에 비해 우수한 광출력을 나타낼 수 있다.

Description

전력 전자소자 및 발광소자가 집적된 집적소자 및 그 제조방법 {Integrated device comprising power electronic device and light emitting device and method of manufacturing the same}
본 발명은 전력 전자소자 및 발광 다이오드가 집적된 집적소자에 관한 것으로, 더욱 자세하게는 수직형 전력 전자소자 및 수직형 발광 다이오드가 집적된 집적소자에 관한 것이다.
본 발명은 전력 전자소자 (power electronic devices) 와 발광 소자 예컨대, 발광 다이오드(light-emitting diodes)를 단일 실리콘 위에 집적하는 제조 방법에 관한 것이다.
일반적으로 전력 전자소자는 교류/직류 전류 등의 스위칭 특성을 이용하여 가전/송배전/자동차 등의 산업 전반에 사용되는 반도체 소자를 말한다.
발광 다이오드는 화합물 반도체의 양자 우물 구조 (quantum wells)를 이용하여 빛을 만들어 내는 반도체 소자의 일종이다.
이러한 전력 전자소자와 발광 소자를 단일 집적시키면, 조명 시스템의 크기 및 비용 감소, 신뢰성 향상, 발광 전력 집적 회로 개발 등의 효과를 기대할 수 있으며, 이를 통해 가시광 통신과 미래 스마트 조명을 위한 발광 다이오드 제어 등의 역할을 할 것으로 전망된다.
현재까지 구현된 단일 집적 회로는 대체로 실리콘 기판 위에 수평형 전력 전자 소자와 수평형 발광 다이오드를 성장하고, 이를 선택적으로 에피를 식각하는 방법을 통해 두 수평형 소자를 서로 연결하는 방법을 이용했다.
이러한 수평형 소자의 단일 집적이 가지는 문제점은 전력 전자소자의 경우 전류 와류 현상, normally-off 제어의 어려움, 항복 전압 저하로 인한 특성 악화, on-resistance 높음 등의 특성을 보인다는 것이다.
더욱이, 발광 다이오드의 경우 기판을 실리콘으로 이용할 경우 대부분의 가시광 영역의 빛을 흡수하므로 발광 효율이 급격이 낮아질 수 있다.
이를 해결하기 위해 전력 전자소자 및 발광 다이오드를 수직형으로 각각 제작한 후 집적하면 종래 수평형 기술의 문제점을 상당히 보완할 수 있다.
그러나, 종래의 수직형 제작 기술의 단점은 수직형 전력 전자소자의 경우 이온 주입 공정을 통한 국부적 전류 통로 형성 및 재성장의 과정이 필요하고, 수직형 발광 소자의 경우 실리콘 기판을 제거하기 위해 여러 층의 금속 증착 공정, 웨이퍼 본딩 공정, 기판 분리 공정 등의 복잡한 공정들로 인해 상당한 제작비용을 발생시키는 문제가 있었다.
또한, 이렇게 각각 제조된 수직형 소자들을 집적시키기 위해서는 더욱 복잡한 공정과 시간이 필요하다는 문제점이 있었다.
본 발명이 해결하고자 하는 과제는 수직형 전력 전자소자와 수직형 발광소자가 단일 집적된 집적소자를 제공함에 있다.
또한, 이러한 수직형 전력 전자소자와 수직형 발광소자를 선택적 성장을 통해 단일 집적시킬 수 있는 전력 전자소자 및 발광 다이오드가 집적된 집적소자 제조방법을 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 전력 전자소자 및 발광소자가 집적된 집적소자를 제공한다. 이러한 전력 전자소자 및 발광소자가 집적된 집적소자는 제1 개구부를 포함하는 기판; 상기 기판 상에 위치하는 n형 반도체층; 상기 n형 반도체층 상에 위치하고, 서로 이격하여 위치하는 수직형 전력 전자소자와 수직형 발광소자; 상기 전력 전자소자와 발광소자 사이에 위치하는 전류 차단층; 및 상기 기판 하부에 위치하고, 상기 제1 개구부를 통해 상기 n형 반도체층과 전기적으로 연결된 하부 전극을 포함할 수 있다.
또한, 이때의 발광소자와 제1 개구부는 동일선 상에 위치하는 것을 특징으로 한다.
또한, 이때의 기판은 실리콘 기판인 것을 특징으로 한다. 또한, 이때의 n형 반도체층은 n형 GaN층일 수 있다. 또한, 전류차단층은 실리콘 산화물 또는 실리콘 질화물일 수 있다.
또한, 전력 전자소자는, 상기 n형 반도체층 상에 위치하고, 제2 개구부를 포함하는 제1 절연층; 상기 제2 개구부를 메우면서 상기 제1 절연층 상에 위치하는 제1 활성층; 상기 제1 활성층 상에 위치하는 제3 절연층; 상기 제3 절연층 상에 위치하는 게이트 전극; 및 상기 제1 활성층 상에 위치하고, 상기 제3 절연층과 이격하여 위치하는 2 이상의 소스 전극을 포함할 수 있다. 이때의 하부 전극이 상기 전력 전자소자의 드레인 전극 역할을 하는 것을 특징으로 한다.
이때의 제1 활성층은 하부 반도체층 및 상기 하부 반도체층 상에 위치하는 상부 반도체층을 포함할 수 있다.
이때의 하부 반도체층은 i형 질화갈륨계 반도체층으로 형성되고, 상부 반도체층은 알루미늄을 포함하는 i형 질화갈륨계 반도체층으로 형성될 수 있다.
또한, 상기 발광소자는, 상기 n형 반도체층 상에 위치하는 제2 활성층; 상기 제2 활성층 상에 위치하는 p형 반도체층; 및 상기 p형 반도체층 상에 위치하는 p형 전극을 포함할 수 있다. 이때의 하부 전극이 상기 발광소자의 n형 전극 역할을 하는 것을 특징으로 한다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 전력 전자소자 및 발광소자가 집적된 집적소자 제조방법을 제공한다.
이러한 집적소자 제조방법은 기판 상에 n형 반도체층과 제1 절연층을 형성한 후에, 제1 절연층의 일부 영역을 개구하여 전력 전자소자의 제1 활성층을 형성하고, 그 다음에 제2 절연층을 이용하여 수직형 전력 전자소자를 마스킹하면서 이러한 전력 전자소자와 이격되도록 수직형 발광소자를 형성하는 단계를 포함할 수 있다. 이렇게 기판 상에 전력 전자소자와 발광소자를 선택적으로 성장시킨 후에, 기판 하부에 제1 개구부를 형성하여 n형 반도체층과 전기적으로 연결되는 하부 전극을 형성하는 단계를 더 포함할 수 있다. 이 때, 전력 전자소자와 발광소자 사이에 위치하는 제2 절연층은 전류차단층의 역할을 하게 된다.
이때의 제1 개구부를 형성하는 단계는 상기 n형 반도체층의 하부에 요철구조를 형성하는 것을 특징으로 한다.
본 발명에 따르면, 수직형 전자소자와 수직형 발광소자의 단일 집적을 통해 기존의 수평형 단일 집적 소자에 비해 우수한 광출력을 나타낼 수 있다.
또한, 선택 영역 에피 성장법을 이용하여 하나의 기판에 수직형 전력전자소자 구조와 수직형 발광 다이오드를 각각 성장시켜 단일 집적시킬 수 있다.
따라서, 기존의 수직형 전력 전자소자 및 수직형 발광 다이오드 제작 공정에서 필요한 공정 횟수를 줄임으로써, 비용 감소 및 집적 소자의 성능을 향상 시킬 수 있다.
또한, 전류 차단층을 이온주입법 혹은 도핑법을 사용했던 것에 비하여 실리콘 산화물이나 실리콘 질화물과 같은 비정질 물질을 증착하여 형성할 수 있다. 이는 전류 차단층의 효과와 함께 이후에 성장될 발광소자의 성장 단계에서 마스크 역할을 할 수 있다.
또한, 이렇게 비정질 물질을 증착하여 전류차단층을 형성하므로, 전류차단층의 두께를 용이하게 조절할 수 있는 바, 이온 주입법 또는 도핑법에 비해 전류 통로의 면적 및 깊이 역시 용이하게 제어할 수 있다.
또한, 본 발명에 따르면, 기판을 전면적으로 제거하는 것이 아닌 바, 종래의 수직형 발광소자처럼 상부에 지지기판(receptor wafer)을 추가적으로 접합시키는 본딩 공정을 배제할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 전력 전자소자 및 발광소자가 집적된 집적소자를 나타낸 단면도이다.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 전력 전자소자와 발광소자가 집적된 집적소자 제조방법을 공정단계에 따라 나타낸 단면도들이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 전력 전자소자 및 발광소자가 집적된 집적소자를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 전자소자(10) 및 발광소자(20)가 집적된 집적소자는 하나의 기판(100)에 수직형 전력 전자소자(10)와 수직형 발광소자(20)가 단일 직접된 집적소자이다.
기판(100)은 지지기판의 역할을 할 수 있는 물질이면 어느 것이나 가능할 것이다. 이러한 기판(100)은 바람직하게 실리콘 기판일 수 있다. 예를 들어 기판(100)은 Si[111] 기판일 수 있다.
이러한 기판(100)은 제1 개구부(110)를 포함할 수 있다. 이러한 제1 개구부(110)는 후술하는 n형 반도체층(200)과 후술하는 하부 전극(930)이 서로 전기적으로 연결될 수 있는 통로 역할을 할 수 있다.
n형 반도체층(200)은 이러한 기판(100) 상에 위치한다. 이러한 n형 반도체층(200)은 질화물계 반도체 물질을 포함할 수 있다. 예를 들어, 이러한 n형 반도체층(200)은 n형 GaN층일 수 있다.
전력 전자소자(10)와 발광소자(20)는 n형 반도체층(200) 상에 서로 이격하여 위치할 수 있다.
이 때의 전력 전자소자(10)는 제2 개구부(310)를 포함하는 제1 절연층(300), 제1 활성층(400), 제3 절연층(520), 게이트 전극(910) 및 소스 전극(920)을 포함할 수 있다. 또한, 후술하는 하부 전극(930)은 이러한 전력 전자소자(10)의 드레인 전극 역할을 할 수 있다.
제1 절연층(300)은 n형 반도체층(200) 상에 위치하고, 제2 개구부(도 3의 310)를 포함할 수 있다. 이러한 제2 개구부(도 3의 310)는 게이트의 전압 인가에 따라 소스 전극과 드레인 전극 사이에 전류가 통하는 통로 역할을 할 수 있다. 이러한 제1 절연층(300)은 절연물질이면 어느 것이나 가능할 것이다. 예를 들어, 이러한 제1 절연층(300)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
제1 활성층(400)은 제1 절연층(300)의 제2 개구부(도 3의 310)를 메우면서 제1 절연층(300) 상에 위치할 수 있다.
예컨대, 이러한 제1 활성층(400)은 고-전자 이동도 트랜지스터(HEMT) 활성영역일 수 있다.
이러한 고-전자 이동도 트랜지스터는 격자크기와 밴드갭 에너지가 서로 다른 반도체 물질의 이종 결합으로 인한 압전효과(piezoelectric effect)에 의해서 형성되는 2차원 전자가스(Dimensional Electron Gas, 2DEG)층을 이용한다.
또한, 이러한 2DEG층은 드레인 전극과 소스 전극 사이의 전류통로로서 이용되며, 이 전류통로를 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다.
예를 들어, 제1 활성층(400)은 하부 반도체층(410) 및 상기 하부 반도체층(410) 상에 위치하는 상부 반도체층(420)을 포함할 수 있다. 이러한 하부 반도체층(410)은 i형 질화갈륨계 반도체층으로 형성되고, 상부 반도체층(420)은 알루미늄을 포함하는 i형 질화갈륨계 반도체층으로 형성될 수 있다.
즉, 제1 활성층(400)은 GaN/AlGaN 물질을 이용한 HEMT 활성영역일 수 있다.
제3 절연층(520)은 제1 활성층(400) 상에 위치한다. 이러한 제3 절연층(520)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
게이트 전극(910)은 이러한 제3 절연층(520) 상에 위치한다.
소스 전극(920)은 제1 활성층(400) 상에 위치하고, 제3 절연층(520)과 이격하여 위치한다. 이 때의 소스 전극(920)은 2 이상일 수 있다. 예를 들어 소스 전극(920)을 2개로 구성할 경우, 외부 전압 인가시 단일 전극에 비해 수직형 구조의 균일한 전자 주입을 원할히 할 수 있다.
따라서, 게이트 전극(910)에 특정 전압을 인가시, 소스 전극(920)에서 제1 활성층(400)의 2DEG층으로 전자가 주입되고, 이러한 2DEG층의 전자가 제1 절연층(300)의 제2 개구부(도 3의 310)를 통하여 후술하는 드레인 전극으로 이용되는 하부전극(930)으로 전류가 흐를 수 있게 된다.
전류 차단층(530)은 전력 전자소자(10)와 발광소자(20) 사이에 위치한다.
이러한 전류 차단층(530)은 전력 전자소자(10)와 발광소자(20) 사이에 전류가 흐르는 것을 차단하는 역할을 한다. 따라서, 이러한 전류 차단층(530)은 절연물질이면 어느 것이나 가능할 것이다. 예를 들어, 이러한 전류 차단층(530)은 실리콘 산화물 또는 실리콘 질화물일 수 있다.
한편, 발광소자(20)는 기판의 제1 개구부(110)와 동일선상에 위치할 수 있다. 즉, 수직형 발광소자를 제공할 수 있다.
이러한 하부 전극(930)은 기판(100) 하부에 위치하고, 기판(100)의 제1 개구부(110)를 통해 n형 반도체층(200)과 전기적으로 연결될 수 있다. 이러한 하부 전극(930)은 Ni, Cr, W, Rh, In, Au, Sn, Zr, Ta, Al, Ti 및 이들의 화합물로 구성된 군에서 선택된 어느 하나를 포함할 수 있다.
따라서, 이러한 수직형 전력 전자소자(10)와 수직형 발광소자(20)를 선택적 에피 성장법을 이용하여 단일 집적함으로써, 수평형 단일 집적 소자에 비해 우수한 광출력을 제공할 수 있다.
한편, 이 때의 발광소자(20)는 상술한 n형 반도체층(200), 제2 활성층(600), p형 반도체층(700) 및 p형 전극(820)을 포함할 수 있다. 또한, 후술하는 하부 전극(930)이 이러한 발광소자(20)의 n형 전극 역할을 할 수 있다.
제2 활성층(600)은 n형 반도체층(200) 상에 위치할 수 있다. 이러한 제2 활성층(600)은 단일 양자 우물(Single Quantum Well) 구조 또는 다중 양자 우물(Multi Quantum Well) 구조일 수 있다.
p형 반도체층(700)은 제2 활성층(600) 상에 위치할 수 있다. 이러한 p형 반도체층(700)은 질화갈륨계 반도체 물질을 포함할 수 있다. 예를 들어, 이러한 p형 반도체층(700)은 p형 GaN층일 수 있다.
p형 전극(820)은 p형 반도체층(700) 상에 위치할 수 있다. 이러한 p형 전극(820)은 p형 반도체층(700)과 오믹 접합을 이룰 수 있는 물질이라면 어느 것이나 가능할 것이다. 예컨대, 이러한 p형 전극(700)은 Cr/Au로 형성될 수 있다.
한편 p형 반도체층(700)과 p형 전극(820) 사이에 투명 전극(810)이 더 위치할 수 있다. 이러한 투명 전극(810)은 p형 반도체층(700)과 p형 전극(820) 사이의 오믹 접합 특성을 개선하고, 전류확산의 역할을 한다. 이러한 투명 전극(810)으로는 ITO 등의 도전성 산화물이 사용될 수 있다.
따라서, 본 발명에 따른 전력 전자소자(10) 및 발광소자(20)가 집적된 집적소자는 각 개별소자의 구동이 가능하다.
즉, 발광소자(20)의 경우 2 전극 소자로서, p형 전극(820)과 n형 전극으로 이용되는 하부 전극(930)간의 전류-전압 특성을 평가할 수 있다.
또한, 전력 전자소자(10)의 경우 3 전극 소자로서, 게이트 전극(910)에 특정 전압을 인가하고 소스 전극(920)과 드레인 전극으로 이용되는 하부 전극(930) 사이의 전류-전압 특성을 평가할 수 있다.
본 발명에 따라 각 개별 소자가 집적되어 구동될 때에는 게이트 전극(910)에 예컨대, +10 V 에서 -20 V 수준의 전압을 인가할 때, 발광 소자(20)의 p형 전극(820)과 전력 전자소자(10)의 소스 전극(920) 사이에서 전압을 공급함에 따라 전력 전자소자(10)의 동작에 영향을 받는 발광소자(20)의 전류 특성을 측정할 수 있다.
이 때 집적 소자의 턴온(turn-on)은 발광소자(20)에 의해 제어되며, 포화 전류는 전력 전자소자(10)에 의해 결정될 수 있다.
따라서, 발광소자(20)는 전력 전자소자(10)에 의해 특정 전류 이상은 흐르지 않도록 제어되어 소자의 신뢰성을 높일 수 있으며, 광출력 또한 일정한 전류 주입을 통해 유지시킬 수 있는 특성을 갖는다.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 전력 전자소자와 발광소자가 집적된 집적소자 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 2를 참조하면, 기판(100) 상에 n형 반도체층(200)을 형성한다. 그리고 n형 반도체층(200) 상에 제1 절연층(300)을 형성한다.
이러한 n형 반도체층(200)과 제1 절연층(300)은 유기금속 화학기상증착법(metal organic chemical vapor deposition, MOCVD), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 또는 분자선 성장법(molecular beam epitaxy, MBE) 등을 사용하여 기판 상에 형성할 수 있다.
도 3을 참조하면, 제1 절연층(300)에 제2 개구부(310)를 형성한다.
이러한 제2 개구부(310)는 리소그래피 공정 및 식각 공정을 이용하여 형성할 수 있다. 예컨대, 제1 절연층(300)에 제2 개구부(310)를 형성하는 단계는 제1 절연층(300) 상에 레지스트 패턴을 형성하는 단계, 레지스트 패턴에 의해 노출된 제1 절연층(300)을 식각하여 제2 개구부(310)를 형성하는 단계 및 이러한 레지스트 패턴을 제거하는 단계를 포함할 수 있다.
이러한 레지스트 패턴은 리소그래피법을 사용하여 형성할 수 있으며, 구체적으로 나노임프린트 리소그래피법, 레이저 간섭 리소그래피법, 전자빔 리소그래피법, 자외선 리소그래피법, 홀로그래픽 리소그래피법 또는 액침 리소그래피법을 사용하여 수행할 수 있다.
또한, 이때의 식각 공정은 건식 식각 또는 습식 식각을 포함할 수 있다.
이러한 제2 개구부를 통해 전력 전자소자의 전류가 제한적으로 흐를 수 있게 된다. 따라서, 이러한 제2 개구부(310)의 크기는 마이크로 스케일일 수 있다. 예를 들어, 이러한 제2 개구부(310)의 지름은 1 ㎛ 내지 5 ㎛일 수 있다. 만일, 제2 개구부(310)의 지름이 1 ㎛ 미만인 경우, 이러한 제2 개구부(310)를 통해 흐를 수 있는 전류가 지나치게 제한될 염려가 있다.
도 4를 참조하면, 제2 개구부(310)를 메우면서 제1 절연층(300) 상에 제1 활성층(400)을 형성한다. 이러한 제1 활성층(400)은 MOCVD, HVPE 또는 MBE 등을 이용하여 형성할 수 있다.
이때의 제1 활성층(400)은 고-전자 이동도 트랜지스터(HEMT)의 활성영역일 수 있다. 예를 들어, 제1 활성층(400)은 하부 반도체층(410) 및 이러한 하부 반도체층(410) 상에 위치하는 상부 반도체층(420)을 포함할 수 있다. 이때의 하부 반도체층(410)은 i형 질화갈륨계 반도체층으로 형성되고, 상부 반도체층(420)은 알루미늄을 포함하는 i형 질화갈륨계 반도체층으로 형성될 수 있다.
도 5를 참조하면, 상부에 제1 활성층(400)이 위치하는 영역 이외의 제1 절연층(300)을 제거한다. 이러한 제1 절연층(300)의 일부를 제거하는 공정은 리소그래피 공정 및 식각 공정을 이용하여 형성할 수 있다.
다만, 이렇게 제1 절연층(300)을 제거하는 단계는 경우에 따라 생략할 수도 있다. 예컨대, 후술하는 제2 절연층(500)이 제1 절연층(300)과 동일한 물질인 경우, 제1 절연층(300)을 제거하는 단계를 생략할 수도 있다.
도 6을 참조하면, 제1 활성층(400)의 상부 및 측부가 덮이도록 n형 반도체층(200) 상에 제2 절연층(500)을 형성한다.
만일, 제1 절연층(300)의 일부를 제거하는 단계를 생략하는 경우, 제1 활성층(400)의 상부 및 측부가 덮이도록 제1 절연층(300) 상에 제2 절연층(500)을 형성할 것이다.
이러한 제2 절연층(500)은 MOCVD, HVPE 또는 MBE 등을 이용하여 형성할 수 있다.
이 때, 제1 활성층(400)의 측부에 위치하는 제2 절연층(500) 부분은 후술하는 전류차단층(530) 역할을 한다. 따라서, 이러한 제2 절연층(500)을 형성하는 과정을 통해 이러한 전류차단층(530)의 두께를 조절할 수 있어 전류 통로의 면적 및 깊이를 제어할 수 있다.
도 7을 참조하면, 제2 절연층(500)에 n형 반도체층(200)의 일부가 노출되도록 제3 개구부(510)를 형성한다. 이러한 제3 개구부(510)는 제1 활성층(400)과 이격하여 위치할 수 있다. 이러한 제3 개구부(510)를 통해 노출된 n형 반도체층(200) 상에 발광소자(20)가 성장될 것이다. 따라서, 제3 개구부(510)의 영역에서 성장되는 발광 소자(20)는 제1 활성층(400)을 포함하는 전력 전자소자(10)와 이격되어 위치하게 된다.
이러한 제2 절연층(500)의 일부를 제거하여 제3 개구부(510)를 형성하는 공정은 리소그래피 공정 및 식각 공정을 이용하여 형성할 수 있다.
도 8을 참조하면, 제3 개구부(510)에 의해 노출된 상기 n형 반도체층(200) 상에 제2 활성층(600) 및 p형 반도체층(700)을 차례로 적층할 수 있다.
이러한 제2 활성층(600) 및 p형 반도체층(700)은 MOCVD, HVPE 또는 MBE 등을 이용하여 형성할 수 있다.
도 9를 참조하면, p형 반도체층(700) 상에 투명전극(810)을 형성할 수 있다.
이러한 투명전극(810)은 메탈 증착, 스퍼터링 또는 졸겔(sol-gel) 등 통상의 증착방법이거나 용액법 기반의 방법을 이용하여 형성할 수 있다.
이때의 투명전극(810)은 인듐 주석 산화물(ITO) 전극일 수 있다.
도 10을 참조하면, 제1 활성층(400) 상의 제2 절연층(500)의 일부를 제거하여, 제1 활성층(400) 상부에 위치하는 제2 절연층(500) 부분은 제3 절연층(520)을 형성하고, 상기 제1 활성층(400)의 측부에 위치하는 제2 절연층(500) 부분은 전류차단층(530)을 형성한다. 이 때의 제3 절연층(520)과 전류차단층(530)은 상호 이격되어 위치하는 것이 바람직할 것이다.
이러한 제2 절연층(500)의 일부를 제거하여 제3 절연층(520)과 전류차단층(530)을 형성하는 공정은 리소그래피 공정 및 식각 공정을 이용하여 형성할 수 있다.
즉, 전력 전자소자(10)의 측부에 위치하는 전류차단층(530)은 전력 전자소자(10)와 발광소자(20) 사이에 전류의 흐름을 차단한다.
따라서, 전류 차단층(530)을 이온주입법 혹은 도핑법을 사용했던 것에 비하여 실리콘 산화물이나 실리콘 질화물과 같은 비정질 물질을 증착하여 형성할 수 있다. 이는 전류 차단층(530)의 효과와 함께 이후에 성장될 발광소자(20)의 성장 단계에서 마스크 역할을 할 수 있다.
또한, 이렇게 비정질 물질을 증착하여 전류차단층(530)을 형성하므로, 전류차단층(530)의 두께를 용이하게 조절할 수 있는 바, 이온 주입법 또는 도핑법에 비해 전류 통로의 면적 및 깊이 역시 용이하게 제어할 수 있다.
그리고, 제3 절연층(520) 상에 게이트 전극(910)을 형성하고, 제2 절연층(500)이 제거되어 노출된 제1 활성층(400) 상에 적어도 하나 이상의 소스 전극(920)을 형성한다.
이러한 게이트 전극(910) 및 소스 전극(920)은 메탈 증착, 스퍼터링 또는 졸겔(sol-gel) 등 통상의 증착방법이거나 용액법 기반의 방법을 이용하여 형성할 수 있다.
도 11을 참조하면, 기판(100)의 일부를 제거하여 n형 반도체층(200)이 노출되도록 제1 개구부(110)를 형성한다. 이러한 기판(100)에 제1 개구부(110)를 형성하는 공정은 리소그래피 공정 및 식각 공정을 이용하여 형성할 수 있다.
예를 들어, 이러한 기판(100)에 제1 개구부(110)를 형성하는 단계는 기판(100) 후면을 리소그래피를 이용하여 패터닝한 후에, 습식 식각을 이용하여 기판(100)의 일부를 제거하여 제1 개구부(110)를 형성하는 단계를 포함할 수 있다.
또한, 이와 같이 제1 개구부(110)를 형성하는 단계는 패터닝 단계 이전에 기판(100)의 두께는 일정 두께까지 낮추는 랩핑 공정 단계를 더 포함할 수 있다. 예를 들어, 랩핑 공정을 이용하여 실리콘 기판의 두께를 150 ㎛ 이하까지 낮출 수 있다.
한편, 제1 개구부(110)를 형성하는 단계는 n형 반도체층(200)의 하부에 요철구조를 형성하는 것을 특징으로 한다.
이렇게 기판(100)을 국부적으로 제거하여 제1 개구부(110)를 형성하는 공정은 n형 반도체층 표면을 요철화하는 특징을 갖게 되므로, 별도의 요철화 공정 없이 광추출 효율 향상에 기여할 수 있다.
나아가, 기판(100)을 전면적으로 제거하는 것이 아닌 바, 종래의 수직형 발광소자처럼 상부에 지지기판(receptor wafer)을 추가적으로 접합시키는 본딩 공정을 배제할 수 있다.
도 12를 참조하면, 제1 개구부(110)에 의해 노출된 n형 반도체층(200)과 전기적으로 연결되도록 상기 기판(100)의 하부에 하부 전극(930)을 형성한다.
이러한 하부 전극(930)은 메탈 증착, 스퍼터링 또는 졸겔(sol-gel) 등 통상의 증착방법이거나 용액법 기반의 방법을 이용하여 형성할 수 있다.
이 때, 하부 전극(930)을 이러한 기판(100)의 후면 전면에 증착할 수 있다.
이 때의 하부 전극(930)은 전력 전자소자(10)의 드레인 전극 역할과 발광소자(20)의 n형 전극 역할을 동시에 수행할 수 있다. 특히, 이러한 하부 전극(930)은 n형 반도체층(200)의 오믹 및 반사막 역할도 함께 수행할 수 있다.
이와 같이 하부 전극(930)을 전력 전자소자(10)와 발광소자(20)의 공통전극으로 이용하게 되므로, 별도의 패드 형성 공정 없이 서로 연결되는 장점이 있다.
본 발명에 따르면, 선택 영역 에피 성장법을 이용하여 하나의 기판(100)에 수직형 전력전자소자(10) 구조와 수직형 발광 다이오드(20)를 각각 성장시켜 단일 집적시킬 수 있다.
따라서, 기존의 수직형 전력 전자소자 및 수직형 발광 다이오드 제작 공정에서 필요한 공정 횟수를 줄임으로써, 비용 감소 및 집적 소자의 성능을 향상 시킬 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 전력 전자소자 20: 발광소자
100: 기판 110: 제1 개구부
200: n형 반도체층 300: 제1 절연층
310: 제2 개구부 400: 제1 활성층
410: 하부 반도체층 420: 상부 반도체층
500: 제2 절연층 510: 제3 개구부
520: 제3 절연층 530: 전류차단층
600: 제2 활성층 700: p형 반도체층
810: 투명 전극 820: p형 전극
910: 게이트 전극 920: 소스 전극
930: 하부 전극

Claims (11)

  1. 제1 개구부를 포함하는 기판;
    상기 기판 상에 위치하는 n형 반도체층;
    상기 n형 반도체층 상에 위치하고, 서로 이격하여 위치하는 수직형 전력 전자소자와 수직형 발광소자;
    상기 전력 전자소자와 발광소자 사이에 위치하는 전류 차단층; 및
    상기 기판 하부에 위치하고, 상기 제1 개구부를 통해 상기 n형 반도체층과 전기적으로 연결된 하부 전극을 포함하는 전력 전자소자 및 발광소자가 집적된 집적소자.
  2. 제1항에 있어서,
    상기 발광소자와 상기 제1 개구부는 동일선 상에 위치하는 것을 특징으로 하는 전력 전자소자 및 발광소자가 집적된 집적소자.
  3. 제1항에 있어서,
    상기 기판은 실리콘 기판인 것을 특징으로 하는 전력 전자소자 및 발광소자가 집적된 집적소자.
  4. 제1항에 있어서,
    상기 n형 반도체층은 n형 GaN층인 것을 특징으로 하는 전력 전자소자 및 발광소자가 집적된 집적소자.
  5. 제1항에 있어서,
    상기 전류차단층은 실리콘 산화물 또는 실리콘 질화물인 것을 특징으로 하는 전력 전자소자 및 발광소자가 집적된 집적소자.
  6. 제1항에 있어서,
    상기 전력 전자소자는,
    상기 n형 반도체층 상에 위치하고, 제2 개구부를 포함하는 제1 절연층;
    상기 제2 개구부를 메우면서 상기 제1 절연층 상에 위치하는 제1 활성층;
    상기 제1 활성층 상에 위치하는 제3 절연층;
    상기 제3 절연층 상에 위치하는 게이트 전극; 및
    상기 제1 활성층 상에 위치하고, 상기 제3 절연층과 이격하여 위치하는 2 이상의 소스 전극을 포함하고,
    상기 하부 전극이 상기 전력 전자소자의 드레인 전극 역할을 하는 것을 특징으로 하는 전력 전자소자 및 발광 소자가 집적된 집적소자.
  7. 제6항에 있어서,
    상기 제1 활성층은 하부 반도체층 및 상기 하부 반도체층 상에 위치하는 상부 반도체층을 포함하는 전력 전자소자 및 발광 소자가 집적된 집적소자.
  8. 제7항에 있어서,
    상기 하부 반도체층은 i형 질화갈륨계 반도체층으로 형성되고,
    상기 상부 반도체층은 알루미늄을 포함하는 i형 질화갈륨계 반도체층으로 형성된 전력 전자소자 및 발광 소자가 집적된 집적소자.
  9. 제1항에 있어서,
    상기 발광소자는,
    상기 n형 반도체층 상에 위치하는 제2 활성층;
    상기 제2 활성층 상에 위치하는 p형 반도체층; 및
    상기 p형 반도체층 상에 위치하는 p형 전극을 포함하고,
    상기 하부 전극이 상기 발광소자의 n형 전극 역할을 하는 것을 특징으로 하는 전력 전자소자 및 발광 소자가 집적된 집적소자.
  10. 기판 상에 n형 반도체층을 형성하는 단계;
    상기 n형 반도체층 상에 제2 개구부를 포함하는 제1 절연층을 형성하는 단계;
    상기 제2 개구부를 메우면서 상기 제1 절연층 상에 제1 활성층을 형성하는 단계;
    상기 제1 활성층의 상부 및 측부가 덮이도록 제1 절연층 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 상기 제1 활성층과 이격하여 상기 n형 반도체층이 노출되도록 제3 개구부를 형성하는 단계;
    상기 제3 개구부에 의해 노출된 상기 n형 반도체층 상에 활성층, p형 반도체층 및 p형 전극을 차례로 적층하여 발광소자를 형성하는 단계;
    상기 제1 활성층 상의 제2 절연층의 일부를 제거하여 상기 제1 활성층의 상부에 위치하는 제2 절연층 부분은 제3 절연층을 형성하고, 상기 제1 활성층의 측부에 위치하는 제2 절연층 부분은 전류차단층을 형성하는 단계;
    상기 제3 절연층 상에 게이트 전극을 형성하고, 상기 제2 절연층이 제거되어 노출된 제1 활성층 상에 적어도 하나 이상의 소스 전극을 형성하는 단계;
    상기 기판의 일부를 제거하여 상기 n형 반도체층이 노출되도록 제1 개구부를 형성하는 단계; 및
    상기 제1 개구부에 의해 노출된 n형 반도체층과 전기적으로 연결되도록 상기 기판의 하부에 하부 전극을 형성하는 단계를 포함하는 전력 전자소자 및 발광소자가 집적된 집적소자 제조방법.
  11. 제10항에 있어서,
    상기 제1 개구부를 형성하는 단계는 상기 n형 반도체층의 하부에 요철구조를 형성하는 것을 특징으로 하는 전력 전자소자 및 발광소자가 집적된 집적소자 제조방법.
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