KR20170093614A - 발광소자 및 조명시스템 - Google Patents

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KR20170093614A
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김태준
이계진
한영훈
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엘지이노텍 주식회사
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Abstract

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
제1 도전형 반도체층과, 제1 도전형 반도체층 상에 V-피트를 갖는 활성층과, 활성층 상에 제2 도전형 반도체층, 및 활성층과 제1 도전형 반도체층 사이에 배치된 전류 퍼짐층을 포함하고, 전류 퍼짐층은 제1 도전형 제3 반도체층 및 언도프트 반도체층이 10페어 이상 교번되어 발광 효율을 개선할 수 있다. 또한, 실시 예는 국부적인 영역의 전류 집중(current crowding)을 개선하여 고전류(High current) 구동의 발광소자의 수율을 향상시킬 수 있다.

Description

발광소자 및 조명시스템{LIGHT EMITTING DEVICE AND LIGHTING SYSTEM}
실시 예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
질화물 반도체는 디스플레이, 교통 신호등, 일반조명 및 광통신 기기의 광원으로서 자외선, 청/녹색 발광 다이오드(light emitting diode) 또는 레이저 다이오드(laser diode)에 널리 사용되고 있으며, 또한 이종접합 바이폴라 트랜지스터(HBT) 및 고전자 이동도 트랜지스터(HEMT) 등에 사용되고 있다.
일반적으로, 질화물 반도체는 격자 정합하는 기판을 구하기 어렵기 때문에, 사파이어, 탄화실리콘 또는 실리콘과 같이 격자 부정합이 발생되는 기판 상에 성장된다. 이에 따라, 이들 기판 상에 성장된 질화물 반도체층은 약 1E9/㎤이상의 상당히 높은 실전위 밀도(threading dislocation density: TDD)를 갖는다.
상기 실전위는 전자 트랩 사이트를 제공하여 비발광 재결합을 유발하며, 또한, 전류 누설 경로를 제공한다. 이에 따라, 반도체 소자에 정전기와 같은 과전압이 인가될 경우, 실전위를 통해 전류가 집중하여 정전 방전에 의한 손상이 발생한다.
질화물 반도체 소자의 열악한 정전 방전 특성 때문에, 통상 제너 다이오드가 질화물 반도체 소자와 함께 사용된다. 그러나, 제너 다이오드는 상대적으로 고가이며, 또한 제너 다이오드를 장착하기 위한 공정 및 공간을 필요로 한다.
한편, GaN 기판과 같이 질화물 반도체와 격자 정합하는 기판을 사용할 수도 있으나, GaN 기판은 그 제조 비용이 상당히 높아 레이저와 같은 특정 소자를 제외하고는 그것을 적용하는데 한계가 있다.
한편, 고전류(High current) 구동이 질화물 발광소자는 정전 방전 특성을 향상시키기 위해 성장 온도를 조절하여 활성층 내에 V-피트를 갖는 질화물 반도체층을 성장시키고, 그 후, p형 콘택층을 고온에서 성장시킴으로써 상기 V-피트를 메우는 기술이 있다. 그러나 이 기술은 국부적인 전류 집중(current crowding)을 야기하여 발광 분포 특성이 저하될 수 있다. 더구나 고전류 발광소자는 전류 집중에 의해 전극 주변의 국부적인 영역에서 반도체층의 손상으로 흑점 불량 등을 야기할 수 있다. 특히, V-피트를 갖는 고전류 발광소자는 전류 집중(current crowding)에 의한 수율 저하에 문제가 있었다.
실시 예는 발광효율을 개선할 수 있는 발광소자, 그 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시 예는 국부적인 영역의 전류 집중(current crowding)을 개선할 수 있는 발광소자, 그 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시 예는 고전류(High current) 구동의 발광소자의 발광 분포 특성 저하를 개선할 수 있는 발광소자, 그 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시 예는 고전류(High current) 구동의 발광소자의 수율을 향상시킬 수 있는 발광소자, 그 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시 예는 전류 퍼짐(current spreading)이 유리한 발광소자, 그 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시예에 따른 발광소자는 제1 도전형 반도체층과, 제1 도전형 반도체층 상에 V-피트를 갖는 활성층과, 활성층 상에 제2 도전형 반도체층, 및 활성층과 제1 도전형 반도체층 사이에 배치된 전류 퍼짐층을 포함하고, 전류 퍼짐층은 제1 도전형 제3 반도체층 및 언도프트 반도체층이 10페어 이상 교번되어 발광 효율을 개선할 수 있다. 또한, 실시 예는 국부적인 영역의 전류 집중(current crowding)을 개선하여 고전류(High current) 구동의 발광소자의 수율을 향상시킬 수 있다.
다른 실시 예의 발광소자 패키지는 상기 발광소자를 포함하여 발광 효율을 향상시키고, 수율을 향상시킬 수 있다.
실시 예에 따르면 정전 방전 특성을 개선하는 V-피트를 포함하는 고효율의 수평타입, 플립칩 타입 및 수직타입 발광소자의 발광효율을 향상시키고, 전류 집중(current crowding)을 개선할 수 있다. 즉, 실시 예는 활성층과 제2 도전형 반도체층 사이에 배치된 전류 퍼짐층에 의해 국부적인 발광 분포를 개선할 수 있다. 상기 전류 퍼짐층은 국부적인 영역의 전류 집중(current crowding)을 개선하여 전극들 주변의 반도체층 손상에 의한 흑점 불량을 개선할 수 있다. 즉, 상기 전류 퍼짐층은 전류 집중(current crowding)을 개선하여 고전류(High current) 타입의 발광소자(100)의 수율을 향상시킬 수 있다.
실시 예는 전류 퍼짐층이 생략된 일반적인 발광소자보다 외부양자효율이 1%이상 향상될 수 있다.
실시 예는 전류 퍼짐(current spreading) 효과에 의해 전체적으로 균일한 발광 분포를 갖는 발광소자를 구현할 수 있다.
도 1은 일 실시 예에 따른 발광소자를 도시한 사시도이다.
도 2는 Ⅰ-Ⅰ'라인을 따라 절단한 일 실시 예에 따른 발광소자를 도시한 단면도이다.
도 3은 도 2의 전류 퍼짐층을 도시한 단면도이다.
도 4는 실시 예와 비교 예의 외부양자효율을 비교한 그래프이다.
도 5는 다른 실시 예에 따른 발광소자의 하부를 도시한 평면도이다.
도 6은 도 5의 Ⅱ-Ⅱ'라인을 따라 절단한 다른 실시 예에 따른 발광소자를 도시한 단면도이다.
도 7은 또 다른 실시 예에 따른 발광소자를 도시한 단면도이다.
도 8은 실시 예에 따른 발광소자 패키지를 도시한 단면도이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 일 실시 예에 따른 발광소자를 도시한 사시도이고, 도 2는 Ⅰ-Ⅰ'라인을 따라 절단한 일 실시 예에 따른 발광소자를 도시한 단면도이고, 도 3은 도 2의 전류 퍼짐층을 도시한 단면도이고, 도 4는 실시 예와 비교 예의 외부양자효율을 비교한 그래프이다.
도 1 내지 도 3에 도시된 바와 같이, 일 실시 예의 발광소자(100)는 전극들이 상부에 노출되는 수평 타입이다. 일 실시 예의 발광소자(100)는 기판(101), 제1 언도프트 반도체층(112a), 제1 도전형 제1 반도체층(112b). 확산 차단층(DBL: Diffusion Blocking layer, 112d), 제1 도전형 제2 반도체층(112c), 전류 퍼짐층(120), V-피트 생성층(130), 질화갈륨계열 초격자층(113), 활성층(114), 제2 도전형 반도체층(116), 투광성 전극층(118), 제1 및 제2 전극(151, 153)을 포함할 수 있다.
상기 기판(101)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge 또는 Ga203 중 적어도 하나를 사용할 수 있다. 상기 기판(101) 위에는 광 추출 패턴(101a)가 형성될 수 있으며, 이에 한정되는 것은 아니다.
상기 제1 언도프트 반도체층(112a)은 상기 기판(101) 상에 배치될 수 있다. 상기 제1 언도프트 반도체층(112a)은 이후 성장하는 제1 도전형 제1 반도체층(112b)과 기판(101)의 격자 부정합을 완화시켜줄 수 있다. 상기 제1 언도프트 반도체층(112a)은 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체 예컨대 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있고, 제1 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)이 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 N형 GaN층을 형성할 수 있다. 또한, 상기 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
상기 확산 차단층(112d)은 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c) 사이에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 확산 차단층(112d)은 생략될 수도 있다.
상기 활성층(114)은 V-피트(V-pit)을 포함할 수 있다. 여기서, 상기 V-피트(V-pit)은 정전 방전 특성을 향상시키기 위해 형성될 수 있다. 즉, 상기 V-피트(V-pit)은 상기 활성층(114) 내에 전위 장벽을 형성하여 정전 방전 특성을 향상시킬 수 있다.
상기 V-피트(V-PIT)는 상기 활성층(114) 아래에 배치된 상기 V-피트 생성층(130)에 의해 크기가 결정될 수 있다. 예컨대 상기 V-피트(V-pit) 크기는 상기 V-피트 생성층(130)의 두께 및 성장속도에 따라 변경될 수 있다.
상기 V-피트 생성층(130)은 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)보다 낮은 성장 온도 또는 더 높은 성장 압력으로 성장될 수 있다. 예컨대 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)은 1050~1100℃의 온도에서 성장되고, 상기 V-피트 생성층(130)은 900~1050℃의 온도에서 성장될 수 있다. 또한, 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)은 150~200Torr의 압력에서 성장되고, 상기 V-피트 생성층(130)은 300~500Torr의 압력에서 성장될 수 있다.
상기 V-피트 생성층(130)의 성장 온도는 소스 유량, 챔버 내 압력에 따라 달라질 수 있다. 또한, 상기 V-피트 생성층(130)은 300~500 Torr의 성장 압력하에서 성장될 수 있다. 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)의 성장 온도보다 낮은 온도 또는 높은 압력에서 질화물 반도체층을 성장시킬 경우, 수평 방향 성장에 비해 수직 방향 성장 속도가 빠르게 되고, 이에 따라 실전위가 전사되는 경로 상에 V-피트(V-pit)가 형성될 수 있다. 또한, 상기 V-피트 생성층(130)은 MOCVD 챔버 내의 웨이퍼 캐리어의 회전속도를 조절하여 성장될 수도 있다. 예를 들어, V-피트 생성층(130)은 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)의 성장 조건에 비해 상대적으로 느린 웨이퍼 캐리어 회전 속도 조건에서 성장될 수 있으며, 예컨대 500~1000rpm의 회전 속도 하에서 쉽게 성장될 수 있다. 나아가, V-피트 생성층(130)을 형성하기 전 또는 형성하는 동안, In을 함유시킴으로써 V-피트를 용이하게 형성할 수 있다. In은 Ga이나 N보다 크며, 실전위의 경로 상에 위치하여 V-피트(V-pit) 생성을 돕는다. In은 TMIn과 같은 In소스 가스를 챔버 내에 흘려 줌으로써 쉽게 함유될 수 있다.
상기 활성층(114)은 제1 도전형 제2 반도체층(112b) 및 제1 도전형 제3 반도체층(112c)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 활성층(114)은 우물층/장벽층 구조를 포함할 수 있다. 예를 들어, 우물층/장벽층 구조는 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 질화갈륨계열 초격자층(113)은 상기 활성층(114) 아래에 배치될 수 있다. 상기 질화갈륨계열 초격자층(113)은 InGaN/GaN이 복수의 주기로 반복 적층됨에 따라 전위 차단 및 응력완화에 따라 더 많은 전자가 활성층(114)으로 모이게 할 수 있다. 즉, 상기 질화갈륨계열 초격자층(113)은 활성층(114)의 전자와 정공의 재결합 확률이 증가되어 발광효율이 향상될 수 있다. 일 실시 예의 상기 질화갈륨계열 초격자층(113)은 상기 V-피트(V-PIT)가 존재할 수 있다.
상기 전자 차단층(미도시)은 상기 활성층(114) 상에 배치될 수 있다. 상기 전자 차단층(미도시)은 전자 차단(electron blocking) 및 활성층(114)의 클래딩(MQW cladding) 기능을 포함할 수 있다. 상기 전자 차단층(미도시)은 상기 활성층(114) 상에서 최단거리로 이동하는 전자 차단 및 활성층(114)의 클래딩 역할을 해줌으로써 발광효율을 개선할 수 있다. 상기 전자 차단층(미도시)은 상기 V-피트(V-pit)가 존재할 수 있다.
상기 제2 도전형 반도체층(116)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있고, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116) 은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. 상기 제2 도전형 반도체층(116)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.
실시 예의 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)이 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 설명하고 있지만, 상기 제1 도전형 제1 반도체층(112b) 및 제1 도전형 제2 반도체층(112c)은 p형 반도체층, 상기 제2 도전형 반도체층(116)은 n형 반도체층으로 형성할 수도 있으며, 이에 한정되는 것은 아니다. 상기 제2 도전형 반도체층(116) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
상기 투광성 전극층(118)은 상기 제2 도전형 반도체층(116) 상에 배치될 수 있다. 상기 투광성 전극층(118)은 오믹층을 포함할 수 있으며, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 투광성 전극층(118)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예컨대 상기 투광성 전극층(118)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
일 실시 예는 정전 방전 특성을 개선하는 고효율의 발광소자를 제공할 수 있다. 일 실시 예는 발광효율을 향상시키고, 전류 집중(current crowding)을 개선할 수 있는 발광소자(100)를 제공할 수 있다. 이를 위해 일 실시 예는 상기 활성층(114) 아래에 배치된 상기 전류 퍼짐층(120)이 배치될 수 있다. 상기 전류 퍼짐층(120)은 상기 V-피트 생성층(130) 아래에 배치될 수 있다. 상기 전류 퍼짐층(120)은 상기 질화갈륨계열 초격자층(113) 아래에 배치될 수 있으나, 이에 한정되는 것은 아니다. 상기 전류 퍼짐층(120)은 상기 V-피트 생성층(130) 및 제1 도전형 제2 반도체층(112c) 사이에 배치될 수 있다.
상기 전류 퍼짐층(120)은 특히, 상기 활성층(114) 내에 전위 장벽을 형성하여 정전 방전 특성을 향상시키는 V-피트(V-pit)를 포함하는 고전류(High current) 타입의 제1 및 제2 전극(151, 153) 주변과 그 외의 영역에서 전류 집중에 의한 국부적인 발광 분포를 개선할 수 있다. 상기 전류 퍼짐층(120)은 국부적인 영역의 전류 집중(current crowding)을 개선하여 상기 제1 및 제2 전극(151, 153) 주변의 반도체층 손상에 의한 흑점 불량을 개선할 수 있다. 즉, 상기 전류 퍼짐층(120)은 전류 집중(current crowding)을 개선하여 고전류(High current) 타입의 발광소자(100)의 수율을 향상시킬 수 있다.
이를 위해 상기 전류 퍼짐층(120)은 상기 활성층(114)과 상기 제1 도전형 제2 반도체층(112c) 사이에 배치될 수 있다. 상기 전류 퍼짐층(120)은 결정 결함을 개선함과 동시에 전류 퍼짐(current spreading)을 개선할 수 있다. 예컨대 상기 전류 퍼짐층(120)은 제1 도전형 제3 반도체층(121) 및 제2 언도프트 반도체층(123)을 포함할 수 있다. 예컨대 상기 전류 퍼짐층(120)은 nGaN/uGaN일 수 있다.
상기 전류 퍼짐층(120)은 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 10페어 이상 반복 적층될 수 있다. 예컨대 상기 전류 퍼집층(120)은 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 10페어 내지 30페어 교번될 수 있으나, 이에 한정되는 것은 아니다. 상기 전류 퍼짐층(120)은 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 반복 정측되어 수평방향으로 전류 이동을 유도할 수 있다. 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 10페어 미만일 경우, 전류 퍼짐 효과가 저하될 수 있고, 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 30페어 초과일 경우, 결정성이 저하될 수 있고, 터널링 저하에 의한 발광 효율이 저하될 수 있다.
상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)은 서로 같은 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 실시 예의 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)의 두께는 10~20㎚일 수 있다. 실시 예의 상기 제1 도전형 제3 반도체층(121)의 두께가 20nm 이상일 경우, 제1 도전형 도펀트에 의해 전류 퍼짐층(120)의 결정성이 저하될 수 있다. 상기 제2 언도프트 반도체층(123)의 두께가 10㎚ 미만일 경우, 전류 퍼짐층(120)의 결정성이 저하될 수 있고, 전류 퍼짐 효과가 어려울 수 있다. 상기 제2 언도프트 반도체층(123)의 두께가 20㎚ 초과일 경우, 전류 퍼짐층(120)의 터널링이 어려워지므로 발광 효율이 저하될 수 있다.
다른 예로 상기 제2 언도프트 반도체층(123)의 두께는 상기 제1 도전형 제3 반도체층(121)보다 두꺼울 수 있다. 상기 제2 언도프트 반도체층(123)의 두께가 상기 제1 도전형 제3 반도체층(121)보다 두꺼울 경우, 제1 도전형 도펀트 예컨대 Si 에 의한 결정성 저하를 개선할 수 있는 효과가 있다.
도 4를 참조하면, 일 실시 예는 활성층(114) 아래에 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 10페어 이상 교번되는 전류 퍼짐층(120)이 배치되어 제1 및 제2 전극(151, 153) 주변의 국부적인 영역에서 발생하는 전류 집중(current crowding)을 개선할 수 있다. 즉, 일 실시 예는 비교예보다 외부양자효율이 1%이상 향상될 수 있다.
일 실시 예는 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 10페어 이상 교번되는 상기 전류 퍼짐층(120)이 활성층(114) 아래에 배치되어 정전 방전 특성을 개선하는 V-피트(V-pit)을 포함하는 고효율의 발광소자에서도 전류 퍼짐(current spreading) 효과에 의해 발광효율을 향상시키고, 전류 집중(current crowding)을 개선할 수 있다.
일 실시 예는 전류 퍼짐(current spreading) 효과에 의해 전체적으로 균일한 발광 분포를 가질 수 있다.
도 5는 다른 실시 예에 따른 발광소자의 하부를 도시한 평면도이고, 도 6은 도 5의 Ⅱ-Ⅱ'라인을 따라 절단한 다른 실시 예에 따른 발광소자를 도시한 단면도이다.
도 5 및 도 6에 도시된 바와 같이, 다른 실시 예의 발광소자(200)는 전극들이 하부에 노출되고, 전극들과 전기적으로 연결된 제1 및 제2 전극패드(281, 283)를 포함하는 플립 칩 타입이다. 다른 실시 예의 반사층(260), 절연층(270), 제1 전극(251), 제1 전극패드(281), 제2 전극(253) 및 제2 전극패드(283)를 제외한 구성은 도 1 내지 도 3의 일 실시 예의 발광소자(100)의 기술적 특징을 채용할 수 있다.
상기 제1 전극(251)은 비아 홀(251h)에 의해 제1 도전형 제2 반도체층(112c) 상에 배치될 수 있고, 상기 제2 전극(253)은 제2 도전형 반도체층(116) 상에 배치될 수 있다. 상기 제1 및 제2 전극(251, 253)은 Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, Mo 물질 중에서 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
다른 실시 예는 상기 비아 홀(251h)에 의해 제2 도전형 반도체층(116), 활성층(114), 질화갈륨계열 초격자층(113), V-피트 생성층(130), 전류 퍼짐층(120)이 외부에 노출될 수 있다.
상기 비아 홀(251h)에 의해 노출된 제2 도전형 반도체층(116), 활성층(114), 질화갈륨계열 초격자층(113), V-피트 생성층(130), 전류 퍼짐층(120) 및 상기 반사층(260)상에 절연층(270)이 배치될 수 있고, 상기 제1 및 제2 전극(251, 253)은 상기 절연층(270)으로부터 외부에 노출될 수 있다.
상기 제1 전극패드(281)는 노출된 제1 전극(251) 상에 배치될 수 있고, 상기 제2 전극패드(283)는 노출된 제2 전극(253) 상에 배치될 수 있다. 상기 제1 및 제2 전극패드(281, 283)는 Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, Mo 물질 중에서 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
상기 반사층(260)은 절연층(270) 아래에 배치될 수 있다. 상기 반사층(260)은 상기 발광구조물(110)로부터 입사되는 빛을 반사시키는 기능을 포함할 수 있다. 상기 반사층(260)은 상기 발광구조물(110)로부터의 광을 외부로 반사시켜 광 추출 효율을 향상시킬 수 있다. 상기 반사층(260)은 금속일 수 있다. 예컨대 상기 반사층(260)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금일 수 있다. 상기 반사층(260)은 상기 금속 또는 합금과 ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide), IZTO(Indium-Zinc-Tin-Oxide), IAZO(Indium-Aluminum-Zinc-Oxide), IGZO(Indium-Gallium-Zinc-Oxide), IGTO(Indium-Gallium-Tin-Oxide), AZO(Aluminum-Zinc-Oxide), ATO(Antimony-Tin-Oxide) 등의 투명 전도성 물질의 단층 또는 다층일 수 있다.
다른 실시 예는 정전 방전 특성을 개선하는 V-피트(V-pit)를 포함하는 고전류(High current) 타입의 플립 칩 발광소자의 발광 효율 및 국부적인 영역의 전류 집중(current crowding)을 개선하는 전류 퍼짐층(120)을 포함할 수 있다. 다른 실시 예의 전류 퍼짐층(120)은 활성층(114)과 제1 도전형 제2 반도체층(112c) 사이에 배치될 수 있다. 상기 전류 퍼짐층(120)은 질화갈륨계열 초격자층(113) 또는 V-피트 생성층(130) 아래에 배치될 수 있다. 상기 전류 퍼짐층(120)은 상기 제1 및 제2 전극(251, 253) 주변에서 전류 집중(current crowding)에 의해 반도체층이 손상되어 발광이 안되는 흑점 불량을 개선할 수 있다. 즉, 고전류(High current) 타입의 플립 칩 발광소자의 수율을 향상시킬 수 있다.
이를 위해 상기 전류 퍼짐층(120)은 제2 언도프트 반도체층(123)에 의해 이후에 성장되는 반도체층의 결정 결함을 개선함과 동시에 전류 퍼짐(current spreading)을 개선할 수 있다. 예컨대 상기 전류 퍼짐층(120)은 제1 도전형 제3 반도체층(121) 및 제2 언도프트 반도체층(123)을 포함할 수 있다. 예컨대 상기 전류 퍼짐층(120)은 nGaN/uGaN일 수 있다.
상기 전류 퍼짐층(120)은 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 10페어 이상 반복 적층될 수 있다. 예컨대 상기 전류 퍼집층(120)은 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 10페어 내지 30 페어 교번될 수 있으나, 이에 한정되는 것은 아니다. 상기 전류 퍼짐층(120)은 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 10페어 이상 교번되어 수평방향으로 전류 이동을 유도하므로 전류 퍼짐(current spreading) 효과를 개선할 수 있다. 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 10페어 미만일 경우, 전류 퍼짐 효과가 저하될 수 있고, 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)이 30페어 초과일 경우, 결정성이 저하될 수 있고, 터널링 저하에 의한 발광 효율이 저하될 수 있다.
상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)은 서로 같은 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 실시 예의 상기 제1 도전형 제3 반도체층(121)과 제2 언도프트 반도체층(123)의 두께는 10~20㎚일 수 있다. 실시 예의 상기 제1 도전형 제3 반도체층(121)의 두께가 20nm 이상일 경우, 제1 도전형 도펀트에 의해 전류 퍼짐층(120)의 결정성이 저하될 수 있다. 상기 제2 언도프트 반도체층(123)의 두께가 10㎚ 미만일 경우, 전류 퍼짐층(120)의 결정성이 저하될 수 있고, 전류 퍼짐 효과가 저하될 수 있다. 상기 제2 언도프트 반도체층(123)의 두께가 20㎚ 초과일 경우, 전류 퍼짐층(120)의 터널링이 어려워지므로 발광 효율이 저하될 수 있다.
다른 예로 상기 제2 언도프트 반도체층(123)의 두께는 상기 제1 도전형 제3 반도체층(121)보다 두꺼울 수 있다. 상기 제2 언도프트 반도체층(123)의 두께가 상대적으로 상기 제1 도전형 제3 반도체층(121)보다 두꺼울 경우, 제1 도전형 도펀트 예컨대 Si 에 의한 결정성 저하를 개선할 수 있다. 즉, 상기 제2 언도프트 반도체층(123)의 두께는 10~20㎚ 범위 내에서 상기 제1 도전형 제3 반도체층(121)보다 두꺼울 수 있다.
도 7은 또 다른 실시 예에 따른 발광소자를 도시한 단면도이다.
도 7에 도시된 바와 같이, 또 다른 실시 예에 따른 발광소자(300)는 전극들이 발광구조물(310) 상하에 각각 배치되는 수직 타입이다. 또 다른 실시 예는 발광구조물(310) 상에 배치된 제1 전극(350), 상기 발광구조물(310) 아래에 배치된 채널층(363), 제2 전극(370) 및 전류 차단층(360)을 포함할 수 있다.
상기 발광구조물(310)은 상부면에 광 추출 패턴(319)를 갖는 제1 도전형 반도체층(312), 상기 제1 도전형 반도체층(312) 아래에 배치된 전류 퍼짐층(320), 상기 전류 퍼짐층(320) 아래에 배치된 V-피트 생성층(330)과, V-피트(V-pit)을 포함하는 활성층(314)과, 상기 활성층(314) 위에 배치된 질화갈륨계열 초격자층(313) 및 상기 활성층 아래에 배치된 제2 도전형 반도체층(316)을 포함할 수 있다. 각 구성들의 상세한 설명은 도 1 내지 도 3의 일 실 시 예의 발광구조물의 기술적 특징을 채용할 수 있다.
상기 제1 전극(350)은 제1 도전형 반도체층(312) 상에 배치될 수 있다. 상기 제1 전극(350)은 상기 제1 도전형 반도체층(312)과 전기적으로 연결될 수 있고, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, Mo 물질 중에서 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
상기 전류 차단층(360)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있으며, 발광구조물(310)과 제2 전극(370) 사이에 적어도 하나가 형성될 수 있다.
상기 전류 차단층(360)은 상기 발광구조물(310) 위에 배치된 제1 전극(350)과 상기 발광구조물(310)의 두께 방향으로 대응되게 배치될 수 있다. 상기 전류 차단층(360)은 상기 제2 전극(370)으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 상기 제1 전극(350) 직하에 집중되는 전류 집중을 개선할 수 있다.
상기 채널층(363)은 상기 제2 도전형 반도체층(316)의 하면 둘레를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(363)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(363)의 내측부는 상기 제2 도전형 반도체층(316) 아래에 배치되고, 외측부는 상기 발광 구조물(310)의 측면보다 더 외측에 배치될 수 있다.
상기 제2 전극(370)은 컨택층(375), 반사층(377), 본딩층(379), 및 지지기판(373)을 포함할 수 있다.
상기 컨택층(375)은 캐리어 주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 상기 컨택층(375)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예컨대 상기 컨택층(375)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 반사층(377)은 상기 컨택층(375) 상에 위치할 수 있다. 상기 반사층(377)은 반사성이 우수하고, 전기적인 접촉이 우수한 물질로 형성될 수 있다. 예컨대 상기 반사층(377)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 상기 반사층(377)은 상기 금속 또는 합금과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 단층 또는 다층으로 형성할 수 있으며, 예컨대 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다.
상기 본딩층(379)은 상기 반사층(377) 아래에 배치될 수 있고, 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 지지 부재(373)는 상기 본딩층(379) 아래에 배치될 수 있고, 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(373)는 다른 예로서, 전도성 시트로 구현될 수 있다.
또 다른 실시 예는 정전 방전 특성을 개선하는 V-피트(V-pit)를 포함하는 고전류(High current) 타입의 수직타입 발광소자의 발광 효율 및 국부적인 영역의 전류 집중(current crowding)을 개선하는 전류 퍼짐층(320)을 포함할 수 있다. 또 다른 실시 예의 전류 퍼짐층(320)은 활성층(314)과 제1 도전형 반도체층(312) 사이에 배치될 수 있다. 상기 전류 퍼짐층(320)은 질화갈륨계열 초격자층(313) 또는 V-피트 생성층(330) 위에 배치될 수 있다. 상기 전류 퍼짐층(320)은 상기 제1 전극(350)의 주변 영역의 전류 집중(current crowding)에 의해 반도체층이 손상되어 발광이 안되는 흑점 불량을 개선할 수 있다. 즉, 또 다른 실시 예는 고전류(High current) 타입의 수직타입 발광소자의 수율을 향상시킬 수 있다.
이를 위해 상기 전류 퍼짐층(320)은 제1 도전형 제3 반도체층 및 제2 언도프트 반도체층이 10페어 이상 교번되어 이후에 성장되는 반도체층의 결정 결함을 개선함과 동시에 전류 퍼짐(current spreading)을 개선할 수 있다. 예컨대 상기 전류 퍼짐층(320)은 nGaN/uGaN일 수 있다.
상기 전류 퍼짐층(320)은 상기 제1 도전형 제3 반도체층과 제2 언도프트 반도체층이 10페어 이상 반복 적층될 수 있다. 예컨대 상기 전류 퍼집층(320)은 상기 제1 도전형 제3 반도체층과 제2 언도프트 반도체층이 10페어 내지 30 페어 교번될 수 있으나, 이에 한정되는 것은 아니다. 상기 전류 퍼짐층(320)은 상기 제1 도전형 제3 반도체층과 제2 언도프트 반도체층이 10페어 이상 교번되어 수평방향으로 전류 이동을 유도하므로 전류 퍼짐(current spreading) 효과를 개선할 수 있다. 상기 제1 도전형 제3 반도체층과 제2 언도프트 반도체층이 10페어 미만일 경우, 전류 퍼짐 효과가 저하될 수 있고, 상기 제1 도전형 제3 반도체층과 제2 언도프트 반도체층이 30페어 초과일 경우, 결정성이 저하될 수 있고, 터널링 저하에 의한 발광 효율이 저하될 수 있다.
상기 제1 도전형 제3 반도체층과 제2 언도프트 반도체층은 서로 같은 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 실시 예의 상기 제1 도전형 제3 반도체층과 제2 언도프트 반도체층의 두께는 10~20㎚일 수 있다. 실시 예의 상기 제1 도전형 제3 반도체층의 두께가 20nm 이상일 경우, 제1 도전형 도펀트에 의해 전류 퍼짐층(320)의 결정성이 저하될 수 있다. 상기 제2 언도프트 반도체층의 두께가 10㎚ 미만일 경우, 전류 퍼짐층(320)의 결정성이 저하될 수 있고, 전류 퍼짐 효과가 저하될 수 있다. 상기 제2 언도프트 반도체층의 두께가 20㎚ 초과일 경우, 전류 퍼짐층(320)의 터널링이 어려워지므로 발광 효율이 저하될 수 있다.
다른 예로 상기 제2 언도프트 반도체층의 두께는 상기 제1 도전형 제3 반도체층보다 두꺼울 수 있다. 상기 제2 언도프트 반도체층의 두께가 상대적으로 상기 제1 도전형 제3 반도체층보다 두꺼울 경우, 제1 도전형 도펀트 예컨대 Si 에 의한 결정성 저하를 개선할 수 있다. 즉, 상기 제2 언도프트 반도체층의 두께는 10~20㎚ 범위 내에서 상기 제1 도전형 제3 반도체층(121)보다 두꺼울 수 있다.
도 8은 실시 예에 따른 발광소자 패키지를 도시한 단면도이다.
도 8에 도시된 바와 같이, 실시 예에 따른 발광 소자 패키지(500)는 패키지 몸체부(505)와, 상기 패키지 몸체부(505)에 설치된 제1 리드전극(513) 및 제2 리드전극(514)과, 상기 패키지 몸체부(505)에 설치되어 상기 제1 리드전극(513) 및 제2 리드전극(514)과 전기적으로 연결되는 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(530)가 포함된다.
상기 제1 리드전극(513) 및 제2 리드전극(514)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제1 리드전극(513) 및 제2 리드전극(514)은 상기 발광소자(100)에서 발광된 빛을 반사시켜 광 효율을 증가시키는 기능을 포함할 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 기능을 포함 수도 있다.
상기 발광소자(100)는 상기 제1 리드전극(513) 또는 제2 리드전극(514)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
상기 발광소자(100)는 일 실시 예에 따른 발광소자일 수 있으나 이에 한정되지 않으며, 다른 실시 예에 따른 발광소자 또는 또 다른 실시 예에 따른 발광소자일 수도 있다.
상기 몰딩부재(530)에는 형광체(532)가 포함되어 백색광의 발광소자 패키지가 될 수 있으나 이에 한정되는 것은 아니다.
상기 몰딩부재(530)의 상면은 평평하거나 오목 또는 볼록하게 형성될 수 있으며 이에 한정하지 않는다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
120, 320: 전류 퍼짐층
121: 제1 도전형 제3 반도체층
123: 제2 언도프트 반도체층

Claims (11)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 V-피트를 갖는 활성층;
    상기 활성층 상에 제2 도전형 반도체층; 및
    상기 활성층과 상기 제1 도전형 반도체층 사이에 배치된 전류 퍼짐층을 포함하고,
    상기 전류 퍼짐층은 제1 도전형 제3 반도체층 및 언도프트 반도체층이 10페어 이상 교번된 발광소자.
  2. 제1 항에 있어서,
    상기 활성층 아래에 배치된 V-피트 생성층을 더 포함하고, 상기 전류 퍼짐층은 상기 V-피트 생성층 아래에 배치된 발광소자.
  3. 제1 항에 있어서,
    상기 전류 퍼짐층은 상기 제1 도전형 제2 반도체층 및 상기 언도프트 반도체층이 10페어 내지 30페어 교번된 발광소자.
  4. 제1 항에 있어서,
    상기 제1 도전형 제2 반도체층 및 상기 언도프트 반도체층은 서로 같은 두께를 갖는 발광소자.
  5. 제1 항에 있어서,
    상기 언도프트 반도체층은 상기 제1 도전형 제2 반도체층보다 두꺼운 두께를 갖는 발광소자.
  6. 제1 항에 있어서,
    상기 제1 도전형 제2 반도체층 및 상기 언도프트 반도체층의 두께는 10㎚ 내지 20㎚인 발광소자.
  7. 제2 항에 있어서,
    상기 활성층과 상기 V-피트 생성층 사이에 배치되고, 상기 V-피트를 갖는 질화갈륨계열 초격자층을 포함하는 발광소자.
  8. 제1 항에 있어서,
    상기 제1 도전형 반도체층와 전기적으로 연결된 제1 전극; 및
    상기 제2 도전형 반도체층와 전기적으로 연결된 제2 전극을 포함하는 발광소자.
  9. 제8 항에 있어서,
    상기 제1 및 제2 전극을 노출시키는 절연층;
    상기 절연층으로부터 노출된 상기 제1 전극 상에 배치된 제1 전극패드; 및
    상기 제2 전극 상에 배치된 제2 전극패드를 포함하는 발광소자.
  10. 제8 항에 있어서,
    상기 제1 전극은 상기 활성층 위에 배치되고, 상기 제2 전극은 상기 활성층 아래에 배치된 발광소자.
  11. 제1 항 내지 제10항 중 어느 하나의 항에 기재된 발광소자를 구비하는 발광소자 패키지.
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KR20210103263A (ko) 2020-02-13 2021-08-23 김형운 브러쉬의 무늬성형방법

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