KR102466291B1 - 발광소자 및 조명장치 - Google Patents

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Abstract

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
실시예에 따른 발광소자는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층 상에 활성층과, 상기 활성층 상에 초격자 AlGaN 계열층과, 상기 초격자 AlGaN 계열층 상에 벌크(bulk) AlGaN 계열층과, 상기 벌크 AlGaN 계열층 상에 제2 도전형 반도체층을 포함할 수 있다.
상기 초격자 AlGaN 계열층은 상기 활성층 상에 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)과 Alx2Ga1-x2N층(단, 0<x2<1)의 초격자 구조를 포함할 수 있다.

Description

발광소자 및 조명장치{LIGHT EMITTING DEVICE AND LIGHTING APPARATUS}
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이며, 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
종래기술에 의한 발광소자는 전극층이 에피층의 한쪽 방향에 배치되는 수평형 (Lateral Type) 발광소자와 전극층이 에피층의 저면과 상면에 배치되는 수직형(Vertical type) 발광소자가 있다.
종래기술에서 발광소자는 n형 반도체층에서 주입되는 전자와 p형 반도체층에서 주입되는 홀이 활성층의 양자우물에서 재결합(recombination)되고, 양자우물의 밴드갭 에너지에 해당하는 빛이 발광된다.
한편, 종래기술에 의하면, n형 반도체층에서 주입되는 전자가 활성층을 넘어 p형 반도체층 방향으로 오버플로우(over flow)됨에 따라 유효발광에 기여하지 못하는 전자(electron)을 차단하여 내부 발광효율을 향상시키고자 전자차단층이 채용되고 있다.
그런데, 이러한 전자차단층은 그 필요성에 불구하고, 전자차단층이 존재함에 따라 활성층이나 p형 반도체층과의 격자상수 차이에 의해 막질(Interface Quality)이 저하되어 전위(dislocation)가 발생함에 따라 ESD(정전기) 내성이 저하되거나 VF3(동작전압)이 증가하여 광출력(Po)이 저하되는 트레이드오프(trade off) 상황의 기술적 모순의 문제가 있다.
또한 종래기술에서 홀(Hole)과 같은 캐리어의 주입효율을 향상시키기 위해 전자차단층에 p형 도펀트를 주입하는데, 전자차단층이 p형 반도체층과 접함에 따라 전류확산(Current Spreading)이 미약하여 전류밀집(Current Crowding)이 발생하여 ESD 내성이 저하되거나 실질 발광영역이 줄어듦에 따라 광출력(Po)이 저하되는 기술적 모순의 문제가 있다.
실시예는 전자차단층을 채용하면서도 활성층이나 p형 반도체층과의 막질(Interface Quality)을 향상시켜 ESD(정전기) 내성을 향상시키고, VF3(동작전압)을 감소시켜 광출력(Po)을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 한다.
또한 실시예는 전자차단층과 p형 반도체층 간의 전류확산(Current Spreading)을 활성화 하여 ESD 수율을 향상시키고 실질 발광영역이 확장하여 광출력(Po)이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 한다.
실시예에 따른 발광소자는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층 상에 활성층과, 상기 활성층 상에 초격자 AlGaN 계열층과, 상기 초격자 AlGaN 계열층 상에 벌크(bulk) AlGaN 계열층과, 상기 벌크 AlGaN 계열층 상에 제2 도전형 반도체층을 포함할 수 있다.
상기 초격자 AlGaN 계열층은 상기 활성층 상에 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)과 Alx2Ga1 -x2N층(단, 0<x2<1)의 초격자 구조를 포함할 수 있다.
또한, 실시예에 따른 발광소자는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층 상에 활성층과, 상기 활성층 상에 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)과 Alx2Ga1-x2N층(단, 0<x2<1)의 초격자 AlGaN 계열층과, 상기 초격자 AlGaN 계열층 상에 벌크(bulk) AlGaN 계열층 및 상기 벌크 AlGaN 계열층 상에 제2 도전형 반도체층을 포함할 수 있다.
상기 제2 도전형 Alx1Ga1 -x1N층(118a)의 Al의 조성(x1)은 상기 제2 도전형 반도체층에서 상기 활성층의 방향으로 점차 증가하는 영역을 포함할 수 있다.
실시예에 따른 조명장치는 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.
실시예는 전자차단층을 채용하면서도 활성층이나 p형 반도체층과의 막질(Interface Quality)을 향상시켜 ESD(정전기) 내성을 향상시키고, VF3(동작전압)을 감소시켜 광출력(Po)을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.
예를 들어, 실시예에 의하면, 활성층과 제2 도전형 반도체층 사이에 초격자 AlGaN 계열층과 벌크(bulk) AlGaN 계열층을 유기적으로 배치함으로써 활성층과 제2 도전형 반도체층과의 막질(Interface Quality)을 향상시켜 ESD(정전기) 내성을 향상시키고, VF3(동작전압)을 감소시켜 광출력(Po)을 향상시킬 수 있다.
또한 실시예는 전자차단층과 p형 반도체층 간의 전류확산(Current Spreading)을 활성화 하여 ESD 수율을 향상시키고 실질 발광영역이 확장하여 광출력(Po)이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.
예를 들어, 실시예에 의하면, 활성층과 제2 도전형 반도체층 사이에 초격자 AlGaN 계열층과 벌크(bulk) AlGaN 계열층을 유기적으로 배치함과 아울러, 벌크(bulk) AlGaN 계열층(119)에는 의도적인 제2 도전형 도펀트의 주입은 진행되지 않되, 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)과 Alx2Ga1 -x2N층(단, 0<x2<1)의 초격자 구조를 포함함으로써 제2 도전형 반도체층과 사이에 전류확산(Current Spreading)을 활성화 하여 ESD 수율을 향상시키고 실질 발광영역이 확장하여 광출력(Po)이 향상된 발광소자 및 조명장치를 제공할 수 있다.
도 1은 실시예에 따른 발광소자의 단면도.
도 2는 제1 실시예에 따른 발광소자의 밴드 갭 다이어그램의 예시도.
도 3a와 도 3b는 실시예에 따른 발광소자와 비교예의 Mg 도핑프로파일의 비교도.
도 4는 실시예에 따른 발광소자와 비교예의 ESD 내성 데이터 비교도.
도 5는 제2 실시예에 따른 발광소자의 밴드 갭 다이어그램의 예시도.
도 6은 제3 실시예에 따른 발광소자의 밴드 갭 다이어그램의 예시도.
도 7 내지 도 9는 실시예에 따른 발광소자의 제조방법의 공정 단면도.
도 10은 실시예에 따른 발광소자 패키지의 단면도.
도 11은 실시예에 따른 조명 장치의 사시도.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시예가 이에 한정되는 것은 아니다.
(실시예)
도 1은 실시예에 따른 발광소자(100)의 단면도이며, 도 2는 제1 실시예에 따른 발광소자의 밴드 갭 다이어그램(101)의 예시도이다.
도 1은 수평형 발광소자의 단면도이나, 실시예가 이에 한정되는 것은 아니며 수직형 발광소자 등 다양한 구조의 발광소자에도 실시예는 적용이 가능하다.
도 1을 참조하면, 실시예에 따른 발광소자(100)는 기판(105), 버퍼층(113), 발광구조층(110), 초격자 AlGaN 계열층(118), 벌크(bulk) AlGaN 계열층(119), 전류확산층(130), 투광성 전극층(140), 패시베이션층(160), 제1 전극(151), 제2 전극(152) 중 적어도 하나 이상을 포함할 수 있다. 상기 벌크(bulk) AlGaN 계열층(119)은 초격자 층이 아닌 층을 의미할 수 있다.
상기 기판(105)에는 요철구조(P)가 형성되어 광추출 효율이 향상될 수 있으며, 상기 발광구조층(110)은 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116)을 포함할 수 있으나 이에 한정되는 것은 아니다.
도 2는 제1 실시예에 따른 발광소자의 밴드 갭 다이어그램(101)의 예시도이다.
실시예는 전자차단층을 채용하면서도 전자차단층과 활성층이나 p형 반도체층 간의 막질(Interface Quality)을 향상시켜 ESD(정전기) 내성을 향상시키고, VF3(동작전압)을 감소시켜 광출력(Po)을 향상시킬 수 있는 발광소자 및 조명장치를 제공하고자 함을 기술적 과제로 한다.
또한 실시예는 전자차단층과 p형 반도체층 간의 전류확산(Current Spreading)을 활성화 하여 ESD 수율을 향상시키고 실질 발광영역이 확장하여 광출력(Po)이 향상된 발광소자 및 조명장치를 제공함을 기술적 과제로 한다.
이러한 과제를 해결하기 위해, 실시예에 따른 발광소자(100)는 활성층(114) 상에 초격자 AlGaN 계열층(118)과, 상기 초격자 AlGaN 계열층(118) 상에 벌크(bulk) AlGaN 계열층(119)과, 상기 벌크 AlGaN 계열층(119) 상에 제2 도전형 반도체층(116)을 포함할 수 있다.
상기 활성층(114)은 양자우물(114W)과 양자벽(114B)을 포함할 수 있으며, 상기 초격자 AlGaN 계열층(118)은 상기 활성층(114) 상에 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)과 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)의 초격자 구조를 포함할 수 있다.
종래기술에서 전자차단층을 채용함에 따라 오버플로우(over flow)되는 전자를 차단하여 발광에 기여하는 발광 재결합 전자(recombination electron)의 비율을 증대시킬 수는 있으나, 전자차단층이 존재함에 따라 전자차단층과 활성층이나 p형 반도체층간의 격자상수 차이에 의해 막질(Interface Quality)이 저하되어 전위(dislocation)가 발생함에 따라 ESD(정전기) 내성이 저하되거나 VF3(동작전압)이 증가하여 광출력(Po)이 저하되는 기술적 모순이 있었다.
실시예에 의하면, 활성층(114)과 제2 도전형 반도체층(116) 사이에 초격자 AlGaN 계열층(118)과 벌크(bulk) AlGaN 계열층(119)을 유기적으로 배치함으로써, 초격자 AlGaN 계열층(118)과 활성층(114) 또는 벌크(bulk) AlGaN 계열층(119)과 제2 도전형 반도체층(116)간의 막질(Interface Quality)을 향상시켜 ESD 내성을 향상시키고, VF3을 감소시켜 광출력(Po)을 향상시킬 수 있다.
또한 실시예에서 상기 초격자 AlGaN 계열층(118)의 두께(T1)는 상기 벌크 AlGaN 계열층(119)의 두께(T2)보다 클 수 있다. 예를 들어, 상기 초격자 AlGaN 계열층(118)의 두께(T1)는 약 15nm 내지 25 nm일 수 있으며, 상기 벌크 AlGaN 계열층(119)의 두께(T2)는 약 8nm 내지 14nm로 설정됨에 따라 VF3를 개선하면서도 전류확산(Current spreading) 효과가 향상될 수 있다.
상기 벌크 AlGaN 계열층(119)의 두께(T2)가 14nm를 초과하는 경우 VF3가 증가할 우려가 있으며, 그 하한인 8nm 미만인 경우 전류확산(Current spreading) 효과가 낮아질 수 있다. 상기 초격자 AlGaN 계열층(118)의 두께(T1)가 15nm 미만인 경우 상기 벌크 AlGaN 계열층(119)의 두께(T2)보다 얇아질 수 있어 캐리어 주입효율이 저하될 수 있고, 25 nm 초과인 경우 막질이 저하될 수 있다.
상기 초격자 AlGaN 계열층(118)은 상기 활성층(114) 상에 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)과 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)의 초격자 구조를 포함할 수 있으며, 상기 제2 도전형 Alx1Ga1 -x1N층(118a)의 Al의 조성(x1)은 상기 Alx2Ga1 -x2N층(118b)의 Al의 조성(x2)보다 클 수 있다. 예를 들어, 상기 제2 도전형 Alx1Ga1 -x1N층(118a)의 Al의 조성(x1)은 17% 내지 20%일 수 있으며, 17% 미만의 경우 전자차단의 기능이 미약할 수 있고, 20% 초과의 경우 막질저하로 VF3가 상승될 수 있다.
상기 Alx2Ga1 -x2N층(118b)의 Al의 조성(x2)은 5% 내지 8%일 수 있으며, 5% 미만의 경우 홀의 주입효율이 저하될 수 있고, 8% 초과의 경우 제2 도전형 Alx1Ga1 -x1N층(118a)의 Al의 조성과 차이가 적어 초격자층의 효과가 미약할 수 있다.
도 3a은 실시예에 따른 발광소자(E)와 비교예(R)의 Mg 도핑프로파일의 비교도이고, 도 3b는 도 3a의 A 영역의 확대도이다. A 영역은 실시예의 벌크(bulk) AlGaN 계열층(119) 영역의 Mg 도핑프로파일을 나타낸다.
실시예에서 초격자 AlGaN 계열층(118)은 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)과 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)의 초격자 구조를 포함할 수 있고, 상기 벌크(bulk) AlGaN 계열층(119)에는 의도적인 제2 도전형 도펀트의 주입은 진행되지 않을 수 있으나, 제2 도전형 반도체층(116)에서의 인터디퓨젼(inter diffusion)에 의해 상기 벌크(bulk) AlGaN 계열층(119)에 제2 도전형 도펀트가 존재할 수는 있다.
도 3a와 도 3b에 의하면, 실시예에 따른 발광소자(E)의 벌크 AlGaN 계열층(119)에서의 Mg농도가 비교예(R)에 비해 낮아졌음이 확인된다.
또한 상기 초격자 AlGaN 계열층(118)의 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)에도 의도적인 제2 도전형 도펀트의 주입은 진행되지 않을 수 있으나, 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)에서의 인터디퓨젼(inter diffusion)에 의해 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)에 제2 도전형 도펀트가 존재할 수는 있다.
실시예에서 상기 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)에서 제2 도전형 도펀트의 도핑농도는 9X1019 내지 2X1020 (atoms/cm3) 범위일 수 있으며, 농도가 하한 미만일 때는 VF3가 상승할 우려가 있으며, 상한을 초과하는 경우 막질이 저하될 수 있다.
종래기술에서 홀(Hole)의 주입효율을 향상시키기 위해 전자차단층에 p형 도펀트를 주입하는데, 전자차단층이 p형 반도체층과 접함에 따라 전류확산(Current Spreading)이 미약하여 전류밀집(Current Crowding)이 발생하여 ESD 내성이 저하되거나 실질 발광영역이 줄어듦에 따라 광출력(Po)이 저하되는 기술적 모순이 있다.
실시예에 의하면, 벌크(bulk) AlGaN 계열층(119)에는 의도적인 제2 도전형 도펀트의 주입은 진행되지 않음과 아울러, 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)과 Alx2Ga1-x2N층(단, 0<x2<1)(118b)의 초격자 구조를 포함함으로써 벌크(bulk) AlGaN 계열층(119)과 제2 도전형 반도체층(116)과 사이에 전류확산(Current Spreading)을 활성화 하여 ESD 수율을 향상시키고 실질 발광영역이 확장하여 광출력(Po)이 향상된 발광소자 및 조명장치를 제공할 수 있다.
도 4는 실시예에 따른 발광소자와 비교예의 ESD 내성 데이터 비교도이다.
도 4는 ESD 인가 전압(Voltage)에 따라(X축), 실시예에 따른 발광소자의 ESD 내성 데이터(E)는 비교예의 ESD 내성 데이터(R)에 비해 현저히 향상된 결과를 나타내었고, 약 8% ESD 수율 향상을 가져왔다.
또한 아래 표 1은 실시예와 비교예의 발광소자의 기술적 특성 비교표이다.
Recipe VF1(V) VF3(V) Po(mW) ESD(%)
비교예 2.33 2.845 31.8 87.4
실시예 2.35 2.842 32.3 95.1
실시예에 의하면 비교예에 비해, VF1는 약 0.02V 개선되었고, VF3는 0.03V 개선되었으며, 광출력(Po)은 약 1.6% 상승효과가 있었고, ESD 수율은 약 8% 상승하였다.
도 5는 제2 실시예에 따른 발광소자의 밴드 갭 다이어그램(102)의 예시도이다.
제2 실시예는 제1 실시예의 기술적인 특징을 채용할 수 있다.
예를 들어, 제2 실시예에 따른 발광소자는 제1 도전형 반도체층(112)과, 상기 제1 도전형 반도체층(112) 상에 활성층(114)과, 상기 활성층(114) 상에 초격자 AlGaN 계열층(118)과, 상기 초격자 AlGaN 계열층(118) 상에 벌크(bulk) AlGaN 계열층(119)과, 상기 벌크 AlGaN 계열층(119) 상에 제2 도전형 반도체층(116)을 포함할 수 있다.
상기 초격자 AlGaN 계열층(118)은 상기 활성층(114) 상에 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)과 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)의 초격자 구조를 포함할 수 있다.
이하 제2 실시예의 주된 특징을 중심으로 설명하기로 한다.
제2 실시예에서 상기 제2 도전형 Alx1Ga1 -x1N층(118a)의 Al의 조성(x1)은 상기 제2 도전형 반도체층(116)에서 상기 활성층(114)의 방향으로 점차 증가하는 영역을 포함할 수 있다.
예를 들어, 상기 제2 도전형 Alx1Ga1 -x1N층(118a)은 상기 활성층(114)과 상기 벌크 AlGaN 계열층(119) 사이에 제2 도전형 제1 Alp1Ga1 - p1N층(118a1), 제2 도전형 제2 Alp2Ga1-p2N층(118a2), 제2 도전형 제3 Alp3Ga1 - p3N층(118a3)을 포함할 수 있다.
이때, 상기 2 도전형 제2 Alp2Ga1 - p2N층(118a2)의 Al의 농도(p2)는 상기 제2 도전형 제1 Alp1Ga1 - p1N층(118a1)의 Al의 농도(p1)보다 높을 수 있다. 또는 상기 2 도전형 제2 Alp2Ga1 - p2N층(118a2)의 Al의 농도(p2)는 상기 제2 도전형 제3 Alp3Ga1 - p3N층(118a3)의 Al의 농도(p3)에 비해 높을 수 있다.
이에 따라, 실시예에 의하면, 활성층(114)과 제2 도전형 Alx1Ga1 -x1N층(118a) 사이의 격자상수 차이를 점차 늘려감으로써 상호간의 막질(Interface Quality)을 향상시켜 ESD 내성을 향상시키고, VF3을 감소시켜 광출력(Po)을 향상시킬 수 있다.
또한 실시예에 의하면, 제2 도전형 반도체층(116)과 제2 도전형 Alx1Ga1 -x1N층(118a) 사이의 막질(Interface Quality)을 향상시켜 ESD 내성을 향상시키고, VF3을 감소시켜 광출력(Po)을 향상시킬 수 있다.
도 6은 제3 실시예에 따른 발광소자의 밴드 갭 다이어그램(103)의 예시도이다.
제3 실시예는 제1 실시예 또는 제2 실시예의 기술적인 특징을 채용할 수 있으며, 이하 제3 실시예의 주된 특징을 중심으로 기술하기로 한다.
제3 실시예에서 상기 벌크(bulk) AlGaN 계열층(119P)의 Al의 조성은 상기 제2 도전형 반도체층(116)에서 상기 활성층(114)의 방향으로 점차 증가하는 영역을 포함할 수 있다.
실시예에 의하면, 제2 도전형 반도체층(116)과 벌크(bulk) AlGaN 계열층(119)의 사이에서 Al의 조성차이를 점차 늘려감으로써 양자의 격자상추 차이를 완화함으로써 상호간의 막질(Interface Quality)을 향상시켜 ESD 내성을 향상시키고, VF3을 감소시켜 광출력(Po)을 향상시킬 수 있다.
또한 실시예에 의하면, 제2 실시예와 제3 실시예의 유기적 결합에 의해 격자상추 차이에 따른 스트레인을 최소화하여 막질(Interface Quality)을 향상시켜 ESD 내성을 향상시키고, VF3을 감소시켜 광출력(Po)을 향상시킬 수 있다.
실시예는 전자차단층을 채용하면서도 활성층이나 p형 반도체층과의 막질(Interface Quality)을 향상시켜 ESD(정전기) 내성을 향상시키고, VF3(동작전압)을 감소시켜 광출력(Po)을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.
또한 실시예는 전자차단층과 p형 반도체층 간의 전류확산(Current Spreading)을 활성화 하여 ESD 수율을 향상시키고 실질 발광영역이 확장하여 광출력(Po)이 향상된 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.
이하, 도 7 내지 도 9을 참조하여 실시예에 따른 발광소자의 제조방법을 설명하기로 한다.
먼저, 도 7과 같이 기판(105)이 준비될 수 있다. 상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일수 있다.
예를 들어, 상기 기판(105)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, 및 Ga203 중 적어도 하나가 사용될 수 있다. 상기 기판(105) 위에는 요철 구조(P)가 형성되어 광추출 효율을 향상시킬 수 있으나, 요철 구조(P)가 필수적인 구성은 아니다. 상기 기판(105)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
상기 기판(105) 위에는 버퍼층(113이 형성될 수 있다. 상기 버퍼층(113)은 이후 형성되는 발광구조층(110)와 상기 기판(105)간의 격자 부정합을 완화시켜 줄 수 있다.
상기 버퍼층(113)은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 버퍼층(113) 위에는 언도프드(undoped) 반도체층(미도시)이 형성될 수 있으며, 이에 대해 한정되지는 않는다.
이후, 상기 기판(105) 또는 상기 버퍼층(113) 상에 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하는 발광구조층(110)이 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 반도체 화합물, 예를 들어 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제1 도전형 반도체층(112)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전형 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 제1 도전형 반도체층(112) 상에 활성층(114)이 형성될 수 있다.
상기 활성층(114)은 제1 도전형 반도체층(112)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(114)은 단일 양자우물 구조, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
상기 활성층(114)은 양자우물(114W)/양자벽(114B) 구조를 포함할 수 있다. 예를 들어, 상기 활성층(114)은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaP/AlGaP, GaP/AlGaP중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
이하, 도 2 내지 도 6을 참조하여 실시예에 따른 기술적인 특징을 상술하기로 한다.
도 2를 참조하면, 실시예에 따른 발광소자(100)는 활성층(114) 상에 초격자 AlGaN 계열층(118)과, 상기 초격자 AlGaN 계열층(118) 상에 벌크(bulk) AlGaN 계열층(119)과, 상기 벌크 AlGaN 계열층(119) 상에 제2 도전형 반도체층(116)이 형성될 수 있다ㅏ.
상기 초격자 AlGaN 계열층(118)은 상기 활성층(114) 상에 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)과 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)의 초격자 구조를 포함하여 형성될 수 있다.
실시예에 의하면, 활성층(114)과 제2 도전형 반도체층(116) 사이에 초격자 AlGaN 계열층(118)과 벌크(bulk) AlGaN 계열층(119)을 유기적으로 배치함으로써, 초격자 AlGaN 계열층(118)과 활성층(114) 또는 벌크(bulk) AlGaN 계열층(119)과 제2 도전형 반도체층(116)간의 막질(Interface Quality)을 향상시켜 ESD 내성을 향상시키고, VF3을 감소시켜 광출력(Po)을 향상시킬 수 있다.
또한 실시예에서 상기 초격자 AlGaN 계열층(118)의 두께(T1)는 상기 벌크 AlGaN 계열층(119)의 두께(T2)보다 클 수 있다. 예를 들어, 상기 초격자 AlGaN 계열층(118)의 두께(T1)는 약 15nm 내지 25 nm일 수 있으며, 상기 벌크 AlGaN 계열층(119)의 두께(T2)는 약 8nm 내지 14nm로 설정됨에 따라 VF3를 개선하면서도 전류확산(Current spreading) 효과가 향상될 수 있다.
상기 벌크 AlGaN 계열층(119)의 두께(T2)가 14nm를 초과하는 경우 VF3가 증가할 우려가 있으며, 그 하한인 8nm 미만인 경우 전류확산(Current spreading) 효과가 낮아질 수 있다. 상기 초격자 AlGaN 계열층(118)의 두께(T1)가 15nm 미만인 경우 상기 벌크 AlGaN 계열층(119)의 두께(T2)보다 얇아질 수 있어 캐리어 주입효율이 저하될 수 있고, 25 nm 초과인 경우 막질이 저하될 수 있다.
실시예에서 상기 초격자 AlGaN 계열층(118)은 상기 활성층(114) 상에 제2 도전형 Alx1Ga1-x1N층(단, 0<x1<1)(118a)과 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)의 초격자 구조를 포함할 수 있으며, 상기 제2 도전형 Alx1Ga1 -x1N층(118a)의 Al의 조성(x1)은 상기 Alx2Ga1-x2N층(118b)의 Al의 조성(x2)보다 클 수 있다.
예를 들어, 상기 제2 도전형 Alx1Ga1 -x1N층(118a)의 Al의 조성(x1)은 17% 내지 20%일 수 있으며, 17% 미만의 경우 전자차단의 기능이 미약할 수 있고, 20% 초과의 경우 막질저하로 VF3가 상승될 수 있다.
상기 Alx2Ga1 -x2N층(118b)의 Al의 조성(x2)은 5% 내지 8%일 수 있으며, 5% 미만의 경우 홀의 주입효율이 저하될 수 있고, 8% 초과의 경우 제2 도전형 Alx1Ga1 -x1N층(118a)의 Al의 조성과 차이가 적어 초격자층의 효과가 미약할 수 있다.
실시예에서 초격자 AlGaN 계열층(118)은 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)과 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)의 초격자 구조를 포함할 수 있고, 상기 벌크(bulk) AlGaN 계열층(119)에는 의도적인 제2 도전형 도펀트의 주입은 진행되지 않을 수 있으나, 제2 도전형 반도체층(116)에서의 인터디퓨젼(inter diffusion)에 의해 상기 벌크(bulk) AlGaN 계열층(119)에 제2 도전형 도펀트가 존재할 수는 있다.
또한 상기 초격자 AlGaN 계열층(118)의 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)에도 의도적인 제2 도전형 도펀트의 주입은 진행되지 않을 수 있으나, 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)에서의 인터디퓨젼(inter diffusion)에 의해 Alx2Ga1 -x2N층(단, 0<x2<1)(118b)에 제2 도전형 도펀트가 존재할 수는 있다.
실시예에서 상기 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)에서 제2 도전형 도펀트의 도핑농도는 9X1019 내지 2X1020 (atoms/cm3) 범위일 수 있으며, 농도가 하한 미만일 때는 VF3가 상승할 우려가 있으며, 상한을 초과하는 경우 막질이 저하될 수 있다.
실시예에 의하면, 벌크(bulk) AlGaN 계열층(119)에는 의도적인 제2 도전형 도펀트의 주입은 진행되지 않음과 아울러, 제2 도전형 Alx1Ga1 -x1N층(단, 0<x1<1)(118a)과 Alx2Ga1-x2N층(단, 0<x2<1)(118b)의 초격자 구조를 포함함으로써 벌크(bulk) AlGaN 계열층(119)과 제2 도전형 반도체층(116)과 사이에 전류확산(Current Spreading)을 활성화 하여 ESD 수율을 향상시키고 실질 발광영역이 확장하여 광출력(Po)이 향상된 발광소자 및 조명장치를 제공할 수 있다.
다름으로, 도 5를 참조하면, 제2 실시예에서 상기 제2 도전형 Alx1Ga1 -x1N층(118a)의 Al의 조성(x1)은 상기 제2 도전형 반도체층(116)에서 상기 활성층(114)의 방향으로 점차 증가하는 영역을 포함할 수 있다.
예를 들어, 상기 제2 도전형 Alx1Ga1 -x1N층(118a)은 상기 활성층(114)과 상기 벌크 AlGaN 계열층(119) 사이에 제2 도전형 제1 Alp1Ga1 - p1N층(118a1), 제2 도전형 제2 Alp2Ga1-p2N층(118a2), 제2 도전형 제3 Alp3Ga1 - p3N층(118a3)을 포함할 수 있다.
이때, 상기 2 도전형 제2 Alp2Ga1 - p2N층(118a2)의 Al의 농도(p2)는 상기 제2 도전형 제1 Alp1Ga1 - p1N층(118a1)의 Al의 농도(p1)보다 높을 수 있다. 또는 상기 2 도전형 제2 Alp2Ga1 - p2N층(118a2)의 Al의 농도(p2)는 상기 제2 도전형 제3 Alp3Ga1 - p3N층(118a3)의 Al의 농도(p3)에 비해 높을 수 있다.
이에 따라, 실시예에 의하면, 활성층(114)과 제2 도전형 Alx1Ga1 -x1N층(118a) 사이의 격자상수 차이를 점차 늘려감으로써 상호간의 막질(Interface Quality)을 향상시켜 ESD 내성을 향상시키고, VF3을 감소시켜 광출력(Po)을 향상시킬 수 있다.
또한 실시예에 의하면, 제2 도전형 반도체층(116)과 제2 도전형 Alx1Ga1 -x1N층(118a) 사이의 막질(Interface Quality)을 향상시켜 ESD 내성을 향상시키고, VF3을 감소시켜 광출력(Po)을 향상시킬 수 있다.
또한 도 6을 참조하면, 제3 실시예에서 상기 벌크(bulk) AlGaN 계열층(119P)의 Al의 조성은 상기 제2 도전형 반도체층(116)에서 상기 활성층(114)의 방향으로 점차 증가하는 영역을 포함할 수 있다.
실시예에 의하면, 제2 도전형 반도체층(116)과 벌크(bulk) AlGaN 계열층(119)의 사이에서 Al의 조성차이를 점차 늘려감으로써 양자의 격자상추 차이를 완화함으로써 상호간의 막질(Interface Quality)을 향상시켜 ESD 내성을 향상시키고, VF3을 감소시켜 광출력(Po)을 향상시킬 수 있다.
다시 도 7을 기준으로 설명하면, 벌크(bulk) AlGaN 계열층(119) 상에 제2 도전형 반도체층(116)이 형성될 수 있다.
상기 제2 도전형 반도체층(116)은 반도체 화합물로 형성될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(116)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑된 3-족-5족 화합물 반도체 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2 도전형 반도체층(116)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에서 상기 제1 도전형 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다. 또한 상기 제2 도전형 반도체층(116) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조층(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
다음으로 도 8과 같이, 제1 도전형 반도체층(112)이 일부 노출되도록 그 상측에 배치된 구성을 일부 제거할 수 있다. 이러한 공정은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다.
이후, 제2 전극(152)이 형성될 위치에 전류차단층(130)이 형성될 수 있다.
상기 전류차단층(130)은 비도전형 영역, 제1 도전형 이온주입층, 제1 도전형 확산층, 절연물, 비정질 영역 등을 포함하여 형성할 수 있다.
다음으로, 전류차단층(130)이 형성된 제2 도전형 반도체층(116) 상에 투광성 전극층(140)이 형성될 수 있다. 상기 투광성 전극층(140)은 오믹층을 포함할 수 있으며, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다.
예를 들어, 상기 투광성 전극층(140)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예를 들어, 상기 투광성 전극층(140)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
이후, 발광구조층(110) 측면 및 투광성 전극층(140)의 일부에 절연층 등으로 패시베이션층(160)이 형성될 수 있다. 상기 패시베이션층(160)은 제1 전극(151)이 형성될 영역은 노출할 수 있다.
다음으로, 도 9와 같이 상기 전류차단층(130)과 중첩되도록 상기 투광성 전극층(140) 상에 제2 전극(152)을 형성하고, 노출된 제1 도전형 제1 반도체층(112) 상에 제1 전극(151)을 형성하여 실시예에 따른 발광소자를 제조할 수 있다.
상기 제1 전극(151) 또는 제2 전극(152)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나로 형성될 수도 있으나 이에 한정되는 것은 아니다.
실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
예를 들어, 도 10은 실시예에 따른 발광소자가 설치된 발광소자 패키지(200)를 설명하는 도면이다.
실시예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 상기 패키지 몸체부(205)에 설치된 제3 전극층(213) 및 제4 전극층(214)과, 상기 패키지 몸체부(205)에 설치되어 상기 제3 전극층(213) 및 제4 전극층(214)과 전기적으로 연결되는 발광소자(100)와, 형광체(232)를 구비하여 상기 발광 소자(100)를 포위하는 몰딩부재(230)를 포함할 수 있다.
상기 제3 전극층(213) 및 제4 전극층(214)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(213) 및 제4 전극층(214)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 제3 전극층(213) 및/또는 제4 전극층(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
예를 들어, 도 11은 실시예에 따른 조명시스템의 분해 사시도이다.
실시예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 또는 발광소자 패키지를 포함할 수 있다.
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
기판(105), 버퍼층(113), 발광구조층(110),
제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116),
초격자 AlGaN 계열층(118), 벌크(bulk) AlGaN 계열층(119),
전류확산층(130), 투광성 전극층(140), 패시베이션층(160),
제1 전극(151), 제2 전극(152)

Claims (13)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되는 활성층;
    상기 활성층 상에 배치되는 초격자 AlGaN 계열층;
    상기 초격자 AlGaN 계열층 상에 배치되는 벌크(bulk) AlGaN 계열층;
    상기 벌크 AlGaN 계열층 상에 배치되는 제2 도전형 반도체층;을 포함하고,
    상기 초격자 AlGaN 계열층은,
    상기 활성층 상에 제2 도전형 Alx1Ga1-x1N층(단, 0<x1<1)과 Alx2Ga1-x2N층(단, 0<x2<1)의 초격자 구조를 포함하고,
    상기 초격자 AlGaN 계열층의 두께는 상기 벌크 AlGaN 계열층의 두께보다 두껍고,
    상기 제2 도전형 Alx1Ga1-x1N층의 Al의 조성(x1)은 상기 Alx2Ga1-x2N층의 Al의 조성(x2)보다 크고,
    상기 제2 도전형 Alx1Ga1-x1N층의 두께는 상기 Alx2Ga1-x2N층의 두께보다 두꺼운 발광소자.
  2. 제1 항에 있어서,
    상기 Alx2Ga1-x2N층의 에너지 밴드갭은 상기 제2 도전형 Alx1Ga1-x1N층의 에너지 밴드갭보다 작고, 상기 활성층의 양자벽의 에너지 밴드갭과 동일한 발광소자.
  3. 제1 항에 있어서,
    상기 제2 도전형 Alx1Ga1-x1N층의 에너지 밴드갭은 상기 제2 도전형 반도체층의 에너지 밴드갭보다 크고, 상기 벌크 AlGaN 계열층의 에너지 밴드갭과 동일한 발광소자.
  4. 삭제
  5. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되는 활성층;
    상기 활성층 상에 배치되는 초격자 AlGaN 계열층;
    상기 초격자 AlGaN 계열층 상에 배치되는 벌크(bulk) AlGaN 계열층;
    상기 벌크 AlGaN 계열층 상에 배치되는 제2 도전형 반도체층;을 포함하고,
    상기 초격자 AlGaN 계열층은,
    상기 활성층 상에 배치되는 제2 도전형 제1 Alp1Ga1-p1N층, 제2 도전형 제1 Alp1Ga1-p1N층 상에 배치되는 제2 도전형 제2 Alp2Ga1-p2N층, 상기 제2 도전형 제2 Alp2Ga1-p2N층 상에 배치되는 제2 도전형 제3 Alp3Ga1- p3N층의 초격자 구조를 포함하고,
    상기 제2 도전형 제2 Alp2Ga1-p2N층의 Al 농도(p2)는 상기 제2 도전형 제1 Alp1Ga1-p1N층의 Al 농도(p1), 상기 제2 도전형 제3 Alp3Ga1-p3N층의 Al 농도(p3)보다 높으며,
    상기 초격자 AlGaN 계열층의 두께는 상기 벌크 AlGaN 계열층의 두께보다 더 두꺼운 발광소자.
  6. 제1 항에 있어서,
    상기 초격자 AlGaN 계열층의 두께는 15nm 내지 25 nm이며, 상기 벌크 AlGaN 계열층의 두께는 8nm 내지 14 nm인 발광소자.
  7. 제5 항에 있어서,
    상기 초격자 AlGaN 계열층의 두께는 15nm 내지 25 nm이며, 상기 벌크 AlGaN 계열층의 두께는 8nm 내지 14 nm인 발광소자.
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