KR102485465B1 - 발광소자 및 조명장치 - Google Patents

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KR102485465B1 KR1020150169899A KR20150169899A KR102485465B1 KR 102485465 B1 KR102485465 B1 KR 102485465B1 KR 1020150169899 A KR1020150169899 A KR 1020150169899A KR 20150169899 A KR20150169899 A KR 20150169899A KR 102485465 B1 KR102485465 B1 KR 102485465B1
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Abstract

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
실시예에 따른 발광소자는 저면에서 상면 방향으로 형성된 복수의 리세스(R)에 의해 상호 이격된 복수의 방열기둥(pillar)(100P)을 구비하는 기판(100); 상기 기판(100) 상면에 제1 도전형 반도체층(112), 상기 제1 도전형 반도체층(112) 상에 활성층(114), 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함하는 발광구조체(110); 상기 제2 도전형 반도체층 및 상기 활성층이 일부 제거된 제1 영역(M2)에 의해 노출되는 상기 제1 도전형 반도체층(112) 상면 상에 배치되는 제1 전극(131); 상기 제2 도전형 반도체층(116) 상에 배치되는 제2 전극(132); 및 상기 기판의 방열기둥(100P) 상에 배치된 방열층(100H);을 포함할 수 있다.

Description

발광소자 및 조명장치{LIGHT EMITTING DEVICE AND LIGHTING APPARATUS}
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
발광소자(Light Emitting Device: LED)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드를 주기율표상에서 3족-5족의 원소 또는 2족-6족 원소가 화합되어 생성될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
예를 들어, 질화물 반도체는 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
한편 종래 LED 기술에서 고출력 조명용 LED 소자로 갈 수록 LED 소자 내부에 열적 불안성에 기인한 열적 리키지 전류(Thermal Leakage Current) 증가와 이에 따른 광효율 저하가 문제로 대두된다.
도 1은 종래 기술에 따른 발광소자의 단면도이다.
종래 기술의 발광소자는 사파이어 기판(10) 상에 n형 반도체층(22), 활성층(24), p형 반도체층(26)을 포함한 에피층(20)이 순차적으로 적층되며, n형 반도체층(22) 상에 n 컨택(31), p형 반도체층(26) 상에 p 컨택(32)이 배치된다.
도 2는 종래 기술에 따른 발광소자의 발광패턴(Emission Pattern) 분석 사진이다.
종래기술에 의하면 열 전도도(Thermal Conductivity)가 낮은 사파이어 기판(10) 상에 MOCVD 등을 통해 LED 에피층(20)을 형성함에 따라 기판(10)을 통한 방열 효율이 낮은 문제점이 있다.
또한 종래기술에서 LED 칩은 n 컨택(31)과 p 컨택(32)을 통해 캐리어(Carrier)를 활성층(24)으로 주입(Injection) 할 때, 높은 기생 저항(High Parasitic Resistance)을 갖는 n형 반도체층(22)과 p형 반도체층(26)의 영향으로 해당 전류 통로(Current Path) 상에서 전압 강하(Voltage Drop)가 발생하고, 오거 재결합(Auger Recombination)과 같은 비 발광 재결합이 발생하는 밴드 전환(Band Transition) 영향으로 발광 효율이 저하되는 문제가 있다.
또한 종래기술에 의하면, LED 칩의 메사(Mesa) 영역인 p형 반도체층(26)과 n형 반도체층(22)의 경계(Boundary) 부분(M1)에 전류집중(Current Crowding) 심화되어 과열이 발생하며, 이 때문에 LED 칩의 메사(Mesa) 영역(M1)에 열적 안정성이 저하되어 전체적으로 발광소자의 전기적인 특성이나 발광효율이 저하되는 문제가 있다.
실시예는 방열 효율이 우수한 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 한다.
또한 실시예는 열적 안정성 도모하여 발광소자의 광특성을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공하고자 한다.
실시예에 따른 발광소자는 저면에서 상면 방향으로 형성된 복수의 리세스(R)에 의해 상호 이격된 복수의 방열기둥(pillar)(100P)을 구비하는 기판(100); 상기 기판(100) 상면에 제1 도전형 반도체층(112), 상기 제1 도전형 반도체층(112) 상에 활성층(114), 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함하는 발광구조체(110); 상기 제2 도전형 반도체층 및 상기 활성층이 일부 제거된 제1 영역(M2)에 의해 노출되는 상기 제1 도전형 반도체층(112) 상면 상에 배치되는 제1 전극(131); 상기 제2 도전형 반도체층(116) 상에 배치되는 제2 전극(132); 및 상기 기판의 방열기둥(100P) 상에 배치된 방열층(100H);을 포함할 수 있다.
실시예에 따른 발광소자는 저면에서 상면 방향으로 형성된 복수의 리세스(R)에 의해 상호 이격된 복수의 방열기둥(pillar)(100P)을 구비하는 기판(100); 상기 기판(100) 상면에 제1 도전형 반도체층(112), 상기 제1 도전형 반도체층(112) 상에 활성층(114), 및 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함하는 발광구조체(110); 상기 제2 도전형 반도체층 및 상기 활성층이 일부 제거된 제1 영역(M2)에 의해 노출되는 상기 제1 도전형 반도체층(112) 상면 상에 배치되는 제1 전극(131); 및 상기 기판의 방열기둥(100P) 상에 배치된 방열층(100H);을 포함하며, 상기 기판의 리세스(R)는, 상기 제1 영역(M2)과 오버랩 되는 제1 리세스(R1) 및 상기 제1 영역(M2)과 오버랩 되지 않는 제2 리세스(R2)를 포함할 수 있고, 상기 제1 리세스(R1)의 수평 폭은 상기 제2 리세스(R2)의 수평 폭과 다를 수 있다.
실시예에 따른 조명장치는 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.
실시예는 열전도성이 높은 기판을 채용하며, 기판 저면에 복수의 리세스를 구비함으로써 기판을 기둥 형태로 가공함과 아울러 높은 열전도성 방열층을 기둥 상에 형성하여 LED 칩의 내부에 국부적으로 정체되어있는 열을 효율적으로 방출시킴으로써 방열 효율이 우수한 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공할 수 있다.
또한 실시예는 상기 구조에 의해 LED 칩 내부의 전류 통로(Current Path) 상에 열적 안정성을 도모하여 열적 리키지 커런트(Thermal Leakage Current)를 감소시킬 수 있다.
또한 실시예는 전류집중(Current Crowding) 이슈가 발생하는 LED 칩의 메사(Mesa) 영역에 방열 기둥과 방열층을 집중 배치하여 소자 열적 안정성 도모하여 발광소자의 광특성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 발광소자의 단면도.
도 2는 종래 기술에 따른 발광소자의 열분석 사진.
도 3은 제1 실시예에 따른 발광소자의 단면도.
도 4는 제2 실시예에 따른 발광소자의 단면도.
도 5는 제2 실시예에 따른 발광소자의 사진.
도 6a 내지 도 8b는 종래기술과 실시예에 따른 발광소자의 특성 비교도.
도 9 내지 도 15는 실시예에 따른 발광소자의 제조공정 단면도.
도 16은 실시예에 따른 발광소자 패키지의 단면도.
도 17은 실시예에 따른 조명 장치의 사시도.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
(실시예)
도 3은 제1 실시예에 따른 발광소자(101)의 단면도이다.
제1 실시예에 따른 발광소자(101)는 기판(100), 발광구조체(110), 제1 전극(131), 제2 전극(132)을 포함할 수 있다.
예를 들어, 실시예에 따른 발광소자(101)는 기판(100)과, 상기 기판(100) 상에 제1 도전형 반도체층(112), 상기 제1 도전형 반도체층(112) 상에 활성층(114), 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 포함하는 발광구조체(110)와 상기 제2 도전형 반도체층(116) 및 상기 활성층(114)이 일부 제거된 제1 영역(M2)에 의해 노출되는 상기 제1 도전형 반도체층(112) 상면 상에 제1 전극(131) 및 상기 제2 도전형 반도체층(116) 상에 제2 전극(132)을 포함할 수 있다.
실시예에서 상기 기판(100)은 저면에서 상기 발광구조체(110) 방향으로 형성된 복수의 리세스(R)에 의해 이격된 복수의 방열 기둥(pillar)(100P) 및 상기 방열기둥(100P) 상에 형성된 방열층(100H)을 포함할 수 있다.
종래 기술에 의하면, 열 전도도(Thermal Conductivity)가 낮은 사파이어 기판 상에 LED 에피층을 형성함에 따라 기판을 통한 방열효율이 낮아 방열 특성이 저하되어 전기적인 신뢰성까지 저하되는 문제가 있다.
실시예에서, 기판(100)은 열 전도도가 높은 기판일 수 있다. 예를 들어, 실시예의 기판(100)은 Si 기판, GaN 기판, GaAs 기판, Ga 기판, GaP 기판, InP 기판, SiC 기판, ZnO 기판, Ge 기판, 및 Ga203 기판 중 적어도 하나일 수 있으나 이에 한정되는 것은 아니다.
실시예는 열 전도도가 높은 기판을 채용함으로써 발광소자의 방열 효율을 향상시킴으로써 전기적인 특징 및 발광 특성을 향상시킬 수 있다.
실시예에서 기판(100)은 그 저면에서 상기 발광구조체(110) 방향으로 형성된 복수의 리세스(R)에 의해 이격된 복수의 방열기둥(100P)를 포함할 수 있다.
실시예에 의하면, 리세스(R)에 이격된 복수의 방열기둥(100P) 구조를 구비함으로써 기판(100)이 외부와 접촉 표면적을 증대시킴으로써 방열 효율을 더욱 향상시킬 수 있다.
예를 들어, 발광소자 패키지가 실장될 때, 페이스팅(pasting) 재료가 리세스의 곳곳에 확장되어 접촉면적을 넓히면서 방열기둥과 접함으로써 방열 효율을 향상시킬 수 있다.
실시예에서 상기 리세스(R)에 의해 기판(100)의 저면에서 상면까지 관통될 수 있다. 이를 통해, 발광구조체(110)에서 방출되는 열이 발광소자 칩의 외부 또는 이후 형성되는 방열층(100H)을 통해 더욱 효율적으로 외부로 추출될 수 있다.
종래기술에서 기판의 일부 저면에 리세스를 형성한 구조가 있으나, 이러한 구조들은 리세스를 기판의 일부 저면에 국부적으로 형성함으로써 방열효율 증대에 미치는 영향은 미미한 점이 있으며, 발광구조체에서 생성되는 열이 직접 방열층을 통해 외부로 배출되는 점에 대한 고려는 못하는 한계가 있는 것으로 파악된다.
실시예는 상기 방열기둥(100P) 상에 형성된 방열층(100H)을 포함할 수 있다. 상기 방열층(100H)은 상기 방열기둥(100P)보다 열 전도도가 높을 수 있다. 예를 들어, 상기 방열층(100H)은 금속 방열층을 포함할 수 있다. 예를 들어, 상기 방열층(100H)은 Ag, Al, Ti, Cr 등 중 적어도 하나 이상의 물질을 포함할 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면, 열전도성이 높은 기판의 방열기둥(100P) 상에 방열층(100H)을 추가로 형성함으로써 방열 효율을 극대화함으로써 발광소자의 전기적인 신뢰성을 높일 수 있고, 이에 따라 발광소자의 광 특성도 향상시킬 수 있다.
또한 실시예에서 상기 리세스(R)가 상기 기판(100)의 저면에서 상면까지 관통하는 경우, 방열층(100H)이 발광구조체(110)과 직접 접하거나 기판(100)과 발광구조체(110) 사이에 배치된 버퍼층(미도시)과 직접 접함으로써 발광구조체(110)에서 방생되는 열이 방열층(100H)을 통해 더욱 효율적으로 외부로 추출될 수 있다.
한편, 실시예에 따른 발광소자(101)를 소정의 발광소자 패키지 몸체에 다이 본딩 시, 페이스팅 물질은 방열효율은 좋되 절연성 물질을 채용할 수 있다. 이를 통해, 실시예에 따른 발광소자에서 방열층(100H)이 발광구조체(110)와 전기적으로 연결되어도 절연성 페이스팅 물질에 의해 발광구조체(110)와 패키지 몸체 상의 리드 프레임(미도시)와의 통전이 차단될 수 있다.
또한 실시예에서 상기 방열층(100H)은 반사층을 포함할 수 있다. 예를 들어, 상기 방열층(100H)은 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등 중 어느 하나 이상을 포함함으로써 상측 방향으로의 광 추출 효율을 향상시킬 수 있다.
실시예에서 방열기둥(100P) 자체의 높이(H)는 방열기둥(100P) 사이의 간격(pitch)(P)의 약 2 내지 4배일 수 있다. 그 범위가 2배 미만인 경우, 기계적(Mechanical) 안정성이 낮아, 외부 충격에 의해 기계적 크랙(Mechanical Crack)의 발생위험이 존재하며, 만약 4배 초과의 경우, 칩 레벨에서 방열 싱크(Chip Level Heat Sink)로서 충분한 열적 안정성을 도모하기 위한 열 플럭스(Heat Flux) 방출 면적보다 작아져 방열 효율성이 저하될 수 있다.
실시예에서 상기 방열기둥(100P) 사이의 간격(pitch)(P)은 약 50 ㎛ 내지 약 100 ㎛일 수 있다. 상기 방열기둥(100P) 사이의 간격(P)이 50㎛ 미만의 경우, 칩 단위의 방열 싱크로서 충분한 열적 안정성을 도모하기 위한 열 플럭스(Heat Flux) 방출 면적보다 작아 방열 효율이 저하될 수 있으며, 방열기둥(100P) 사이의 간격(P)이 100㎛ 초과 시, 발광소자 패키지를 형성하기 위한 공정에서 발광소자 칩 다이와 리드프레임 간의 페이스트에 의한 기계적 결합 안정성이 낮아, 외부 충격에 의해 기계적 크랙(Mechanical Crack)의 발생 위험이 있다.
실시예에서 기판의 방열기둥(100P)의 높이(H)는 약 100 ㎛ 내지 약 200 ㎛일 수 있다. 상기 방열기둥(100P)의 높이(H)가 100㎛ 미만인 경우, 방열층(100H)이 충분히 확보되지 못하므로 방열 효율이 저하될 수 있고, 그 높이(H)가 200㎛ 초과 시, 기계적 강도(Mechanical Robust)를 확보하기 어려운 점이 있어 크랙 발생의 위험이 있다.
실시예에서 방열기둥(100P)의 수평 폭(W)은 약 10 ㎛ 내지 약 20 ㎛일 수 있다. 상기 방열기둥(100P)의 수평 폭(W)이 10 ㎛ 미만 시, 패키징 공정에서 발광소자 칩과 리드프레임 간의 기계적(Mechanical) 결합 안정성이 낮아 크랙발생 위험이 존재할 수 있으며, 그 수평 폭(W)이 20 ㎛ 초과 시, 방열층(100H)에 비해 상대적으로 열 전도도가 낮은 기판(100)의 잔존 영역의 증대로 방열 효율이 저하될 수 있다.
도 4는 제2 실시예에 따른 발광소자(102)의 단면도이며, 도 5는 제2 실시예에 따른 발광소자(102)의 분석 사진이다.
종래기술에 의하면, 발광패턴에 따르면 p형 반도체층과 n형 반도체층의 경계(Boundary) 부분인 메사영역에 전류 집중(Current Crowding) 심화되는 문제가 있다.
실시예에 따른 발광소자는 제2 도전형 반도체층(116) 및 활성층(114)이 일부 제거된 제1 영역(M2)을 구비할 수 있고, 상기 제1 영역(M2)에 의해 노출되는 제1 도전형 반도체층(112) 상면 상에 제1 전극(131)이 배치될 수 있다.
제2 실시예에서 기판에 형성되는 리세스(R)는 상기 제1 영역(M2)과 오버랩 되는 제1 리세스(R1)와 상기 제1 영역(M2)과 오버랩 되지 않는 제2 리세스(R2)를 포함할 수 있다. 상기 제1 리세스(R1)와 제2 리세스(R2)의 수평 폭은 서로 다를 수 있다.
예를 들어, 실시예에서 상기 제1 리세스(R1)의 제1 수평 폭은 상기 제2 리세스(R2)의 제2 수평 폭에 비해 작을 수 있다.
또한 실시예에서 리세스(R)는 칩의 외곽영역에 제3 리세스(R)를 포함할 수 있다. 제3 리세스(R3)의 수평 폭은 제2 리세스(R2)의 수평 폭에 비해 넓을 수 있다.
이에 따라, 제1 영역(M2)에서 멀어질수록 열 분포를 고려하여 리세스의 수평 폭은 넓게 형성될 수 있으나 이에 한정되는 것은 아니다.
도 5와 같이, 실시예에 의하면, 제2 도전형 반도체층(116) 및 활성층(114)이 일부 제거된 제1 영역(M2), 소위 메사 영역에 방열층(100H)을 집중 배치함으로써 발광 패턴이 고르게 분포됨을 통해, 발광소자의 소자 열적 안정성을 더욱 도모할 수 있다.
실시예에서 상기 제1 도전형 반도체층(112)은 상기 방열기둥(100P)과 접하는 돌출부(112P)를 구비할 수 있다. 이를 통해, 방열층(100H)이 상기 돌출부(112P)와 직접 접함으로써 발광구조체(110)에서 발생되는 열을 효율적으로 방출할 수 있다.
실시예에서 상기 제1 도전형 반도체층의 돌출부(112P)의 저면은 상기 리세스(R)의 최상면 보다 낮게 배치될 수 있다. 또한, 상기 방열기둥(100P)의 상면은 상기 리세스(R)의 최상면 보다 낮게 배치될 수 있다. 이를 통해, 방열층(100H)이 제1 도전형 반도체층(112)과 접하는 면적을 넓힘으로써 방열 효율을 증대시킬 수 있다.
실시예에 의하면, 열전도성이 높은 기판을 채용하며, 기판 저면에 복수의 리세스를 구비하여 기판을 기둥 형태로 가공함과 아울러 높은 열전도성 방열층을 방열기둥 상에 형성하여 LED 칩의 내부에 국부적으로 정체되어있는 열을 효율적으로 방출시킴으로써 방열 효율이 우수한 발광소자를 제공할 수 있다.
또한 실시예는 상기 구조에 의해 LED 칩 내부의 전류 통로(Current Path) 상에 열적 안정성을 도모하여 열적 리키지 커런트(Thermal Leakage Current)를 감소시킬 수 있다.
또한 실시예는 전류집중(Current Crowding) 이슈가 발생하는 LED 칩의 메사(Mesa) 영역에 방열기둥과 방열층을 집중 배치하여 소자 열적 안정성 도모하여 발광소자의 광특성을 향상시킬 수 있다.
이하 도 6a 내지 도 8b를 이용하여, 종래기술에 비해 실시예에 따른 발광소자의 개선된 효과를 비교 설명하기로 한다.
도 6a와 도 6b는 각각 종래기술과 실시예에 따른 발광소자의 전기장 다이어그램(Electric Field Diagram) 다이어그램이다.
실시예에 따라, 기판에 복수의 리세스를 형성하는 경우, 기판과 발광구조체 간의 격자 불일치(Lattice Mismatching)에 따른 전기장(Electric Field)이 해소될 수 있다. 이러한 효과는 종래 기술에서 기판의 저면 일부에만 형성하는 리세스 또는 에칭 구조에 의해 예측되지 않는 효과이다.
즉, 도 6b와 같이 실시예에 따른 전기장분포(A2)는 종래기술의 전기장 분포(A1)에 비해(도 6a 참조), 기판과 에피층 간의 격자 불일치에 의한 전체 에피 영역에 존재하는 전기장(Electric Field)을 감소시키거나 제거함으로써 발광 재결합(Radiative Recombination) 효율을 향상시킬 수 있다.
다음으로, 도 7a와 도 7b는 각각 종래기술과 실시예에 따른 발광소자의 에너지 밴드갭 다이어그램(Energy Band-gap Diagram)이다.
실시예에 따라, 기판에 복수의 리세스를 형성하는 경우, 기판과 발광구조체 간의 격자 불일치(Lattice Mismatching)에 따른 극성(Polarization)을 완화시킴으로써 활성층의 밴드 갭의 왜곡현상을 완화시킬 수 있다. 이러한 효과 역시는 종래 기술에서 기판의 저면 일부에만 형성하는 리세스 또는 에칭 구조에 의해 예측되지 않는 효과이다.
구체적으로, 도 7b와 같이 실시예에 따른 활성층 영역의 밴드갭 다이어 그램(B2)은 종래기술의 밴드갭 다이어 그램(B1)에 비해(도 7a), 기판과 에피 간의 격자 불일치에 의한 극성(Polarization)을 완화시켜 발광 재결합(Radiative Recombination) 효율을 향상시킬 수 있다.
다음으로, 도 8a와 도 8b는 각각 종래기술과 실시예에 따른 발광소자의 발광 광도 스펙트럼(Emission Intensity Spectrum)이다.
실시예에 따른 구조를 구비하는 경우, 종래기술의 광도 스펙트럼(C1)(도 8a)에 비해, 에피영역에 존재하는 전기장을 감소시키고, 극성을 완화하여 발광 재결합(Radiative Recombination) 효율을 향상시킴으로써 발광 광도(Emission Intensity)(C2)를 더욱 증대 시킬 수 있다.
이하, 도 9 내지 도 15를 참조하여 실시예에 따른 발광소자의 제조방법을 설명하기로 한다. 한편, 이하의 제조방법의 설명에서 제2 실시예에 따른 발광소자를 기준으로 설명하나 제조방법이 이에 한정되는 것은 아니다.
먼저, 도 9와 같이 기판(100)이 준비된다. 상기 기판(100)은 열 전도도가 높은 기판일 수 있다. 예를 들어, 실시예의 기판(100)은 Si 기판, GaN 기판, GaAs 기판, Ga 기판, GaP 기판, InP 기판, SiC 기판, ZnO 기판, Ge 기판, 및 Ga203 기판 중 적어도 하나일 수 있으나 이에 한정되는 것은 아니다.
실시예는 열 전도도가 높은 기판을 채용함으로써 발광소자의 방열 효율을 향상시킴으로써 전기적인 특징 및 발광 특성을 향상시킬 수 있다. 상기 기판(100)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
상기 기판(100) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 이후 형성되는 발광구조체(110)와 상기 기판(100)간의 격자 부정합을 완화시켜 줄 수 있다.
상기 버퍼층은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 버퍼층 위에는 언도프드(undoped) 반도체층(미도시)이 형성될 수 있으며, 이에 대해 한정되지는 않는다.
다음으로, 상기 기판(100) 또는 상기 버퍼층 상에 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 반도체층(116)을 포함하는 발광구조체(110)가 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 반도체 화합물, 예를 들어 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다.
예를 들어, 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
상기 제1 도전형 반도체층(112)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
예를 들어, 상기 제1 도전형 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 제1 도전형 반도체층(112) 상에 활성층(114)이 형성될 수 있으며, 상기 활성층(114)은 제1 도전형 반도체층(112)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(116)을 통해서 주입되는 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(114)은 단일 양자우물 구조, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
상기 활성층(114)은 양자우물/양자벽 구조를 포함할 수 있다. 예를 들어, 상기 활성층(114)은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaP/AlGaP, GaP/AlGaP중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
다음으로, 활성층(114) 상에 전자차단층(미도시)이 형성되어 전자 차단(electron blocking) 및 활성층(114)의 클래딩(MQW cladding) 역할을 해줌으로써 발광효율을 개선할 수 있다.
예를 들어, 상기 전자차단층은 AlxInyGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 상기 활성층(114)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있다. 실시예에서 상기 전자차단층은 p형으로 이온주입되어 오버플로우되는 전자를 효율적으로 차단하고, 홀의 주입효율을 증대시킬 수 있다.
다음으로, 상기 전자차단층 상에 제2 도전형 반도체층(116)이 형성될 수 있다.
상기 제2 도전형 반도체층(116)은 반도체 화합물로 형성될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(116)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑된 3-족-5족 화합물 반도체 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2 도전형 반도체층(116)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에서 상기 제1 도전형 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않는다. 또한 상기 제2 도전형 반도체층(116) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조체(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
다음으로 도 10과 같이, 제1 도전형 반도체층(112)이 일부 노출되도록 그 상측에 배치된 구성을 일부 제거할 수 있다. 예를 들어, 제2 도전형 반도체층(116), 전자 차단층 및 활성층(114)의 일부가 제거될 수 있으며, 경우에 따라 제1 도전형 반도체층(112)의 상면 일부가 제거될 수도 있다. 이러한 공정은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다.
이에 따라 실시예에 의하면, 제2 도전형 반도체층(116) 및 활성층(114)이 일부 제거된 제1 영역(M2)을 구비할 수 있다.
다음으로, 도 12를 기준으로 설명하면, 제2 전극(152)이 형성될 위치에 전류차단층(미도시)이 형성될 수 있다. 상기 전류차단층은 비도전형 영역, 제1 도전형 이온주입층, 제1 도전형 확산층, 절연물, 비정질 영역 등을 포함하여 형성할 수 있다.
다음으로, 전류차단층이 형성된 제2 도전형 반도체층(116) 상에 투광성 전극층(미도시)이 형성될 수 있다. 상기 투광성 전극층은 오믹층을 포함할 수 있으며, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다.
예를 들어, 상기 투광성 전극층은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 예를 들어, 상기 투광성 전극층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
이후, 발광구조체(110) 측면 및 투광성 전극층의 일부에 절연층 등으로 패시베이션층(미도시)이 형성될 수 있다. 상기 패시베이션층은 제1 전극(151)이 형성될 영역은 노출할 수 있다.
다음으로, 상기 전류차단층과 중첩되도록 상기 투광성 전극층 상에 제2 전극(152)을 형성하고, 노출된 제1 도전형 제1 반도체층(112) 상에 제1 전극(151)을 형성할 수 있다.
상기 제1 전극(151) 또는 제2 전극(152)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나로 형성될 수도 있으나 이에 한정되는 것은 아니다.
다음으로, 도 12와 같이, 실시예는 기판(100)의 저면에서 상기 발광구조체(110) 방향으로 형성된 복수의 리세스(R)에 의해 이격된 복수의 방열 기둥(pillar)(100P)을 형성할 수 있다.
상기 기판(100)에 방열기둥(100P)의 형성방법은 상기 기판(100)의 에칭 방법에 의해 진행될 수 있다.
예를 들어, 실시예는 상기 기판(100)에 반응이온성식각(RIE) 설비를 이용하여 기판(100)에 스트라이프(Stripe) 또는 격자 형태로 식각공정을 진행함으로써 리세스(R)를 형성함으로써 방열기둥(100P)을 형성할 수 있다.
이는 종래 기술에서, 열 전도도(Thermal Conductivity)가 낮은 사파이어 기판 상에 LED 에피층을 형성함에 따라 기판을 통한 방열효율이 낮아 방열 특성이 저하되어 전기적인 신뢰성이 저하되는 문제가 있기 때문에 이를 개선하기 위한 공정의 일환이다.
도 13은 실시예에 따라 기판(100)에 리세스(R)가 형성된 단면 사진이며, 도 14는 실시예에 따른 발광소자의 기판(100)의 식각공정을 위한 마스크 패턴의 예이다.
도 12를 기준할 때, 실시예는 리세스(R)에 의해 이격 된 복수의 방열기둥(100P) 구조를 구비함으로써 기판(100)이 외부와 접촉 표면적을 증대시킴으로써 방열 효율을 더욱 향상시킬 수 있다.
예를 들어, 발광소자 패키지가 실장될 때, 페이스팅 재료가 리세스(R)의 곳곳에 확장되어 방열기둥과 접함으로써 방열 효율을 향상시킬 수 있다.
실시예에서 상기 리세스(R)에 의해 기판(100)의 저면에서 상면까지 관통될 수 있다. 이를 통해, 발광구조체(110)에서 방출되는 열이 발광소자 칩의 외부 또는 이후 형성되는 방열층(100H)을 통해 더욱 효율적으로 외부로 추출될 수 있다.
실시예에서 방열기둥(100P) 자체의 높이(H)는 방열기둥(100P) 사이의 간격(pitch)(P)의 약 2 내지 4배일 수 있다. 이는 그 범위가 2배 미만인 경우, 기계적(Mechanical) 안정성이 낮을 수 있고, 4배 초과의 경우 방열 효율성이 저하될 수 있다.
실시예에서 상기 방열기둥(100P) 사이의 간격(pitch)(P)은 약 50 ㎛ 내지 약 100 ㎛일 수 있다. 상기 방열기둥(100P) 사이의 간격(P)이 50㎛ 미만의 경우 방열 효율이 저하될 수 있고, 간격이 100㎛ 초과 시 에는 기계적 안정성이 저하될 수 있다.
실시예에서 기판의 방열기둥(100P)의 높이(H)는 약 100 ㎛ 내지 약 200 ㎛일 수 있다. 상기 방열기둥(100P)의 높이(H)가 100㎛ 미만의 경우 방열 효율이 저하될 수 있고, 그 높이(H)가 200㎛ 초과 시, 기계적 강도(Mechanical Robust)가 낮을 수 있다.
실시예에서 방열기둥(100P)의 수평 폭(W)은 약 10 ㎛ 내지 약 20 ㎛일 수 있다. 상기 방열기둥(100P)의 수평 폭(W)이 10 ㎛ 미만 시 기계적 강도가 낮아 크랙이 발생할 수 있으며, 그 수평 폭(W)이 20 ㎛ 초과 시 방열 효율이 저하될 수 있다.
제2 실시예에서 기판에 형성되는 리세스(R)는 제2 도전형 반도체층(116) 및 활성층(114)이 일부 제거된 제1 영역(M2)과 오버랩 되는 제1 리세스(R1)와 상기 제1 영역(M2)과 오버랩 되지 않는 제2 리세스(R2)를 포함할 수 있다. 상기 제1 리세스(R1)와 제2 리세스(R2)의 수평 폭은 서로 다를 수 있다. 예를 들어, 실시예에서 상기 제1 리세스(R1)의 제1 수평 폭(W)은 상기 제2 리세스(R2)의 제2 수평 폭(W)에 비해 작을 수 있다.
실시예에 의하면, 제2 도전형 반도체층(116) 및 활성층(114)이 일부 제거된 제1 영역(M2), 소위 메사 영역에 방열층(100H)을 집중 배치함으로써 발광소자의 소자 열적 안정성을 더욱 도모할 수 있다.
실시예는 전류집중(Current Crowding) 이슈가 발생하는 LED 칩의 메사(Mesa) 영역에 방열 기둥과 방열층을 집중 배치하여 소자 열적 안정성 도모하여 발광소자의 광특성을 향상시킬 수 있다.
또한 실시예에서 리세스(R)는 칩의 외곽영역에 제3 리세스(R)를 포함할 수 있다. 제3 리세스(R3)의 수평 폭은 제2 리세스(R2)의 수평 폭에 비해 넓을 수 있다. 이에 따라, 제1 영역(M2)에서 멀어질수록 열 분포를 고려하여 리세스의 수평 폭은 넓게 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 15와 같이 상기 방열기둥(100P) 상에 방열층(100H)을 형성하여 실시예에 따른 발광소자를 제조할 수 있다. 상기 방열층은 상기 방열기둥보다 열 전도도가 높을 수 있다. 예를 들어, 상기 방열층(100H)은 금속 방열층을 포함할 수 있다. 예를 들어, 상기 방열층(100H)은 Ag, Al, Ti, Cr 등 중 적어도 하나 이상의 물질을 포함하여 증착공정으로 형성할 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면, 열전도성이 높은 기판의 방열기둥(100P) 상에 방열층(100H)을 추가로 형성함으로써 방열 효율을 극대화함으로써 발광소자의 전기적인 신뢰성을 높일 수 있고, 이에 따라 발광소자의 광 특성도 향상시킬 수 있다.
또한 실시예에서 상기 리세스(R)가 상기 기판(100)의 저면에서 상면까지 관통하는 경우, 방열층(100H)이 발광구조체(110)과 직접 접하거나 기판(100)과 발광구조체(110) 사이에 배치된 버퍼층(미도시)과 직접 접함으로써 발광구조체(110)에서 방생되는 열이 방열층(100H)을 통해 더욱 효율적으로 외부로 추출될 수 있다.
실시예에서 상기 방열층(100H)은 반사층을 포함할 수 있다. 예를 들어, 상기 방열층(100H)은 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등 중 어느 하나 이상을 포함함으로써 상측 방향으로의 광 추출 효율을 향상시킬 수 있다.
실시예에서 상기 방열층(100H)은 약 1㎛ 내지 약 2㎛로 증착(Deposition)에 의해 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 발광소자는 패키지 형태로 복수개가 기판 상에 어레이될 수 있으며, 발광소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다.
도 16은 실시예에 따른 발광소자가 설치된 발광소자 패키지(200)의 단면도이다.
실시예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 상기 패키지 몸체부(205)에 설치된 제3 전극층(213) 및 제4 전극층(214)과, 상기 패키지 몸체부(205)에 설치되어 상기 제3 전극층(213) 및 제4 전극층(214)과 전기적으로 연결되는 발광소자(100)와, 형광체(232)를 구비하여 상기 발광 소자(101)를 포위하는 몰딩부재(230)를 포함할 수 있다.
상기 제3 전극층(213) 및 제4 전극층(214)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(213) 및 제4 전극층(214)은 상기 발광소자(101)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(101)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(101)는 상기 제3 전극층(213) 및/또는 제4 전극층(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
실시예에 따른 발광소자(101)은 제1 실시예에 따른 발광소자일 수 있으나 이에 한정되는 것은 아니며, 제2 실시에에 따른 발광소자일 수도 있다.
실시예에 따른 발광소자(101) 다이 본딩 시, 페이스팅 물질은 방열효율은 좋되 절연성 물질을 채용할 수 있다. 이를 통해, 실시예에 따른 발광소자에서 방열층(100H)이 발광구조체(110)와 전기적으로 연결되어도 절연성 페이스팅 물질에 의해 발광구조체(110)와 제3 전극층(213) 사이에 통전이 차단되어 전기적 쇼트는 발생하지 않을 수 있다.
실시예에 따른 발광소자는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.
도 17은 실시예에 따른 조명시스템의 분해 사시도이다.
실시예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 발광소자 또는 발광소자 패키지를 포함할 수 있다.
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
기판(100), 리세스(R), 방열기둥(pillar)(100P), 방열층(100H)
제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116),
제1 영역(M2), 제1 전극(131), 제2 전극(132),

Claims (17)

  1. 기판;
    상기 기판의 상면 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하는 발광구조체;
    상기 제2 도전형 반도체층 및 상기 활성층이 일부 제거된 제1 영역에 의해 노출되는 상기 제1 도전형 반도체층 상면 상에 배치되는 제1 전극;
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극;을 포함하고,
    상기 기판은,
    상기 기판의 저면에서 상기 발광구조체 방향으로 형성된 복수의 리세스에 의해 이격된 복수의 방열 기둥(pillar); 및
    상기 방열 기둥 상에 형성된 방열층을 포함하고,
    상기 리세스는 상기 기판의 저면에서 상면까지 관통하고,
    상기 방열층은 상기 방열 기둥의 저면, 상기 방열 기둥의 측면, 상기 발광구조체의 저면과 접촉하며,
    상기 제1 도전형 반도체층은 상기 방열 기둥과 접하는 적어도 하나의 돌출부를 구비하되, 상기 돌출부의 저면은 상기 리세스의 최상면 보다 낮게 배치되고, 상기 방열 기둥의 상면은 상기 리세스의 최상면 보다 낮게 배치되고,
    상기 방열 기둥의 높이는 100 ㎛ 내지 200 ㎛이고,
    상기 방열 기둥의 수평 폭은 10 ㎛ 내지 20 ㎛이며,
    상기 방열 기둥 간의 간격(pitch)은 50 ㎛ 내지 100 ㎛이고,
    상기 기판의 리세스는,
    상기 제1 영역과 오버랩 되는 제1 리세스;
    상기 제1 영역과 오버랩 되지 않는 제2 리세스 및
    제3 리세스
    를 포함하며,
    상기 제1 리세스의 수평 폭은 상기 제2 리세스의 수평 폭에 비해 작고,
    상기 제3 리세스의 수평 폭은 상기 제2 리세스의 수평 폭에 비해 넓은 발광소자.
  2. 제1 항에 있어서,
    상기 방열층은 상기 방열 기둥보다 열 전도도가 높은 발광소자.
  3. 제1 항에 있어서,
    상기 제1 도전형 반도체층은 상기 제1 도전형 반도체층의 저면에서 형성되는 홈을 포함하고,
    상기 홈은 상기 제1 도전형 반도체층의 저면에서 상기 제1 도전형 반도체층의 상면 방향으로 오목한 형상을 가지며, 상기 리세스와 중첩되는 영역에 형성되고,
    상기 방열층은 상기 리세스에 의해 노출되는 상기 제1 도전형 반도체층의 측면 및 저면과 직접 접촉하는 발광소자.
  4. 삭제
  5. 삭제
  6. 제1 항 내지 제3 항 중 어느 하나에 기재된 발광소자를 구비하는 발광유닛을 포함하는 조명장치.
  7. 삭제
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