KR20060049929A - 층 어레이의 제조 방법 - Google Patents

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Abstract

본 발명은 층 어레이 및 층 어레이의 제조 방법에 관한 것이다. 층 어레이를 제조하는 방법에서는 기판 상에서 기판의 제1 측면 상에 제2 층의 에피택셜 성장을 위한 최소 두께보다 더 두꺼운 두께를 갖는 제1 층을 형성하고, 제1 층 상에 제2 층을 에피택셜 성장시키며, 제2 층 상에 제3 층을 형성한다. 또한, 제3 층 상에 핸들링 웨이퍼를 접합하고, 기판을 제1 측면과 대향된 제2 측면으로부터 제거하며, 제1 층을 부분 영역에서 제2 측면으로부터 박층화시켜 그러한 박층화 후에 제1 층이 에피택셜 성장을 위한 최소 두께보다 더 얇은 두께를 가지게 한다.

Description

층 어레이의 제조 방법{LAYER ARRAY AND METHOD FOR PRODUCING LAYER ARRAY}
도 1은 이중 게이트 트랜지스터의 개략적인 레이아웃을 나타낸 개략적인 평면도,
도 2는 이중 게이트 트랜지스터의 제조를 위한 실시예에 따른 방법의 부분 단계에 따라 층 어레이를 개략적으로 나타낸 횡단면도,
도 3은 주로 제1 게이트 영역을 형성하는 역할을 하는, 이중 게이트 트랜지스터의 제조를 위한 부가의 부분 단계에 따라 실시예의 층 어레이를 개략적으로 나타낸 횡단면도,
도 4는 주로 실리콘 층을 에피택셜 형성하고 패시베이션 층(passivation layer)을 형성하는 역할을 하는, 이중 게이트 트랜지스터의 제조를 위한 부가의 부분 단계에 따른 실시예의 층 어레이를 개략적으로 나타낸 횡단면도,
도 5는 주로 웨이퍼 본딩 단계를 행하는 역할을 하는, 이중 게이트 트랜지스터의 제조를 위한 부가의 부분 단계에 따른 실시예의 층 어레이를 개략적으로 나타낸 횡단면도,
도 6은 주로 채널 영역을 박층화시키는 역할을 하는, 이중 게이트 트랜지스터의 제조를 위한 부가의 부분 단계에 따른 실시예의 층 어레이를 개략적으로 나타낸 횡단면도,
도 7은 주로 절연을 이루는 역할을 하는, 이중 게이트 트랜지스터의 제조를 위한 부가의 부분 단계에 따른 실시예의 층 어레이를 개략적으로 나타낸 횡단면도,
도 8은 주로 제2 게이트 영역을 형성하는 역할을 하는, 이중 게이트 트랜지스터의 제조를 위한 부가의 부분 단계에 따른 실시예의 층 어레이를 개략적으로 나타낸 횡단면도,
도 9는 완성된 이중 게이트 트랜지스터를 게이트를 따라 개략적으로 나타낸 횡단면도.
도면의 주요 부분에 대한 부호의 설명
100: 평면 이중 게이트 트랜지스터 101: 제1 접점
102: 상부 게이트 영역 103: 인캡슐런트
104: 드레인 영역 105: 소스 영역
106: 제2 접점 107: 제3 접점
108: 사진 식각용 제1 마스크 109: 사진 식각용 제2 마스크
110: 사진 식각용 제3 마스크 200: 층 어레이
201: 실리콘 캐리어 웨이퍼 202: 제1 산화실리콘 층
203: 제1 실리콘 층 304: 제1 게이트 절연 층
305: 제1 폴리실리콘 층(제1 게이트 영역) 306: 제1 질화실리콘 층
307: 제2 질화실리콘 층(스페이서) 408: 제2 실리콘 층
409: 제3 산화실리콘 층 510: 핸들링 웨이퍼
511: 제4 산화실리콘 층 512: 제3 실리콘 층
614: 제5 산화실리콘 층
715: 제3 질화실리콘 층(스페이서)
816: 제6 산화실리콘 층(산화 게이트) 817: 제2 폴리실리콘 층
818: 제4 질화실리콘 층 819: 제5 질화실리콘 층
820: 제4 실리콘 층 821: 실리사이드 층
822: 제8 산화실리콘 층
본 발명은 층 어레이 및 층 어레이의 제조 방법에 관한 것이다.
평면 이중 게이트 트랜지스터 및/또는 실리콘 이중 막-금속 산화물 반도체-트랜지스터(Silicon-on-Insulator-Metal-Oxide-Semiconductor-Transistor; SOI-MOS-Transistor)의 제조 시에 직면하는 도전은 소스 영역 및 드레인 영역에서의 기생 저항을 감소시키는 것이다. 부분적으로 기생 저항을 감소시키는 방안은 매우 얇은 층 상에 실리콘으로 된 층을 에피택셜 형성하되, 그러한 층으로 채널 영역까지도 형성하는 것이다. 에피택셜 성장된 그러한 실리콘 층은 레이즈드 실리콘(raised silicon)으로도 지칭된다. 그와 같이 부가의 실리콘 층을 성장시킴으로써, 형성하려는 소스 영역 및 형성하려는 드레인 영역에 후속 실리사이드화 및 접 점의 형성에 충분한 재료가 존재하게 된다.
그러나, 실리콘 층을 에피택셜 성장시킬 경우, 그 위에 실리콘 층이 에피택셜 형성되는 층, 즉 소위 시드 층(seed layer)의 최소 두께가 필요하다. 그러한 최소 두께는 약 20 ㎚이다. 그러한 최소 두께 미만에서는 실리콘 층을 균일하게 에피택셜 형성하는 것이 단지 열악하게만 가능할 뿐이다.
그러나, 약 20 ㎚의 그러한 최소 두께로 인해 후속 진행되는 SOI 금속 산화물 반도체 트랜지스터(MOSFET)의 스케일링(scaling) 시에 문제가 발생한다. 실리콘 기술에서는 개개의 소자의 성능이 무엇보다도 특히 숏 채널 효과(short channel effect)로 인해 현격히 열악해지게 된다. 그러한 바람직하지 않은 숏 채널 효과에 속하는 것으로는 예컨대 게이트 전압의 증가에 따른 드레인 전류의 빈약한 증가, 동작점에 대한 문턱 전압의 의존성, 및 소스 영역과 드레인 영역의 펀치 스로우(punch through)가 있다.
채널 영역의 층의 두께가 채널 영역의 길이의 약 1/3 내지 1/4를 넘지 않는 한에는 그러한 숏 채널 효과가 약화되는 것이 알려져 있다. 즉, 평면 이중 게이트 MOSFET에 있어 투영된 게이트 길이가 10 ㎚ 내지 30 ㎚인 경우에는 문제가 발생하는데, 그것은 채널 영역의 층의 두께가 그 위에 레이즈드 실리콘 층을 에피택셜 성장시키기에 더 이상 충분하지 못하기 때문이다. 환언하면, 투영된 게이트 길이가 10 ㎚ 내지 30 ㎚인 경우에는 채널 영역의 두께가 2.5 ㎚ 내지 10 ㎚이어야 하는데 반해, 실리콘 층의 에피택셜 성장을 위해서는 시드 층의 두께가 20 ㎚ 이상이어야 한다. 그러한 모순은 평면 이중 게이트 MOSFET의 제조 시에 심각한 문제가 된다.
참고 문헌 [1]에는 웨이퍼 본딩에 의해 SOI 층을 제조하는 방법이 개시되어 있다. 그러한 방법은 다음의 단계들을 포함한다: 제1 웨이퍼에 제1 전도 타입의 실리콘 층 및 그 실리콘 층 상에 형성된 제2 전도 타입의 확산 층을 제공하되, 그 확산 층을 제1 식각 특성을 갖는 것으로 한다. 또한, 제1 웨이퍼의 확산 층 상에 제2 전도 타입의 얇은 에피택시 층을 형성하되, 그 에피택시 층을 제1 식각 특성과는 다른 제2 식각 특성을 갖는 것으로 한다. 아울러, 제1 웨이퍼의 얇은 에피택시 층 상에 얇은 산화 층을 형성한다. 뿐만 아니라, 제2 웨이퍼에 실리콘 층 및 그 실리콘 층 상에 형성된 얇은 산화 층을 제공한다. 제1 웨이퍼 및 제2 웨이퍼를 웨이퍼 본딩에 의해 결합시켜 양자의 얇은 산화 층이 두꺼운 산화 층을 형성하도록 한다. 이어서, 제1 웨이퍼의 실리콘 기판을 제거한다. 또한, 제1 웨이퍼의 확산 층을 선택적 저 에너지 건식 플라즈마 식각 공정에 의해 제거하고, 그럼으로써 그 아래에 놓인 얇은 에피택시 층을 노출시킨다. 그 경우, 확산 층과 에피택시 층의 식각률의 비를 노출된 에피택시 층이 플라즈마 식각 공정에 의해 단지 미미하게만 손상될 정도로 한다.
참고 문헌 [2]에는 다마신(damascene) 방식의 공정 단계를 사용하여 제조되는 이중 게이트 전계 효과 트랜지스터가 개시되어 있다. 다마신 방식의 공정 단계의 범주에서는 미리 형성된 트렌치 내에 측벽 소스/드레인 영역, 산화물 스페이서, 및 게이트 구조가 형성된다. 참고 문헌 [2]에 개시된 제조 방법에 의해, 소위 반전된 또는 안에서 밖으로 향하는(inside-to-outside) 기하 형상을 갖는 전계 효과 트랜지스터가 형성된다.
본 발명의 목적은 에피택셜 성장에 수반되는 문제를 극복하고, 공지의 간단한 실리콘 기술의 방법 단계를 제조 방법에 사용할 수 있는 층 어레이 및 그 층 어레이의 제조 방법을 제공하는 것이다.
그러한 목적은 독립 청구항들에 따른 특징을 갖는 층 어레이 및 층 어레이의 제조 방법에 의해 달성되게 된다.
층 어레이의 제조 방법에서는 기판 상에서 기판의 제1 측면 상에 제2 층의 에피택셜 성장을 위한 최소 두께보다 더 두꺼운 두께를 갖는 제1 층을 형성하고, 제1 층 상에 제2 층을 에피택셜 성장시키며, 제2 층 상에 제3 층을 형성한다. 또한, 제3 층 상에 핸들링 웨이퍼(handling wafer)를 접합하고, 기판을 제1 측면과 대향된 제2 측면으로부터 제거하며, 제1 층을 부분 영역에서 제2 측면으로부터 박층화시켜 그러한 박층화 후에 제1 층이 에피택셜 성장을 위한 최소 두께보다 더 얇은 두께를 가지게 한다.
층 어레이는 에피택셜 성장을 위한 최소 두께보다 더 얇은 층 두께를 갖는 제1 층, 제1 층 상에 에피택셜 성장된 제2 층, 및 제3 층을 구비한다. 트랜지스터가 그러한 층 어레이를 구비하는 것이 바람직하다. 이중 게이트 트랜지스터가 그러한 층 어레이를 구비하는 것이 더욱 바람직하다.
구체적으로, 얇은 제1 층, 즉 제2 층의 에피택셜 성장을 가능하게 하는 최소 두께보다 더 얇은 두께를 갖고, 그 위에 제2 층이 에피택셜 성장되는 층을 구비한 층 어레이를 제조할 때에, 제2 층을 두꺼운 제1 층, 즉 제2 층의 에피택셜 성장을 가능하게 하는 최소 두께보다 더 두꺼운 두께를 갖는 층의 전면 상에 성장시킨다는데서 본 발명의 양태를 알아볼 수 있다. 그 경우, 후속적으로 두꺼운 제1 층을 배면으로부터 박층화시킨다. 그럼으로써, 층을 에피택셜 성장시키는 것을 불가능하게 하는 얇은 제1 층의 층 두께를 구현하는 것이 가능해진다. 즉, 웨이퍼 본딩 단계 후에 그와 같이 박층화시킴으로써, 예컨대 트랜지스터에서의 숏 채널 효과를 약화시키기 충분할 정도로 얇은 제1 층의 층 두께를 얻는 것이 가능하게 된다.
본 발명에 따른 층 어레이 제조 방법에 의해, 얇은 제1 층 상에 에피택셜 성장된 제1 층, 소위 레이즈드 층을 얻는 것이 간단하게 가능해진다.
제1 측면이란 구체적으로 기판의 제1 주 측면, 예컨대 기판의 상면을 의미할 수 있다. 제1 측면과 대향된 "제2 측면으로부터"란 특징은 구체적으로 제1 측면과 대향된 측면으로부터, 예컨대 "아래로부터"라는 것으로서 이해될 수 있다. 즉, 제1 층 상에서 전면 상에 제2 층을 에피택셜 성장시키고, 이어서 제1 층을 배면으로부터 박층화시켜 그 후에 얇은 제1 층과 그 위에 에피택셜 성장된 제2 층이 존재하게 한다. 여기서, 에피택셜 성장을 위한 최소 두께는 재료, 온도, 압력 등과 같은 공정 파라미터에 의존하여 달라지기도 한다.
웨이퍼 본딩 단계 후에 배면으로부터 박층화시키는 방안은 부가의 공정 단계, 층의 형성, 웨이퍼 본딩에 의한 층을 전사, 또는 예컨대 새로운 재료의 도입이나 상이한 재료로 된 2개의 웨이퍼의 접합에 의한 각종의 재료 조합이란 부가의 가능성을 열어준다. 특히, 구체적으로 시드 층으로서 간주될 수 있는 제1 층을 제2 층의 성장 시에 에피택시에 충분한 두께로 제공하는 것이 가능해진다. 후속적으 로, 웨이퍼 본딩 단계를 행함으로써, 제1 층을 배면으로부터 박층화시킬 가능성이 주어지게 된다.
본 출원에서, 얇은 층을 제2 층의 에피택셜 성장을 불가능하게 하거나 매우 힘들게만 가능하게 하는 두께, 즉 에피택셜 성장을 위한 최소 두께보다 더 얇은 두께를 갖는 층으로 이해하는 것이 바람직한 반면에, 두꺼운 층을 제2 층의 에피택셜 성장을 위한 최소 두께보다 더 두껍고 에피택셜 성장을 간단하게 가능하게 하는 두께를 갖는 층으로 이해하는 것이 바람직하다.
본 발명의 특정의 부가의 구성들은 종속 청구항들로부터 명확히 파악될 수 있을 것이다. 본 발명에 따른 방법과 관련하여 설명되는 또 다른 구성들은 본 발명에 따른 층 어레이에도 마찬가지로 적용된다.
두꺼운 제1 층 및 제2 층은 결정질 실리콘으로 이뤄지는 것이 바람직하다.
결정질 실리콘은 층 어레이에서 층을 에피택셜 형성하는데 적합한 재료이다. 예컨대, 트랜지스터의 소스/드레인 영역은 물론 채널 영역도 결정질 실리콘으로 형성될 수 있다.
부가의 일 구성에서는 얇은 제1 층의 두께가 50 ㎚보다 더 자고, 바람직하게는 20 ㎚보다 더 작으며, 더욱 바람직하게는 2 ㎚ 내지 20 ㎚이고, 매우 바람직하게는 3 ㎚ 내지 15 ㎚이다.
본 발명에 따른 방법에 의해, 완성된 층 어레이에서 종래의 방법에 있어 시드 층에 필요로 하는 층 두께를 하회하는 층 두께를 갖는 시드 층 상에 에피택셜 성장된 층을 얻는 것이 가능해진다. 즉, 본 발명에 따른 방법에 의해, 예컨대 게 이트 길이가 10 ㎚ 내지 30 ㎚의 범위에 있는 경우에도 숏 채널 효과를 회피하는데 충분할 정도로 얇은 트랜지스터의 채널 영역의 두께까지도 가능해지게 된다.
얇은 제1 층 상에 제2 측면으로부터 제1 층 연속물을 형성하는 것이 바람직하다.
제1 층의 제2 측면으로부터 제1 층 연속물을 형성함으로써, 예컨대 복잡한 집적 회로일 수 있는 복잡한 층 어레이를 형성하는 것이 가능하게 된다. 그러한 제1 층 연속물은 트랜지스터의 게이트 영역인 것이 바람직하다.
얇은 제1 층의 부분 영역 상에 제2 측면으로부터 제4 층을 에피택셜 성장시키는 것이 매우 바람직하다.
그 위에 제2 층이 에피택셜 성장된 제1 층의 부분 영역에는 제4 층을 제2 측면으로부터 에피택셜 성장시키는 것이 가능하다. 즉, 본 발명의 방법은 층 상에 층들을 2번 에피택셜 성장시키는 것을 가능하게 한다. 구체적으로, 한번은 제1 층의 상면으로부터, 그리고 또 한번은 제1 층의 하면으로부터 그와 같이 하는 것이 가능하다. 그럼으로써, 부가의 공정 및 특정한 구성의 층 어레이가 가능해진다. 제4 층은 결정질 실리콘 층인 것이 바람직하다.
부가의 구성에서는 본 발명의 층 어레이에 의해 트랜지스터에 레이즈드 소스 영역 및 레이즈드 드레인 영역이 형성된다.
본 발명의 방법은 바람직하게는 에피택셜 성장된 제2 층으로 형성되는 레이즈드 소스 영역 및 레이즈드 드레인 영역을 구비한 트랜지스터를 제조하는데 매우 적합하다. 레이즈드 소스 영역 및 레이즈드 드레인 영역을 형성하기 위해, 제2 층 을 단지 선택적으로만 에피택셜 성장시키는 것이, 즉 제2 층을 제1 층의 부분 영역에만 성장시키는 것이 바람직하다.
본 발명의 층 어레이에 의해, 이중 게이트 트랜지스터를 형성할 수 있다.
본 발명의 방법은 이중 게이트 트랜지스터를 제조하는데 매우 적합하다. 웨이퍼 및 제1 층의 박층화에 의해, 우선 제1 층의 전면 상에 제1 게이트 영역과 레이즈드 소스 영역 및 레이즈드 드레인 영역을 형성하고, 웨이퍼 본딩 및 박층화 후에 제1 층의 배면 상에 제2 게이트 영역과 레이즈드 소스 영역 및 레이즈드 드레인 영역을 형성하는 것이 가능하고, 그럼으로써 채널 영역을 숏 채널 효과를 줄이는데 적합한 얇은 두께로 형성하는 것이 가능하게 된다.
트랜지스터의 채널 영역을 얇은 제1 층으로 형성하는 것이 바람직하다.
본 발명에 따른 방법에 의해, 게이트 길이가 짧은 경우에도 숏 채널 효과를 줄일 수 있는 동시에 채널 영역 상에 바람직하게는 선택적 에피택셜 제2 층이 형성되도록 얇은 채널 영역을 제조하는 것이 가능하게 된다.
트랜지스터의 레이즈드 소스 영역 및 레이즈드 드레인 영역을 제2 층으로 형성하는 것이 매우 바람직하다.
전술된 방법에 의해, 레이즈드 소스 영역 및 레이즈드 드레인 영역을 구비한 트랜지스터를 매우 효율적으로 제조하는 것이 가능해진다.
일 실시예에서는 박층화 전에 제1 층의 부분 영역 상에 제2 층 연속물을 형성한다.
제2 층 연속물은 예컨대 이중 게이트 트랜지스터의 채널 영역으로서 사용될 수 있는 제1 층의 부분 영역에 형성되는 이중 게이트 트랜지스터의 게이트 영역일 수 있다. 특히, 그러한 실시예는 추후에 이중 게이트 트랜지스터의 제2 게이트 영역이 되는 제1 층 연속물을 형성하는 구성과 결부지어 매우 바람직하다.
본 발명에 따른 방법에 의해, 실리콘 기술의 공지의 방법 단계를 사용하여 얇은 제1 층, 그 위에 에피택셜 성장되는 제2 층, 및 제3 층을 구비하는 층 어레이가 간단하고도 저렴하게 제공되게 된다.
본 발명에 따른 방법은 예컨대 평면 이중 게이트 트랜지스터를 제조하는데 적합하다. 얇은 제1 층으로 이중 게이트 트랜지스터의 채널 영역을 형성할 수 있고, 제2 층을 레이즈드 소스 영역 및 레이즈드 드레인 영역을 형성하는데 사용할 수 있다. 그 경우, 제3 층을 예컨대 소스 영역 및 드레인 영역 상에 형성되어 핸들링 웨이퍼 상에 접합되는 패시베이션 층으로 할 수 있다.
또한, 본 발명에 따른 방법에 의해, 단일 게이트 트랜지스터를 제조할 수도 있다.
첨부 도면에는 본 발명의 실시예가 도시되어 있는바, 이후로 그에 관해 더욱 상세하게 설명하기로 한다.
본 발명의 일 실시예에 따른 평면 게이트 트랜지스터를 제조하는 본 발명에 따른 방법의 부분 단계를 첨부 도면과 관련지어 더욱 상세하게 설명하기로 한다.
도 1은 이중 게이트 트랜지스터(100)의 개략적인 레이아웃을 도시하고 있는 개략적인 평면도를 나타낸 것이다. 도 1은 주로 이중 게이트 트랜지스터(100)의 개략적인 레이아웃과 사진 식각 마스크에 의해 이중 게이트 트랜지스터(100)를 제조하는 후술될 방법에서 한정되는 각종이 사진 식각 영역을 도해하는 역할을 한다. 이해를 증진시키기 위해, 도 1에는 전체의 이중 게이트 트랜지스터(100)의 인캡슐런트가 도시되어 있지 않다.
이중 게이트 트랜지스터(100)는 도 1에서 차폐되어 단지 제1 접점(101), 바람직하게는 금속으로 이뤄진 제1 접점(101)으로만 도시되어 있는 하부 게이트 영역을 구비한다. 또한, 이중 게이트 트랜지스터(100)는 본 실시예에 따라 폴리실리콘으로 형성되는 상부 게이트 영역(102)을 구비한다.
도 1에 도시된 이중 게이트 트랜지스터(100)는 상부 게이트 영역(102)과 하부 게이트 영역을 외부 쪽으로 전기 절연하는 인캡슐런트(103)를 아울러 구비한다. 그러한 인캡슐런트(103)는 질화실리콘(Si3N4) 또는 산화실리콘(SiO2)으로 형성되는 것이 바람직하다.
또한, 본 발명에 따른 이중 게이트 트랜지스터(100)는 드레인 영역(104)과 소스 영역(105)을 구비하는데, 그 양자는 모두 실리콘으로 형성되는 것이 바람직하다. 드레인 영역(104)에는 금속으로 형성되는 것이 바람직한 제2 접점(106)이 도시되어 있다. 소스 영역에는 금속으로 형성되는 것이 바람직한 제3 접점(107)이 도시되어 있다.
후속 도면 및 그 후속 도면에 의거하여 설명될 평면 이중 게이트 트랜지스터 의 제조 방법을 쉽게 이해하도록 하기 위해, 도 1에는 후속 횡단면도들이 그를 따라 절단되는 선 및 평면 이중 게이트 트랜지스터의 제조 방법에서 사진 식각 단계가 행해지는 영역이 아울러 표시되어 있다.
구체적으로, 그것은 평면 이중 게이트 트랜지스터의 게이트 영역을 따라 진행되는 절단 선(G-G) 및 평면 이중 게이트 트랜지스터의 소스 영역과 드레인 영역을 따라 진행되는 절단 선(S-D)이다. 또한, 평면 이중 게이트 트랜지스터의 하부 게이트 영역의 영역을 한정하는 제1 사진 식각 단계에 사용되는 사직 식각 마스크가 윤곽선(108)으로 도시되어 있다. 평면 이중 게이트 트랜지스터의 활성 영역, 즉 소스 영역, 드레인 영역, 및 채널 영역을 한정하는 제2 사진 식각 단계에 사용되는 사진 식각 마스크는 윤곽선(109)으로 도시되어 있다. 평면 이중 게이트 트랜지스터의 상부 게이트 영역의 영역을 한정하는 제3 사진 식각 단계에 사용되는 사진 식각 마스크는 윤곽선(110)으로 도시되어 있다.
이하, 도 2 내지 도 9에 의거하여 평면 이중 게이트 트랜지스터를 제조하는 방법에 관해 설명하기로 한다.
도 2에는 실리콘 이중 막 기판(SOI 기판)에 해당하는 층 어레이(200)가 개략적으로 도시되어 있다. 그러한 층 어레이는 실리콘 캐리어 웨이퍼(201)를 구비하고, 그 실리콘 캐리어 웨이퍼(201) 상에는 제1 산화실리콘 층(202)이 절연 층으로서 형성된다. 제1 산화 실리콘 층(202) 상에는 제1 실리콘 층(203)이 형성된다. 제1 실리콘 층(203)은 그 위에 실리콘 층이 에피택셜 형성되는 것을 허용하는 두께를 갖는다. 제1 실리콘 층(203)의 두께는 10 ㎚ 이상, 바람직하게는 20 ㎚ 이상, 더욱 바람직하게는 20 ㎚ 내지 50 ㎚이다. 제1 실리콘 층은 결정질 실리콘으로 이뤄지는 것이 바람직하다.
이하, 주로 제1 게이트 영역을 형성하는 역할을 하는, 평면 이중 게이트 트랜지스터의 제조 방법의 부분 단계를 도 3과 관련하여 설명하기로 한다.
도 2에 도시된 바와 같은 층 어레이로부터 출발하여, 제1 실리콘 층(203)을 산화시키고 패터닝하여 산화 실리콘으로 된 제1 게이트 절연 층(304)이 형성되도록 한다. 이어서, 게이트 절연 층(304) 상에 연이어 도핑되는 것이 바람직한 제1 폴리실리콘 층(305)을 형성한다. 폴리실리콘 대신에, 다른 전도성 재료를 그 층(305)에 사용할 수도 있다. 다음으로, 제1 질화 실리콘 층(306)을 형성한다. 또한, 도 3에 도시되지 않은 제2 산화실리콘 층을 형성하는데, 그 제2 산화실리콘 층은 하드 마스크로서 후속 식각 단계에 사용되는 것이다. 나중에, 제1 폴리실리콘 층(305)으로 하부 게이트 영역을 형성하고, 제1 질화실리콘 층(306)으로 하부 게이트 영역의 인캡슐런트의 일부를 형성하게 된다.
다음으로, 제1 사진 식각 단계를 행한다. 그를 위해, 도 1에 선(108)으로 도시된 영역에 해당하는 제1 마스크의 사용 하에 포토래커(photo-lacquer)를 도포하여 하드 마스크로서의 산화실리콘 층을 패터닝한다. 이어서, 제1 식각 단계에서 제1 질화실리콘 층(306) 및 제1 폴리실리콘 층(305)을 식각한다. 그 경우, 제1 게이트 영역, 즉 하부 게이트 영역의 게이트 절연 층(304)을 식각 스토퍼로서 사용할 수 있다. 이어서, 제1 식각 단계용 하드 마스크로서 사용된 제2 산화실리콘 층을 제거한다.
다음으로, 질화실리콘으로 된 제2 층(307)을 형성하되, 그것을 동종의 증착에 의해 형성하는 것이 바람직하다. 이어서, 제2 식각 단계에서 제3 질화 실리콘 층(307)을 이방성 식각하고, 그럼으로써 질화실리콘으로 된 스페이서(307)를 형성한다. 제2 식각 단계에서는 게이트 절연 층(304)을 식각 스토퍼 층으로서 사용한다. 질화실리콘으로 된 스페이서(307)는 하부 게이트 영역(305)의 인캡슐런트로서의 역할을 한다. 다음으로, 제3 식각 단계에서 게이트 절연 층(304)을 식각하는데, 그 경우에 하부 게이트 영역, 즉 스페이서(307)의 인캡슐런트가 마스크로서의l 역할을 할 수 있다. 제1 실리콘 층(203)을 식각 스토퍼 층으로서 사용할 수 있다. 제1 식각 단계에서 산화실리콘으로 된 하드 마스크를 사용하는 것에 대한 대안으로, 포토래커로 된 마스크를 사용하여 사진 식각 단계를 행할 수도 있다.
도 3과 관련하여 설명된 부분 단계에 의해, 평면 이중 게이트 트랜지스터의 게이트 영역 및 그 인캡슐런트가 형성되게 된다.
다음으로, 주로 제2 실리콘 층을 에피택셜 형성하고 패시베이션 층을 형성하는 역할을 하는, 평면 이중 게이트 트랜지스터의 제조 방법의 부분 단계를 도 4와 관련하여 설명하기로 한다.
도 3에 도시된 바와 같은 층 어레이로부터 출발하여, 제2 실리콘 층(408)을 제1 실리콘 층 상에 에피택시에 의해 선택적으로 형성한다. 즉, 제3 식각 단계에 의해 노출된 제1 실리콘 층(203)의 영역 상에 제2 실리콘 층(408)을 성장시킨다. 제1 실리콘 층(203)은 충분한 두께로 선택되었기 때문에, 간단하게 제2 실리콘 층(408)의 에피택셜 성장이 가능하게 된다. 다음으로, 층 어레이 상에 층 어레이 (200)를 패시베이션하는 역할을 하고 연이어 바람직하게는 화학 기계 연마에 의해 평탄화되는 제3 산화실리콘 층(409)을 형성한다. 제2 실리콘 층은 결정질 실리콘으로 이뤄지는 것이 바람직하다.
도 4와 관련하여 설명된 부분 단계에 의해, 제2 실리콘 층(408)의 에피택셜 성장 및 패시베이션 층(409)의 형성이 완료된다.
다음으로, 주로 웨이퍼 본딩을 행하는 역할을 하는, 평면 이중 게이트 트랜지스터의 제조 방법의 부분 단계를 도 5와 관련하여 설명하기로 한다.
도 4에 도시된 바와 같은 층 어레이로부터 출발하여, 두꺼운 제4 산화실리콘 층(511) 및 제3 실리콘 층(512)을 구비한 핸들링 웨이퍼(510)를 평탄화된 제3 산화 실리콘 층(409) 상에 제4 산화실리콘 층(511)에 의해 접합한다. 구체적으로, 핸들링 웨이퍼(510)는 그 일 측면 상에 제4 산화실리콘 층(511)을 구비한다. 제4 산화실리콘 층(511)은 핸들링 웨이퍼(510)의 제3 실리콘 층(512)의 열 산화에 의해 형성될 수 있는 것이 바람직하다. 또한, 도 5에는 도 4에 도시된 층 어레이와 핸들링 웨이퍼가 서로 접합되는 본딩 계면(513)이 개략적으로 도시되어 있다.
도 4의 층 어레이의 제3 산화실리콘 층(409)을 그것이 평탄화되고 난 후이자 웨이퍼 본딩 전에 화학적으로 또는 플라즈마에 의해 활성화시킬 수 있다. 웨이퍼 본딩 단계 후에는 전체의 층 어레이(200)를 열처리한다. 후속 부분 단계를 위해, 층 어레이를 뒤집는다. 그 때문에, 층 어레이가 도 5로부터 뒤집은 채로 후속 도면들에 도시되어 있고, 그에 따라 도 5에서는 도 4와 대비하여 위쪽이 아래쪽으로 뒤바뀌어 있다.
다음으로, 주로 제1 실리콘 층을 박층화시키는 역할을 하는, 평면 이중 게이트 트랜지스터의 제조 방법의 부분 단계를 도 6과 관련하여 설명하기로 한다.
도 5에 도시된 층 어레이로부터 출발하여, 실리콘 캐리어 웨이퍼(201)를 제거한다. 그것을 연마에 의해 또는 소위 스마트 컷(smart-cut)에 의해 행하는 것이 바람직하다. 다음으로, 제4 식각 단계에서 혹시 있을 수 있는 실리콘 캐리어 웨이퍼(201)의 잔존물을 알칼리 용액에 의해 선택적으로 재식각한다. 그러한 재식각을 예컨대 에틸렌 디아민 피로카테콜(EDP), 테트라-메틸 암모늄 히드록시드(TMAH), 수산화칼륨(KOH), 또는 콜린(choline)(2-히드록시에틸-트리메틸-암모늄히드록시드)에 의해 행할 수 있다. 열거된 바의 식각 용액은 실리콘과 산화실리콘 간의 선택성을 갖는다. SOI 기판의 제1 산화실리콘 층(202)은 식각 스토퍼 층으로서 제2 식각 단계에 사용된다.
다음으로, 선택적 제5 식각 단계에서 산화실리콘 층(202)을 제거한다. 그를 위해, 실리콘에 대해 선택성을 갖는 식각제를 사용한다. 제5 식각 단계를 예컨대 불화수소(HF)에 의해 행할 수 있다. 그 경우, 제1 실리콘 층(203)을 식각 스토퍼 층으로서 사용할 수 있다.
이어서, 후속적으로 이중 게이트 트랜지스터의 채널 영역을 형성하게 될 제1 실리콘 층(203)을 박층화시킨다. 제1 실리콘 층(203)의 박층화를 부분 산화에 의해 행하고, 그에 의해 제5 산화실리콘 층(614)을 형성하는 것이 바람직하다. 이어서, 제5 산화실리콘 층(614)을 제6 식각 단계에 의해 제거한다. 산화 및 그에 뒤이은 재식각에 대한 대안으로서, 화학 기계 연마에 의해 박층화를 행할 수도 있다.
도 6과 관련하여 설명된 부분 단계에 의해, 실리콘 캐리어 웨이퍼의 제거 및 제1 실리콘 층의 박층화가 완료되는데, 도 6에는 제5 산화실리콘 층(614)을 구비한 층 어레이가 여전히 도시되어 있다. 후속적으로 이중 게이트 트랜지스터의 채널 영역을 형성하게 될 제1 실리콘 층(203)을 박층화시킴으로써, 채널 영역의 두께가 게이트 길이의 1/3 내지 1/4보다 크지 않게 되고, 그에 의해 숏 채널 효과의 발생이 감소될 수 있는 것이 보장되게 된다.
다음으로, 주로 소스 영역 및 드레인 영역을 절연시키는 역할을 하는, 평면 이중 게이트 트랜지스터의 제조 방법의 부분 단계를 도 7과 관련하여 설명하기로 한다.
제5 산화실리콘 층(614)을 선택적 식각에 의해 제거한 후에, 활성 영역, 즉 추후에 소스 영역, 드레인 영역, 및 채널 영역이 형성될 영역을 한정하는 제2 사진 식각 단계를 행한다. 제2 사진 식각 단계를 위한 마스크로서, 도 1의 제 2 윤곽선(109)에 해당하는 마스크를 사용하되, 제2 사진 식각 단계에서는 포토래커를 노출시켜 현상한다. 다음으로, 제1 실리콘 층 및 제2 실리콘 층(408)을 제7 식각 단계에 의해 제거하되, 그때에 제3 산화실리콘 층(409)을 식각 스토퍼 층으로서 사용한다.
이어서, 층 어레이(200) 상에 제3 질화실리콘 층(715)을 형성한다. 제3 질화실리콘 층(715)을 동종의 증착에 의해 형성하는 것이 바람직하다. 다음으로, 제3 질화실리콘 층(715)을 제8 이방성 식각 단계에 의해 식각함으로써, 질화실리콘으로 된 스페이서(715)를 형성하는데, 그 스페이서(715)는 제1 실리콘 층(203) 및 제 2 실리콘 층(408)에 대한, 즉 이중 게이트 트랜지스터의 소스 영역 및 드레인 영역에 대한 절연을 이룬다.
도 7과 관련하여 설명된 부분 단계에 의해, 소스 영역 및 드레인에 대한 절연을 이루는 것이 완료된다.
다음으로, 주로 제2 게이트 영역을 형성하는 역할을 하는, 평면 이중 게이트 트랜지스터의 제조 방법의 부분 단계를 도 8과 관련하여 설명하기로 한다.
도 7에 도시된 바와 같은 층 어레이(200)로부터 출발하여, 제1 실리콘 층(203)을 바람직하게는 열적으로 산화시켜 제6 산화실리콘 층(816)을 형성한다. 제6 산화실리콘 층(816)은 추후에 제2 게이트 층을 평면 이중 게이트 트랜지스터의 채널 영역에 대해 게이트 절연하는 역할을 할 제2 게이트 절연 층을 형성한다. 다음으로, 층 어레이 상에 바람직하게는 연이어 도핑되고 제2 게이트 영역, 즉 평면 이중 게이트 트랜지스터의 상부 게이트 영역을 형성할 제2 폴리실리콘 층(817)을 형성한다. 대안적으로, 제2 게이트 영역을 폴리실리콘으로 된 층 대신에 다른 전도성 재료로 된 층에 의해 형성할 수도 있다.
다음으로, 제4 질화실리콘 층(818)을 형성한다. 또한, 도 8에 도시되지 않은 제7 산화실리콘 층을 형성하는데, 그 제7 산화실리콘 층은 하드 마스크로서 후속 식각 단계에 사용될 것이다. 추후에, 제2 폴리실리콘 층(817)으로 상부 게이트 영역을 형성하고, 제4 질화실리콘 층(818)으로 상부 게이트 영역의 인캡슐런트의 일부를 형성하게 될 것이다.
다음으로, 제3 사진 식각 단계를 행한다. 그를 위해, 도 1에 선(110)으로 도시된 영역에 해당하는 제3 마스크의 사용 하에 포토래커를 도포하여 하드 마스크로서의 제7 산화실리콘 층을 패터닝한다. 이어서, 제9 식각 단계에서 제4 질화실리콘 층(818) 및 제2 폴리실리콘 층(817)을 식각한다. 그 경우, 제2 게이트 영역, 즉 상부 게이트 영역의 게이트 절연 층(816)을 식각 스토퍼로서 사용할 수 있다.
다음으로, 제5 질화실리콘 층(819)을 형성하되, 그것을 동종의 증착에 의해 형성하는 것이 바람직하다. 이어서, 제10 식각 단계에서 제5 질화실리콘 층(819)을 이방성 식각함으로써, 질화실리콘으로 된 스페이서(819)를 형성한다. 질화실리콘으로 된 그러한 스페이서(819)는 상부 게이트 영역(817)의 인캡슐런트로서의 역할을 한다. 다음으로, 제11 식각 단계에서 상부 게이트 영역의 게이트 절연 층(816)을 식각하는데, 그 경우에 상부 게이트 영역의 인캡슐런트, 즉 스페이서(819)를 마스크로서 사용할 수 있다. 제1 실리콘 층(203)을 식각 스토퍼 층으로서 사용할 수 있다. 제11 식각 단계 동안, 제9 식각 단계에서 하드 마스크로서 사용된 제7 산화실리콘 층을 제거할 수도 있다.
다음으로, 바람직하게는 결정질의 제4 실리콘 층(820)을 제1 실리콘 층(203) 상에 선택적으로 형성한다. 즉, 제11 식각 단계에 의해 노출된 제1 실리콘 층(203)의 영역 상에 제4 실리콘 층(820)을 에피택시에 의해 성장시킨다. 제1 실리콘 층(203) 상에 결정질 실리콘 층을 두 번째로 에피택셜 성장시키는 것도 역시 간단하게 이뤄질 수 있다. 제1 실리콘 층(203)의 재식각 시에 채널 영역의 두께가 얇게 될 정도로 제1 실리콘 층(203)이 두께가 줄어들기는 하지만, 제2 에피택셜 성장 시에 제4 실리콘 층(820)이 형성되는 영역에서는 제1 실리콘 층(203)의 유효 두 께가 제2 실리콘 층(408)만큼 커진다. 제4 실리콘 층(820)의 형성은 용도에 의존하여 취사 선택된다. 즉, 어떤 용도에서는 형성되지 않아도 된다.
이어서, 제4 실리콘 층(820), 즉 이중 게이트 트랜지스터의 소스 영역 및 드레인 영역을 도핑하고 활성화시킨다. 다음으로, 도핑된 제4 실리콘 층(820) 상에 제4 실리콘 층(820)의 표면 영역을 실리사이드화하는데 사용될 금속 층을 형성한다. 실리사이드화 시에는 소스 영역 및 드레인 영역의 접촉 저항을 감소시키는데 사용되는 실리사이드 층(821)이 생성된다.
다음으로, 층 어레이(200) 상에 층 어레이(200)를 패시베이션하는 역할을 하고 연이어 바람직하게는 화학 기계 연마에 의해 평탄화되는 두꺼운 제8 산화실리콘 층(822)을 형성한다.
도 8과 관련하여 설명된 부분 단계에 의해, 이중 게이트 트랜지스터의 본체가 완성된다. 끝으로, 이중 게이트 트랜지스터를 종래의 백-엔드(back-end) 공정 단계에 의해 전기 접촉시키는데, 그에 관해서는 상세히 설명하지 않기로 한다.
전술된 실시예의 방법에 의해 제조되는 이중 게이트 트랜지스터의 구조를 좀더 잘 이해하도록 하기 위해, 도 9에는 도 8에 도시된 바와 같은 층 어레이가 게이트 영역을 따른, 즉 도 1의 G-G 선을 따른 횡단면도로 추가로 도시되어 있다 .
도 9에는 제4 산화실리콘 층(511)을 구비한 핸들링 웨이퍼(510)가 도시되어 있다. 또한, 제3 산화실리콘 층(409)이 그 위에 배치되는 본딩 계면(513)이 도시되어 있다. 하부 게이트 영역(305)의 인캡슐런트는 스페이서 또는 측벽 층을 형성하는 제1 질화실리콘 층(306) 및 제2 질화실리콘 층(307)에 의해 구현된다. 하부 게이트 영역(305)은 산화실리콘으로 된 제1 게이트 절연 층(304)에 의해 채널 영역, 즉 제1 실리콘 층(203)으로부터 전기 절연된다. 또한, 채널 영역(203)은 제3 질화실리콘 층(715) 및 제2 게이트 절연 층(816), 즉 제6 산화실리콘 층(816)에 의해 제2 게이트 영역(817), 즉 상부 게이트 영역으로부터 전기 절연된다. 상부 게이트 영역(817)의 인캡슐런트는 제4 질화실리콘 층(818) 및 스페이서(819)를 형성하는 제5 질화실리콘 층(819)에 의해 구현된다. 또한, 이중 게이트 트랜지스터의 패시베이션으로서 제8 산화실리콘 층(822)이 추가로 형성된다.
전술된 방법에 의해 제조되는, 게이트 길이가 45 ㎚이고 그 모든 측면의 길이가 45 ㎚인 이중 게이트 트랜지스터의 대표적인 예시적 크기는 소스/드레인 영역에 대해서는 80 ㎚ 내지 120 ㎚, 채널 영역의 실리콘 층에 대해서는 3 ㎚ 내지 20 ㎚, 그리고 게이트의 스페이서에 대해서는 30 ㎚ 내지 60 ㎚의 범위에 있을 수 있다.
본 명세서에서는 다음의 공보가 인용되어 있다:
[1] EP 601 950 A2
[2] US 2003/0193070 A1
요약하면, 본 발명은 공지의 간단하고도 저렴한 반도체 기술의 부분 단계를 활용한 평면 이중 게이트 트랜지스터의 제조에 사용될 수 있는 방법에 관한 것이다. 본 발명의 양태는 그 위에 제2 층을 에피택셜 성장시킬 수 있을 정도의 충분 한 두께를 갖는 층을 웨이퍼 본딩 단계 후에 배면으로부터 박층화시키는데서 찾아볼 수 있다. 그러한 방법에 의해 층의 에피택셜 성장을 행하는 것이 간단하게 가능해진다.
본 발명에 따라 개개의 부분 단계를 연계시킴으로써, 2개의 게이트 영역의 제어 작용에 의해 숏 채널 효과가 현격하게 줄어드는 평면 이중 게이트 트랜지스터가 제조되게 된다.

Claims (12)

  1. - 기판 상에서 기판의 제1 측면 상에 제2 층의 에피택셜 성장을 위한 최소 두께보다 더 두꺼운 두께를 갖는 제1 층을 형성하고;
    - 상기 제1 층 상에 상기 제2 층을 에피택셜 성장시키며;
    - 상기 제2 층 상에 제3 층을 형성하고;
    - 상기 제3 층 상에 핸들링 웨이퍼를 접합하며;
    - 상기 기판을 상기 제1 측면과 대향된 제2 측면으로부터 제거하고;
    - 상기 제1 층을 부분 영역에서 상기 제2 측면으로부터 박층화시켜 그러한 박층화 후에 상기 제1 층이 에피택셜 성장을 위한 최소 두께보다 더 얇은 두께를 가지게 하는 것을 특징으로 하는 층 어레이의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 층 및 제2 층이 결정질 실리콘으로 이뤄지도록 하는 것을 특징으로 하는 층 어레이의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    얇은 제1 층의 두께를 50 ㎚ 미만으로 하는 것을 특징으로 하는 층 어레이의 제조 방법.
  4. 제 3 항에 있어서,
    상기 얇은 제1 층의 두께를 20 ㎚ 미만으로 하는 것을 특징으로 하는 층 어레이의 제조 방법.
  5. 제 4 항에 있어서,
    상기 얇은 제1 층의 두께를 2 ㎚ 내지 20 ㎚로 하는 것을 특징으로 하는 층 어레이의 제조 방법.
  6. - 기판 상에서 기판의 제1 측면 상에 제2 층의 에피택셜 성장을 위한 최소 두께보다 더 두꺼운 두께를 갖는 제1 층을 형성하고;
    - 상기 제1 층 상에 상기 제2 층을 에피택셜 성장시키며;
    - 상기 제2 층의 부분 영역 상에 제1 게이트 영역을 형성하고;
    - 상기 제2 층의 노출된 영역 및 상기 제1 게이트 영역 상에 제3 층을 형성하며;
    - 상기 제3 층 상에 핸들링 웨이퍼를 접합하고;
    - 상기 기판을 제1 측면과 대향된 제2 측면으로부터 제거하며;
    - 상기 제1 층을 부분 영역에서 상기 제2 측면으로부터 박층화시켜 그러한 박층화 후에 상기 제1 층이 에피택셜 성장을 위한 최소 두께보다 더 얇은 두께를 가지게 하는 것을 특징으로 하는 층 어레이의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 층 및 제2 층이 결정질 실리콘으로 이뤄지도록 하는 것을 특징으로 하는 층 어레이의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    얇은 제1 층의 두께를 50 ㎚ 미만으로 하는 것을 특징으로 하는 층 어레이의 제조 방법.
  9. 제 8 항에 있어서,
    상기 얇은 제1 층의 두께를 20 ㎚ 미만으로 하는 것을 특징으로 하는 층 어레이의 제조 방법.
  10. 제 9 항에 있어서,
    상기 얇은 제1 층의 두께를 2 ㎚ 내지 20 ㎚로 하는 것을 특징으로 하는 층 어레이의 제조 방법.
  11. 제 6 항 또는 제 7 항에 있어서,
    얇은 제1 층 상에서 상기 제2 측면으로부터 상기 제2 게이트 영역 주위에 제4 층을 옆에서 에피택셜 성장시키는 것을 특징으로 하는 층 어레이의 제조 방법.
  12. 제 6 항 또는 제 7 항에 있어서,
    상기 제1 게이트 영역 및/또는 제 2 게이트 영역 주위에 레이즈드 소스 영역 및 레이즈드 드레인 영역을 형성하는 것을 특징으로 하는 층 어레이의 제조 방법.
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