DE102004032917A1 - Schichtanordnung und Verfahren zum Herstellen einer Schichtanordnung - Google Patents

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Abstract

Die Erfindung betrifft eine Schichtanordnung und ein Verfahren zum Herstellen einer Schichtanordnung. DOLLAR A Bei einem Verfahren zum Herstellen einer Schichtanordnung wird auf einem Substrat auf einer ersten Seite des Substrats eine erste Schicht mit einer Dicke ausgebildet, welche Dicke größer als eine Mindestdicke für epitaktisches Aufwachsen ist, wird auf der ersten Schicht eine zweite Schicht epitaktisch aufgewachsen und wird auf der zweiten Schicht eine dritte Schicht ausgebildet. Ferner wird auf der dritten Schicht ein Handlingwafer gebondet, wird das Substrat von einer zweiten Seite, welche der ersten Seite entgegengesetzt ist, her entfernt und die erste Schicht in Teilbereichen von der zweiten Seite her gedünnt, so dass die erste Schicht nach dem Dünnen eine Dicke aufweist, welche geringer als die Mindestdicke für epitaktisches Aufwachsen ist.

Description

  • Die Erfindung betrifft eine Schichtanordnung und ein Verfahren zum Herstellen einer Schichtanordnung.
  • Eine der Herausforderungen bei der Herstellung eines planaren Doppel-Gate-Transistors und/oder Silizium-on-Insulator-Metall-Oxid-Halbleiter-Transistors (SOI-MOS-Transistor) ist es, parasitäre Widerstände an dem Sourcebereich und dem Drainbereich zu reduzieren. Eine Möglichkeit, die parasitären Widerstände teilweise zu verringern, ist das epitaktische Ausbilden einer Schicht aus Silizium auf einer sehr dünnen Schicht, aus welcher auch der Kanalbereich gebildet wird. Eine solche epitaktisch aufgewachsene Siliziumschicht wird auch raised silicon genannt. Durch das Aufwachsen der zusätzlichen Siliziumschicht ist im auszubildenden Sourcebereich und im auszubildenden Drainbereich genug Material für eine nachfolgende Silizidierung und ein Ausbilden von Kontakten vorhanden.
  • Bei dem epitaktischen Aufwachsen einer Siliziumschicht ist jedoch eine Mindestdicke der Schicht nötig, auf welcher die Siliziumschicht epitaktisch ausgebildet wird, d.h. der so genannten Keimschicht. Die Mindestdicke beträgt etwa 20 nm. Unterhalb der Mindestdicke ist es nur sehr schwer möglich, eine gleichmäßige Siliziumschicht epitaktisch auszubilden.
  • Diese Mindestdicke von etwa 20 nm führt jedoch bei der weiter fortschreitender Skalierung der SOI planaren Metall-Oxid-Halbleiter-Feldeffekt-Transistoren (MOSFET) zu Problemen. In der Silizium-Technologie wird die Leistungsfähigkeit des einzelnen Bauelements unter anderem durch die Kurzkanal-Effekte deutlich verschlechtert. Zu diesen unerwünschten Kurzkanal-Effekten zählen zum Beispiel: eine sich abschwächende Zunahme des Drain-Stroms mit zunehmender Gate-Spannung, eine Abhängigkeit der Schwellenspannung vom Arbeitspunkt und ein Durchgreifen von Sourcebereich und Drainbereich (punch through).
  • Es ist bekannt, dass sich diese Kurzkanal-Effekte abschwächen, so lange die Dicke der Schicht des Kanalbereichs etwa ein Drittel bis ein Viertel der Länge des Kanalbereichs nicht überschreitet. Somit kommt es bei einer projektierten Gatelänge von 10 nm bis 30 nm für planare Doppel-Gate-MOSFETs zu Problemen, da die Dicke der Schicht des Kanalbereichs nicht mehr ausreicht, um darauf eine raised silicon Schicht epitaktisch aufzuwachsen. Anders gesagt müsste bei der projektierten Gatelänge von 10 nm bis 30 nm die Dicke des Kanalbereichs zwischen etwa 2,5 nm und 10 nm betragen, wohingegen für ein epitaktsiches Aufwachsen einer Siliziumschicht die Dicke der Keimschicht mindestens 20 nm betragen müsste. Dieser Widerspruch ist ein gravierendes Problem bei dem Herstellen eines planaren Doppel-Gate-MOSFET.
    •
  • Der Erfindung liegt das Problem zugrunde, eine Schichtanordnung und ein Verfahren zum Herstellen einer Schichtanordnung zu schaffen, bei dem die Probleme, welche mit dem epitaktischen Aufwachsen verbunden sind, überwunden werden und wobei beim Herstellungsverfahren bekannte und einfache Verfahrensschritte der Silizium-Technik eingesetzt werden können.
  • Das Problem wird durch eine Schichtanordnung und ein Verfahren zum Herstellen eines Schichtanordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Bei einem Verfahren zum Herstellen einer Schichtanordnung, wird auf einem Substrat auf einer ersten Seite des Substrats eine erste Schicht mit einer Dicke ausgebildet, welche Dicke größer als eine Mindestdicke für epitaktisches Aufwachsen einer zweiten Schicht ist, wird auf der ersten Schicht die zweite Schicht epitaktisch aufgewachsen und wird auf der zweiten Schicht eine dritte Schicht ausgebildet. Ferner wird auf der dritten Schicht ein Handlingwafer gebondet, wird das Substrat von einer zweiten Seite, welche der ersten Seite entgegengesetzt ist, her entfernt und die erste Schicht in Teilbereichen von der zweiten Seite her gedünnt, so dass die erste Schicht nach dem Dünnen eine Dicke aufweist, welche geringer als die Mindestdicke für epitaktisches Aufwachsen ist.
  • Eine Schichtanordnung weist eine erste Schicht mit einer Schichtdicke, welche geringer als die Mindestdicke für epitaktisches Aufwachsen ist, eine zweite Schicht, welche auf der ersten Schicht epitaktisch aufgewachsen ist und eine dritte Schicht auf. Vorzugsweise weist ein Transistor eine solche Schichtanordnung auf. Besonders bevorzugt weist ein Doppel-Gate-Transistor eine solche Schichtanordnung auf.
  • Anschaulich kann ein Aspekt der Erfindung darin gesehen werden, dass beim Herstellen einer Schichtanordnung, welche eine dünne erste Schicht, d.h. eine Schicht mit einer Dicke, welche geringer als eine Mindestschichtdicke ist, welche ein epitaktisches Aufwachsen einer zweiten Schicht ermöglicht, aufweist, auf welcher eine zweite Schicht epitaktisch aufgewachsen ist, die zweite Schicht auf einer Vorderseite einer dicken ersten Schicht, d.h. einer Schicht mit einer Dicke, welche größer als die Mindestdicke ist, die es ermöglicht eine zweite Schicht epitaktisch aufzuwachsen, aufgewachsen wird. Nachfolgend kann die dicke erste Schicht dann von der Rückseite gedünnt werden. Hierdurch ist es möglich, Schichtdicken der gedünnten ersten Schicht zu erreichen, welche Schichtdicken es nicht ermöglichen eine Schicht epitaktisch aufzuwachsen. Durch das Dünnen nach einem Waferbondschritt ist es somit möglich, eine Schichtdicke der ersten Schicht zu erzielen, welche ausreichend gering sind, um beispielsweise Kurzkanal-Effekte bei einem Transistor abzuschwächen.
  • Mittels des erfindungsgemäßen Verfahrens zum Herstellen einer Schichtanordnung ist es auf einfache Weise möglich, eine Schichtanordnung mit einer auf einer dünnen ersten Schicht epitaktisch aufgewachsenen zweiten Schicht zu erhalten, einer so genannten raised Schicht.
  • Unter der ersten Seite kann anschaulich eine erste Hauptseite des Substrats, z.B. die Oberseite des Substrats, verstanden werden. Das Merkmal "von einer zweiten Seite aus", welche der ersten Seite entgegengesetzt ist, kann dann anschaulich als von der zu der ersten Seite entgegengesetzten Seite aus, im Beispiel "von Unten", verstanden werden. D.h. auf einer ersten Schicht wird auf der Vorderseite eine zweite Schicht epitaktisch aufgewachsen und anschließend wird die erste Schicht von der Rückseite her gedünnt, sodass danach eine dünne erste Schicht und eine epitaktsich darauf aufgewachsene zweite Schicht vorhanden sind. Die Mindestdicke für epitaktisches Aufwachsen hängt hierbei auch von den einzelnen Prozessparametern, wie Material, Temperatur, Druck, usw. ab.
  • Die Möglichkeit des rückseitigen Dünnens nach einem Waferbondschritt eröffnet zusätzliche Möglichkeiten für zusätzliche Prozessschritte, für das Ausbilden von Schichten, für ein Übertragen von Schichten mittels Waferbonden oder für verschiedene Materialkombinationen, zum Beispiel durch das Einbringen von neuen Materialien oder das Bonden zweier Wafer aus verschiedenen Materialien. Insbesondere ist es möglich die erste Schicht, welche anschaulich als Keimschicht für das Aufwachsen der zweiten Schicht betrachtet werden kann, beim Aufwachsen der zweiten Schicht in einer Dicke bereitzustellen, welche für die Epitaxie ausreichend ist. Nachfolgend wird ein Waferbondschritt durchgeführt, wodurch die Möglichkeit gegeben ist, die erste Schicht von der Rückseite her zu dünnen.
  • In dieser Anmeldung wird unter einer dünnen Schicht vorzugsweise eine Schicht mit einer Dicke verstanden, welche Dicke ein epitaktisches Aufwachsen einer zweiten Schicht nicht oder nur sehr schwer ermöglicht, d.h. welche geringer als die Mindestdicke für epitaktisches Aufwachsen ist, wohingegen unter einer dicken Schicht vorzugsweise eine Schicht mit einer Dicke verstanden wird, welche größer als die Mindestdicke für ein epitaktischen Aufwachsen einer zweiten Schicht ist, und ein epitaktischen Aufwachsen auf einfache Weise ermöglicht.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen. Die weiteren Ausgestaltungen der Erfindung, die im Zusammenhang mit dem erfindungsgemäßen Verfahren beschrieben sind, gelten auch für die erfindungsgemäße Schichtanordnung.
  • Vorzugsweise ist die dicke erste Schicht und die zweite Schicht aus kristallinen Silizium.
  • Kristallines Silizium ist ein geeignetes Material für ein epitaktisches Ausbilden von Schichten in einer Schichtanordnung. Aus kristallinen Silizium können beispielsweise sowohl Source/Drainbereiche als auch ein Kanalbereich eines Transistors ausgebildet werden.
  • In einer Weiterbildung beträgt die Dicke der gedünnten ersten Schicht weniger als 50 nm, vorzugsweise weniger als 20 nm, weiter bevorzugt zwischen 2 nm und 20 nm und besonders bevorzugt zwischen 3 nm und 15 nm.
  • Mittels des erfindungsgemäßen Verfahren ist es möglich eptaktisch aufgewachsene Schichten auf Keimschichten zu erhalten, welche in einer fertiggestellten Schichtanordnung eine Schichtdicke aufweisen, welche unterhalb der Schichtdicke liegt, welche in herkömmlichen Verfahren für eine Keimschicht nötig sind. Somit sind mittels des erfindungsgemäßen Verfahrens beispielsweise auch Dicken eines Kanalbereichs eines Transistors möglich, welche auch bei einer Gatelänge im Bereich von 10 nm bis 30 nm ausreichend gering sind, um Kurzkanal-Effekte weitgehend zu vermeiden.
  • Vorzugsweise wird auf der gedünnten ersten Schicht von der zweiten Seite her eine erste Schichtenfolge ausgebildet.
  • Durch das Ausbilden einer ersten Schichtenfolge von der zweiten Seite der ersten Schicht her ist es möglich, komplexe Schichtanordnungen, welche beispielsweise komplexe integrierte Schaltkreise sein können, auszubilden. Vorzugsweise ist eine solche erste Schichtenfolge ein Gatebereich eines Transistors.
  • Besonders bevorzugt wird auf Teilbereichen der gedünnten ersten Schicht von der zweiten Seite her eine vierte Schicht epitaktisch aufgewachsen.
  • In den Teilbereichen der ersten Schicht, auf denen die zweite Schicht epitaktisch aufgewachsen wurde, ist es möglich eine vierte Schicht epitaktisch von der zweiten Seite her aufzuwachsen. Das Verfahren ermöglich somit ein zweimaliges epitaktischen Aufwachsen von Schichten auf eine Schicht. Anschaulich einmal von der Oberseite und einmal von der Unterseite der ersten Schicht. Dadurch werden zusätzliche Prozessschritte und besonders ausgestaltete Schichtanordnungen möglich. Vorzugsweise ist die vierte Schicht eine kristalline Siliziumschicht.
  • In einer Weiterbildung wird mittels der Schichtanordnung ein Transistor mit einem raised Sourcebereich und mit einem raised Drainbereich ausgebildet.
  • Das Verfahren ist besonders geeignet, um einen Transistor mit einem raised Sourcebereich und einem raised Drainbereich herzustellen, welche vorzugsweise aus der epitaktisch aufgewachsenen zweiten Schicht gebildet werden. Zur Ausbildung des raised Sourcebereichs und des raised Drainbereichs wird die zweite Schicht vorzugsweise nur selektiv epitaktisch auf der ersten Schicht aufgewachsen, d.h. die zweite Schicht wird nur in Teilbereichen der ersten Schicht aufgewachsen.
  • Mittels der Schichtanordnung kann ein Doppel-Gate-Transistor ausgebildet werden.
  • Das Verfahren ist besonders geeignet, um einen Doppel-Gate-Transistor herzustellen. Mittels des Waferbonden und des Dünnens einer ersten Schicht ist es möglich erst auf einer Vorderseite der ersten Schicht einen ersten Gatebereich und einen raised Sourcebereich und einen raised Drainbereich auszubilden und nach dem Waferbonden und dem Dünnen auf der Rückseite der ersten Schicht einen zweiten Gatebereich und einen raised Sourcebereich und einen raised Drainbereich auszubilden, wodurch es ermöglicht wird, einen Kanalbereich in einer geringen Dicke auszubilden, welche Dicke geeignet ist, Kurzkanal-Effekte zu verringern.
  • Bevorzugt wird aus der gedünnten ersten Schicht ein Kanalbereich des Transistors ausgebildet.
  • Durch das erfindungsgemäße Verfahren ist es möglich einen dünnen Kanalbereich herzustellen, so dass Kurzkanal-Effekte auch bei geringen Gatelängen reduziert werden können und gleichzeitig auf dem Kanalbereich eine zweite Schicht, vorzugsweise selektiv, epitaktisch auszubilden.
  • Besonders bevorzugt wird aus der zweiten Schicht der raised Sourcebereich und der raised Drainbereich des Transistors ausgebildet.
  • Durch das beschriebene Verfahren ist es auf besonders effektive Weise möglich einen Transistor mit einem raised Sourcebereich und einem raised Drainbereich herzustellen.
  • In einem Ausführungsbeispiel wird auf Teilbereichen der ersten Schicht vor dem Dünnen eine zweite Schichtenfolge ausgebildet.
  • Die zweite Schichtenfolge kann beispielsweise ein erster Gatebereich eines Doppel-Gate-Transistors sein, welcher in Teilbereichen der ersten Schicht, welche als Kanalbereich des Doppel-Gate-Transistors verwendet werden kann, ausgebildet wird. Dieses Ausführungsbeispiel ist insbesondere in Verbindung mit der Ausgestaltung vorteilhaft, bei der die erste Schichtenfolge ausgebildet wird, welche dann einen zweiten Gatebereich des Doppel-Gate-Transistors darstellt.
  • Mit dem erfindungsgemäßen Verfahren wird mittels bekannter Verfahrensschritte der Silizium-Technik auf einfache und kostengünstige Weise eine Schichtenanordnung geschaffen, welche eine erste dünne Schicht, auf welcher eine zweite Schicht epitaktisch aufgewachsen ist, und eine dritte Schicht aufweist.
  • Das erfindungsgemäße Verfahren ist beispielsweise für das Herstellen eines planaren Doppel-Gate-Transistors geeignet. Die dünne erste Schicht kann den Kanalbereich des Doppel-Gate-Transistors bilden und die zweite Schicht kann verwendet werden, um einen raised Sourcebereich und einen raised Drainbereich auszubilden. Die dritte Schicht kann dabei beispielsweise eine Passivierungsschicht sein, welche auf dem Sourcebereich und dem Drainbereich ausgebildet wird und auf die ein Handlingwafer gebondet wird.
  • Mittels des erfindungsgemäßen Verfahrens lassen sich ferner auch Single-Gate-Transistoren herstellen.
  • Ein Ausführungsbeispiel der Erfindung ist in den Figuren dargestellt und wird im Weiteren näher erläutert.
    •
  • Es zeigen:
  • 1 eine schematische Draufsicht, welche ein schematisches Layout eines Doppel-Gate-Transistors darstellt.
  • 2 eine schematische Querschnittsansicht einer Schichtanordnung nach Teilschritten eines Verfahrens gemäß dem Ausführungsbeispiel zur Herstellung eines Doppel-Gate-Transistors;
  • 3 eine schematische Querschnittsansicht einer Schichtanordnung des Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors, welche hauptsächlich dem Ausbilden eines ersten Gatebereichs dienen;
  • 4 eine schematische Querschnittsansicht einer Schichtanordnung des Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors, welche hauptsächlich dem epitaktischen Ausbilden einer Siliziumschicht und dem Ausbilden einer Passivierungsschicht dienen;
  • 5 eine schematische Querschnittsansicht einer Schichtanordnung des Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors, welche hauptsächlich dem Ausführen eines Waferbondschrittes dienen;
  • 6 eine schematische Querschnittsansicht einer Schichtanordnung des Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors, welche hauptsächlich dem Dünnen eines Kanalbereichs dienen;
  • 7 eine schematische Querschnittsansicht einer Schichtanordnung des Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors, welche hauptsächlich dem Ausbilden einer Isolation dienen;
  • 8 eine schematische Querschnittsansicht einer Schichtanordnung des Ausführungsbeispiels nach zusätzlichen Teilschritten zur Herstellung des Doppel-Gate-Transistors, welche hauptsächlich dem Ausbilden eines zweiten Gatebereichs dienen; und
  • 9 eine schematische Querschnittsansicht des fertiggestellten Doppel-Gate-Transistors entlang der Gates.
  • Bezugnehmend auf die Figuren werden Teilschritte eines erfindungsgemäßes Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors gemäß einem Ausführungsbeispiel der Erfindung näher erläutert.
  • 1 zeigt eine schematische Draufsicht, welche ein schematische Layout eines Doppel-Gate-Transistors 100 zeigt. Die 1 dient hauptsächlich der Veranschaulichung des schematischen Layouts des Doppel-Gate-Transistors 100 und der Veranschaulichung der verschiedenen photolithographischen Bereiche, welche bei einem nachfolgend beschriebenen Verfahren zum Herstellen des Doppel-Gate-Transistors 100 mittels photolithographischer Masken definiert werden. Zur Erhöhung der Übersichtlichkeit ist in 1 keine Einkapselung des gesamten Doppel-Gate-Transistors 100 dargestellt.
  • Der Doppel-Gate-Transistor 100 weist einen unteren Gatebereich auf, welcher in 1 verdeckt ist und nur durch eine erste Kontaktierung 101, vorzugsweise aus einem Metall, angedeutet ist. Ferner weist der Doppel-Gate-Transistor 100 einen oberen Gatebereich 102 auf, welcher gemäß diesem Ausführungsbeispiel aus Polysilizium gebildet ist.
  • Der in 1 gezeigte Doppel-Gate-Transistor 100 weist ferner eine Einkapselung 103 auf, welche den Bereich des oberen Gatebereichs 102 und des unteren Gatebereichs nach außen elektrisch isoliert. Die Einkapselung 103 ist vorzugsweise aus Siliziumnitrid (Si3N4) oder Siliziumoxid (SiO2) gebildet.
  • Ferner weist der erfindungsgemäße Doppel-Gate-Transistor 100 einen Drainbereich 104 und einen Sourcebereich 105 auf, welche beide vorzugsweise aus Silizium ausgebildet sind. In dem Drainbereich 104 ist eine zweite Kontaktierung 106, welche vorzugsweise aus Metall gebildet ist, dargestellt. In dem Sourcebereich ist eine dritte Kontaktierung 107, welche vorzugsweise aus Metall gebildet ist, dargestellt.
  • Zum leichteren Verständnis der nachfolgenden Figuren und des anhand der nachfolgenden Figuren erläuterten Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors sind in 1 noch Linien eingezeichnet, entlang derer die nachfolgend dargestellten Querschnittsansichten geschnitten sind, und Bereiche, in welchen beim Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors photolithographische Schritte durchgeführt werden.
  • Im Einzelnen sind das die Schnittlinie G-G, welche entlang der Gatebereiche des planaren Doppel-Gate-Transistors führt, und die Schnittlinie S-D, welche entlang des Sourcebereichs und des Drainbereichs des planaren Doppel-Gate-Transistors führt. Ferner ist mittels der Umrisslinie 108 eine photolithographische Maske angedeutet, welche in einem ersten photolithographischen Schritt verwendet wird, bei dem der Bereich des unteren Gatebereichs des planaren Doppel-Gate-Transistors definiert wird. Mittels der Umrisslinie 109 ist eine photolithographische Maske angedeutet, welche in einem zweiten photolithographischen Schritt verwendet wird, bei dem der aktive Bereich, d.h. der Sourcebereich, der Drainbereich und der Kanalbereich des planaren Doppel-Gate-Transistors, definiert wird. Mittels der Umrisslinie 110 ist eine photolithographische Maske angedeutet, welche in einem dritten photolithographischen Schritt, bei dem der Bereich des oberen Gatebereichs des planaren Doppel-Gate-Transistors definiert wird, verwendet wird.
  • Im Folgenden wird anhand von 2 bis 9 ein Verfahren zum Herstellen eines planaren Doppel-Gate-Transistors beschrieben.
  • In 2 ist eine schematische Darstellung einer Schichtanordnung 200 gezeigt, welche einem Silizium-auf-Isolator-Substrat (Silicon-On-Insulator-Substrat, SOI-Substrat) entspricht. Die Schichtanordnung weist einen Silizium-Trägerwafer 201, auf welchem eine erste Siliziumoxidschicht 202 als Isolatorschicht ausgebildet ist. Auf der ersten Siliziumoxidschicht 202 ist eine erste Siliziumschicht 203 ausgebildet. Die erste Siliziumschicht 203 weist eine Dicke auf, welche es zulässt, dass auf ihr eine Siliziumschicht epitaktisch ausgebildet wird. Die Dicke der ersten Siliziumschicht 202 beträgt mehr als 10 nm, vorzugsweise mehr als 20 nm, besonders bevorzugt zwischen 20 nm und 50 nm. Die erste Siliziumschicht ist vorzugsweise aus kristallinen Silizium.
  • Nachfolgend werden mit Bezug auf die 3 Teilschritte des Verfahrens zum Herstellen des planaren Doppel-Gate-Transistors beschrieben, welche hauptsächlich einem Ausbilden eines ersten Gatebereichs dienen.
  • Ausgehend von der Schichtanordnung 200 wie sie in 2 gezeigt ist, wird die erste Siliziumschicht 203 oxidiert und strukturiert, so dass eine erste Gate-isolierende Schicht 304 aus Siliziumoxid gebildet wird. Nachfolgend wird auf der Gate-isolierenden Schicht 304 eine erste Polysiliziumschicht 305, welche anschließend vorzugsweise dotiert wird, ausgebildet. Anstelle von Polysilizium kann für die Schicht 305 auch ein anderes leitfähiges Material verwendet werden. Nachfolgend wird eine erste Siliziumnitridschicht 306 ausgebildet. Ferner wird eine in 3 nicht dargestellte zweite Siliziumoxidschicht ausgebildet, welche für einen nachfolgenden Ätzschritt als Hartmaske verwendet wird. Aus der ersten Polysiliziumschicht 305 wird später der untere Gatebereich ausgebildet und aus der ersten Siliziumnitridschicht 306 wird später ein Teil der Einkapselung des unteren Gatebereichs ausgebildet.
  • Nachfolgend wird ein erster photolithographischer Schritt durchgeführt. Hierzu wird unter Verwendung einer ersten Maske, welche dem in 1 mittels der Linie 108 angedeuteten Bereich entspricht, ein Photolack aufgebracht, um die zweite Siliziumoxidschicht als Hartmaske zu strukturieren. Anschließend werden in einem ersten Ätzschritt die erste Siliziumnitridschicht 306 und die erste Polysiliziumschicht 305 geätzt. Als Ätzstopp kann hierbei die Gate-isolierende Schicht 304 des ersten Gatebereichs, d.h. des unteren Gatebereichs, verwendet werden. Anschließend wird die zweite Siliziumoxidschicht, welche als Hartmaske für den ersten Ätzschritt verwendet wurde, entfernt.
  • Nachfolgend wird eine zweite Schicht aus Siliziumnitrid 307 ausgebildet, wobei das Ausbilden vorzugsweise mittels konformen Abscheidens durchgeführt wird. Anschließend wird die dritte Siliziumnitridschicht 307 in einem zweiten Ätzschritt anisotrop geätzt, wodurch Spacer 307 aus Siliziumnitrid ausgebildet werden. Bei dem zweiten Ätzschritt wird die Gate-isolierende Schicht 304 als Ätzstoppschicht verwendet. Die Spacer 307 aus Siliziumnitrid dienen einer Einkapselung des unteren Gatebereichs 305. Nachfolgend wird die Gate-isolierende Schicht 304 in einem dritten Ätzschritt geätzt, hierbei kann die Einkapselung des unteren Gatebereichs, d.h. die Spacer 307, als Maske dienen. Als Ätzstoppschicht kann die erste Siliziumschicht 203 verwendet werden. Alternativ zum Verwenden einer Hartmaske aus Siliziumoxid im ersten Ätzschritt kann auch ein Photolithographieschritt unter Verwendung einer Maske aus Photolack durchgeführt werden.
  • Mit den unter Bezug auf 3 beschriebenen Teilschritten ist der untere Gatebereich des planaren Doppel-Gate-Transistors und dessen Einkapselung ausgebildet.
  • Nachfolgend werden unter Bezugnahme auf 4 Teilschritte des Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich der epitaktischen Ausbildung einer zweiten Siliziumschicht und dem Ausbilden einer Passivierungsschicht dienen.
  • Ausgehend von der Schichtanordnung, welche in 3 dargestellt ist, wird selektiv eine zweite Siliziumschicht 408 mittels Epitaxie auf der ersten Siliziumschicht 203 ausgebildet, d.h. auf den mittels des dritten Ätzschrittes freiliegenden Bereichen der ersten Siliziumschicht 203 wird die zweite Siliziumschicht 408 aufgewachsen. Da die erste Siliziumschicht 203 dick genug gewählt wurde, ist das epitaktische Aufwachsen der zweiten Siliziumschicht 408 auf einfache Weise möglich. Nachfolgend wird auf der Schichtanordnung 200 eine dicke dritte Siliziumoxidschicht 409 ausgebildet, welche einer Passivierung der Schichtanordnung 200 dient und welche nachfolgend, vorzugsweise mittels chemisch mechanischen Polierens planarisiert wird. Die zweite Siliziumschicht ist vorzugsweise aus kristallinen Silizium.
  • Mit den unter Bezug auf 4 beschriebenen Teilschritten ist das epitaktische Aufwachsen der zweiten Siliziumschicht 408 und das Ausbilden der Passivierungsschicht 409 abgeschlossen.
  • Nachfolgend werden unter Bezugnahme auf 5 Teilschritte des Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem Waferbonden dienen.
  • Ausgehend von der Schichtanordnung, welche in 4 dargestellt ist, wird ein Handlingwafer 510, welcher eine dicke vierte Siliziumoxidschicht 511 und eine dritte Siliziumschicht 512 aufweist, mit der vierten Siliziumoxidschicht 511 auf die planarisierte dritte Siliziumoxidschicht 409 gebondet. Anschaulich weist der Handlingwafer 510 auf seinen Seiten die vierte Siliziumoxidschicht 511 auf. Die vierte Siliziumoxidschicht 510 kann vorzugsweise mittels thermischer Oxidation der dritten Siliziumschicht 512 des Handlingwafer 510 ausgebildet werden. Ferner ist in 5 schematisch eine Bond-Schnittstelle 513 dargestellt, welche die Fläche darstellt, an welcher die in 4 dargestellte Schichtanordnung und der Handlingwafer aneinander gebondet werden.
  • Die dritte Siliziumoxidschicht 409 der Schichtanordnung aus 4 kann, nachdem sie planarisiert wurde, und vor dem Waferbonden chemisch oder mittels Plasmas aktiviert werden. Nach dem Waferbondschritt wird die gesamte Schichtanordnung 200 thermisch behandelt. Für die nachfolgenden Teilschritte wird die Schichtanordnung umgedreht. Deshalb ist ab 5 die Schichtanordnung in den nachfolgenden Figuren gedreht dargestellt, so dass in 5 gegenüber 4 oben mit unten vertauscht ist.
  • Nachfolgend werden unter Bezugnahme auf 6 Teilschritte des Verfahrens zum Herstellen des planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem Dünnen der ersten Siliziumschicht dienen.
  • Ausgehend von der Schichtanordnung, welche in 5 dargestellt ist, wird der Silizium-Trägerwafer 201 entfernt. Dies wird vorzugsweise mittels Schleifens oder mittels so genannten Smart-Cut durchgeführt. Nachfolgend werden in einem vierten Ätzschritt mögliche Reste des Silizium-Trägerwafer 201 mittels alkalischer Lösungen selektiv rückgeätzt. Die Rückätzung kann beispielsweise mittels Ethylen Diamin Pyrochatechol (EDP), Tetra-Methyl Ammonium Hydroxid (TMAH), Kaliumhydroxid (KOH) oder Cholin (2-Hydroxyethyl-Trimethyl-Ammoniumhydroxid) vorgenommen werden. Die aufgezählten Ätzlösungen besitzen eine Selektivität zwischen Silizium und Siliziumoxid. Die erste Siliziumoxidschicht 202 des SOI-Substrats wird für den vierten Ätzschritt als Ätzstoppschicht verwendet.
  • Nachfolgend wird die erste Siliziumoxidschicht 202 in einem selektiven fünften Ätzschritt entfernt. Hierzu wird ein Ätzmittel verwendet, welches selektiv zu Silizium, ist. Der fünfte Ätzschritt kann beispielsweise mittels Fluorwasserstoff (HF) durchgeführt werden. Als Ätzstoppschicht kann hierbei die erste Siliziumschicht 203 verwendet werden.
  • Anschließend wird die erste Siliziumschicht 203, aus welcher nachfolgend der Kanalbereich des Doppel-Gate-Transistors ausgebildet wird, gedünnt. Vorzugsweise wird die Dünnung der ersten Siliziumschicht 203 mittels teilweiser Oxidation, wodurch eine fünfte Siliziumoxidschicht 614 ausgebildet wird, durchgeführt. Anschließend wird die fünfte Siliziumoxidschicht 614 mittels eines sechsten Ätzschrittes entfernt. Alternativ zur Oxidation und anschließender Rückätzung kann die Dünnung auch mittels chemisch mechanischen Polierens durchgeführt werden.
  • Mit den unter Bezug auf 6 beschriebenen Teilschritten ist das Entfernen des Silizium-Trägerwafer und das Dünnen der ersten Siliziumschicht abgeschlossen, wobei in 6 noch die Schichtanordnung mit der fünften Siliziumoxidschicht 614 dargestellt ist. Mit dem Dünnen der ersten Siliziumschicht 203, aus der nachfolgend der Kanalbereich des Doppel-Gate-Transistors ausgebildet wird, wird sichergestellt dass die Dicke des Kanalbereichs nicht mehr als ein Drittel bis ein Viertel der Gatelänge beträgt, wodurch das Auftreten von Kurzkanal-Effekten reduziert werden kann.
  • Nachfolgend werden unter Bezugnahme auf 7 Teilschritte des Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich einer Isolation des Sourcebereichs und des Drainbereichs dienen.
  • Nach dem Entfernen der fünften Siliziumoxidschicht 614 mittels selektiven Ätzens wird ein zweiter photolithographischer Schritt durchgeführt, mittels welchem der aktive Bereich, d.h. der Bereich, in welchem nachfolgend der Sourcebereich, der Drainbereich und der Kanalbereich ausgebildet werden, definiert wird. Als Maske für den zweiten photolithographischen Schritt, wird eine Maske verwendet, welche der zweiten Umrisslinie 109 in 1 entspricht, wobei im zweiten photolithographischen Schritt ein Photolack belichtet und entwickelt wird. Nachfolgend werden die erste Siliziumschicht und die zweite Siliziumschicht 409 mittels eines siebten Ätzschrittes entfernt, wobei die dritte Siliziumoxidschicht 409 als Ätzstoppschicht verwendet wird.
  • Anschließend wird eine dritte Siliziumnitridschicht 715 auf der Schichtanordnung 200 ausgebildet. Das Ausbilden der dritten Siliziumnitridschicht 715 wird vorzugsweise mittels konformen Abscheidens durchgeführt. Nachfolgend wird die dritte Siliziumnitridschicht 715 mittels eines achten anisotropen Ätzschrittes geätzt, wodurch Spacer 715 aus Siliziumnitrid ausgebildet werden, welche eine Isolation für die erste Siliziumschicht 203 und die zweite Siliziumschicht 409, d.h. für den Sourcebereich und den Drainbereich des Doppel-Gate-Transistors, bilden.
  • Mit den unter Bezug auf 7 beschriebenen Teilschritten ist das Ausbilden einer Isolation für den Sourcebereich und den Drainbereich abgeschlossen.
  • Nachfolgend werden unter Bezugnahme auf 8 Teilschritte des Verfahrens zum Herstellen eines planaren Doppel-Gate-Transistors erläutert, welche hauptsächlich dem Ausbilden eines zweiten Gatebereichs dienen.
  • Ausgehend von der Schichtanordnung 200, wie sie in 7 dargestellt ist, wird die erste Siliziumschicht 203, vorzugsweise thermisch, oxidiert, wodurch eine sechste Siliziumoxidschicht 816 ausgebildet wird. Die sechste Siliziumoxidschicht 816 bildet nachfolgend eine zweite Gate-isolierende Schicht, welche als Gateisolierung des zweiten Gatebereichs gegenüber dem Kanalbereich des planaren Doppel-Gate-Transistors dient. Nachfolgend wird auf der Schichtanordnung eine zweite Polysiliziumschicht 817 ausgebildet, welche nachfolgend vorzugsweise dotiert wird und den zweiten Gatebereich, d.h. den oberen Gatebereich, des planaren Doppel-Gate-Transistors bildet. Alternativ kann der zweite Gatebereich anstatt mittels einer Schicht aus Polysilizium auch mittels einer Schicht aus einem anderen leitfähigen Material ausgebildet werden.
  • Nachfolgend wird eine vierte Siliziumnitridschicht 818 ausgebildet. Ferner wird eine in 8 nicht dargestellte siebte Siliziumoxidschicht ausgebildet, welche für einen nachfolgenden Ätzschritt als Hartmaske verwendet wird. Aus der zweiten Polysiliziumschicht 817 wird später der obere Gatebereich ausgebildet und aus der vierten Siliziumnitridschicht 818 wird später ein Teil der Einkapselung des oberen Gatebereichs ausgebildet.
  • Nachfolgend wird ein dritter photolithographischer Schritt durchgeführt. Hierzu wird unter Verwendung einer dritten Maske, welche dem in 1 mittels der Linie 110 angedeuteten Bereich entspricht, ein Photolack aufgebracht, um die siebte Siliziumoxidschicht als Hartmaske zu strukturieren. Anschließend werden in einem neunten Ätzschritt die vierte Siliziumnitridschicht 818 und die zweite Polysiliziumschicht 817 geätzt. Als Ätzstopp kann hierbei die Gate-isolierende Schicht 816 des zweiten Gatebereichs, d.h. des oberen Gatebereichs, verwendet werden.
  • Nachfolgend wird eine fünfte Siliziumnitridschicht 819 ausgebildet, wobei das Ausbilden vorzugsweise mittels konformen Abscheidens durchgeführt wird. Anschließend wird die fünfte Siliziumnitridschicht 819 in einem zehnten Ätzschritt anisotrop geätzt, wodurch Spacer 819 aus Siliziumnitrid ausgebildet werden. Die Spacer 819 aus Siliziumnitrid dienen einer Einkapselung des oberen Gatebereichs 817. Nachfolgend wird die Gate-isolierende Schicht 816 des oberen Gatebereichs in einem elften Ätzschritt geätzt, hierbei kann die Einkapselung des oberen Gatebereichs, d.h. die Spacer 819, als Maske dienen. Als Ätzstoppschicht kann die erste Siliziumschicht 203 verwendet werden. Während des elften Ätzschrittes wird auch die siebte Siliziumoxidschicht, welche im neunten Ätzschritt als Hartmaske verwendet wurde, entfernt.
  • Nachfolgend wird selektiv eine vierte, vorzugsweise kristalline, Siliziumschicht 820 mittels Epitaxie auf der ersten Siliziumschicht 203 ausgebildet, d.h. auf den mittels des elften Ätzschrittes freiliegenden Bereichen der ersten Siliziumschicht 203 wird die vierte Siliziumschicht 820 aufgewachsen. Auch das zweite epitaktische Aufwachsen einer kristallinen Siliziumschicht auf der ersten Siliziumschicht 203 ist auf einfache Weise möglich. Zwar wurde bei der Rückätzung der ersten Siliziumschicht 203 die Dicke der ersten Siliziumschicht 203 soweit verringert, dass die Dicke des Kanalbereichs gering ist, in den Bereichen, in denen bei dem zweiten epitaktischen Aufwachsen jedoch die vierte Siliziumschicht 820 ausgebildet wird, ist die effektive Dicke der erste Siliziumschicht durch die zweite Siliziumschicht 408 vergrößert. Das Ausbilden der vierten Siliziumschicht 820 ist abhängig von der Anwendung optional, d.h. das Ausbilden ist nicht für jede Anwendung notwendig.
  • Anschließend wird die vierte Siliziumschicht 820, d.h. der Sourcebereich und der Drainbereich des Doppel-Gate-Transistors, dotiert und aktiviert. Auf der dotierten vierten Siliziumschicht 820 wird nachfolgend eine Metallschicht ausgebildet, welche verwendet wird, um einen Oberflächenbereich der vierten Siliziumschicht 820 zu silizidieren. Bei der Silizidierung entsteht eine Silizidschicht 821, welche dazu verwendet wird, den Kontaktwiderstand des Sourcebereichs und des Drainbereichs zu reduzieren.
  • Nachfolgend wird auf der Schichtanordnung 200 eine dicke achte Siliziumoxidschicht 822 ausgebildet, welche einer Passivierung der Schichtanordnung 200 dient und welche nachfolgend, vorzugsweise mittels chemisch mechanischen Polierens planarisiert wird.
  • Mit dem unter Bezug auf 8 beschriebenen Teilschritten ist der Körper des Doppel-Gate-Transistor fertiggestellt. Abschließend wird der Doppel-Gate-Transistor mittel herkömmlicher Back-End-Prozessschritten kontaktiert, welche nicht näher beschrieben werden.
  • Zum besseren Verständnis des Aufbaus des Doppel-Gate-Transistors, welcher mittels des beschriebenen Verfahrens des Ausführungsbeispiels hergestellt wird, ist in 9 die Schichtanordnung, wie sie in 8 gezeigt ist, zusätzlich in einer Querschnittsansicht entlang der Gatebereiche gezeigt, d.h. entlang der Linie G-G in 1.
  • In 9 ist der Handlingwafer 510 mit der vierten Siliziumoxidschicht 511 dargestellt. Ferner ist die Bond-Schnittstelle 513 angedeutet, auf welcher die dritte Siliziumoxidschicht 409 angeordnet ist. Die Einkapselung des unteren Gatebereichs 305 ist mittels der ersten Siliziumnitridschicht 306 und der zweiten Siliziumnitridschicht 307, welche die Spacer oder Seitenwandschichten ausbildet, realisiert. Der untere Gatebereich 305 ist mittels der ersten Gate-isolierenden Schicht 304 aus Siliziumoxid vom Kanalbereich, d.h der ersten Siliziumschicht 203, elektrisch entkoppelt. Der Kanalbereich 203 ist ferner mittels der dritten Siliziumnitridschicht 715 und der zweiten Gate-isolierenden Schicht 816, d.h. der sechsten Siliziumoxidschicht 816, von dem zweiten Gatebereich 817, d.h. dem oberen Gatebereich, elektrisch entkoppelt. Die Einkapselung des oberen Gatebereichs 817 ist mittels der vierten Siliziumnitridschicht 818 und der fünften Siliziumnitridschicht 819, welche die Spacer 819 ausbildet, realisiert. Ferner ist als eine Passivierung des Doppel-Gate- Transistors zusätzlich eine achte Siliziumoxidschicht 822 ausgebildet.
  • Typische beispielhafte Dimensionen eines mittels des beschriebenen Verfahrens hergestellten Doppel-Gate-Transistors mit einer Gatelänge von etwa 45 nm und jenseits dieser 45 nm, können im Bereich von 80 nm bis 120 nm für die Source/Drainbereiche, im Bereich von 3 nm bis 20 nm für die Siliziumschicht des Kanalbereichs, und im Bereich von 30 nm bis 60 nm für die Spacer des Gate liegen.
  • Zusammenfassend betrifft die Erfindung ein Verfahren, welches zum Herstellen eines planaren Doppel-Gate-Transistor verwendet werden kann, welches auf bekannte, einfache und kostengünstige Teilschritte der Halbleitertechnik zurückgreift. Ein Aspekt der Erfindung kann darin gesehen werden, dass eine Schicht, welche eine ausreichende Dicke aufweist, so dass auf dieser Schicht eine zweite Schicht epitaktisch aufgewachsen werden kann, nach einem Waferbondschritt von der Rückseite gedünnt wird. Mittels des Verfahrens ist es auf einfache Weise möglich, das epitaktische Aufwachsen von Schichten durchzuführen.
  • Durch die erfindungsgemäße Verknüpfung der einzelnen Teilschritte wird ein planarer Doppel-Gate-Transistor hergestellt, in welchem durch die Steuerwirkung zweier Gatebereiche Kurzkanal-Effekte drastisch reduziert werden.
    • 100
    planarer Doppel-Gate-Transistor
    101
    erste Kontaktierung
    102
    oberer Gatebereich
    103
    Einkapsleung
    104
    Drainbereich
    105
    Sourcebereich
    106
    zweite Kontaktierung
    107
    dritte Konatktierung
    108
    erste Maske für Photolithographie
    109
    zweite Maske für Photolithographie
    110
    dritte Maske für Photolithographie
    200
    Schichtanordnung
    201
    Silizium-Trägerwafer
    202
    erste Siliziumoxidschicht
    203
    erste Siliziumschicht
    304
    erste Gate-isolierende Schicht
    305
    erste Polysiliziumschicht (erster Gatebereich)
    306
    erste Siliziumnitridschicht
    307
    zweite Siliziumnitridschicht (Spacer)
    408
    zweite Siliziumschicht
    409
    dritte Siliziumoxidschicht
    510
    Handlingwafer
    511
    vierte Siliziumoxidschicht
    512
    dritte Siliziumschicht
    513
    Bond-Schnittstelle
    614
    fünfte Siliziumoxidschicht
    715
    dritte Siliziumnitridschicht (Spacer)
    816
    sechste Siliziumoxidschicht (Gateoxid)
    817
    zweite Polysiliziumschicht
    818
    vierte Siliziumnitridschicht
    819
    fünfte Siliziumnitridschicht
    820
    vierte Siliziumschicht
    821
    Silizidschicht
    822
    achte Siliziumoxidschicht

Claims (15)

  1. Verfahren zum Herstellen einer Schichtanordnung, • bei dem auf einem Substrat auf einer ersten Seite des Substrats eine erste Schicht mit einer Dicke ausgebildet wird, welche Dicke größer als eine Mindestdicke für epitaktisches Aufwachsen einer zweiten Schicht ist; • bei dem auf der ersten Schicht die zweite Schicht epitaktisch aufgewachsen wird; • bei dem auf der zweiten Schicht eine dritte Schicht ausgebildet wird; • bei dem auf der dritten Schicht ein Handlingwafer gebondet wird; • bei dem das Substrat von einer zweiten Seite, welche der ersten Seite entgegengesetzt ist, her entfernt wird; und • bei dem. die erste Schicht in Teilbereichen von der zweiten Seite her gedünnt wird, so dass die erste Schicht nach dem Dünnen eine Dicke aufweist, welche geringer als die Mindestdicke für epitaktisches Aufwachsen ist.
  2. Verfahren gemäß Anspruch 1 oder 2, bei dem die erste Schicht und die zweite Schicht aus kristallinen Silizium ist.
  3. Verfahren gemäß Anspruch 1 oder 2, bei dem die Dicke der gedünnten ersten Schicht weniger als 50 nm beträgt.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem die Dicke der gedünnten ersten Schicht weniger als 20 nm beträgt.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem die Dicke der gedünnten ersten Schicht zwischen 2 nm und 20 nm beträgt.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem auf der gedünnten ersten Schicht von der zweiten Seite her eine erste Schichtenfolge ausgebildet wird.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, bei dem auf Teilbereichen der gedünnten ersten Schicht von der zweiten Seite her eine vierte Schicht epitaktisch aufgewachsen wird.
  8. Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem mittels der Schichtanordnung ein Transistor mit einem raised Sourcebereich und mit einem raised Drainbereich ausgebildet wird.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, bei dem mittels der Schichtanordnung ein Doppel-Gate-Transistor ausgebildet wird.
  10. Verfahren gemäß Anspruch 8 oder 9, bei dem aus der gedünnten ersten Schicht ein Kanalbereich des Transistors ausgebildet wird.
  11. Verfahren gemäß einem der Ansprüche 8 bis 10, bei dem aus der zweiten Schicht der raised Sourcebereich und der raised Drainbereich des Transistors ausgebildet werden.
  12. Verfahren gemäß einem der Ansprüche 1 bis 10, bei dem auf Teilbereichen der ersten Schicht vor dem Dünnen eine zweite Schichtenfolge ausgebildet wird.
  13. Schichtanordnung, welche eine erste Schicht mit einer Schichtdicke, welche geringer als die Mindestdicke für epitaktisches Aufwachsen ist, eine zweite Schicht, welche auf der ersten Schicht epitaktisch aufgewachsen ist und eine dritte Schicht aufweist.
  14. Transistor, welcher eine Schichtanordnung gemäß Anspruch 13 aufweist.
  15. Doppel-Gate-Transistor, welcher eine Schichtanordnung gemäß Anspruch 13 aufweist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7955969B2 (en) * 2005-09-08 2011-06-07 International Rectifier Corporation Ultra thin FET
JPWO2012169060A1 (ja) * 2011-06-10 2015-02-23 三菱電機株式会社 半導体装置の製造方法
CN103608896A (zh) * 2011-06-10 2014-02-26 三菱电机株式会社 半导体装置的制造方法
US10651313B2 (en) 2016-09-30 2020-05-12 Intel Corporation Reduced transistor resistance using doped layer
US10205018B1 (en) 2017-08-14 2019-02-12 Qualcomm Incorporated Planar double gate semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0601950A2 (de) * 1992-12-10 1994-06-15 International Business Machines Corporation Verfahren zur Herstellung einer dünnen SOI-Schicht
US20030193070A1 (en) * 2002-04-10 2003-10-16 International Business Machines Corporation Damascene double-gate FET

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274555B1 (ko) * 1991-06-26 2000-12-15 윌리엄 비. 켐플러 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법
US5894152A (en) * 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3764401B2 (ja) * 2002-04-18 2006-04-05 株式会社東芝 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0601950A2 (de) * 1992-12-10 1994-06-15 International Business Machines Corporation Verfahren zur Herstellung einer dünnen SOI-Schicht
US20030193070A1 (en) * 2002-04-10 2003-10-16 International Business Machines Corporation Damascene double-gate FET

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