DE102004041554B4 - Verfahren zur Herstellung eines vertikalen MOS-Transistors und eies CMOS-Inverters - Google Patents

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Abstract

Verfahren zur Herstellung eines vertikalen MOS-Transistors, bei dem
A über einem in die Oberfläche eines schwach dotierten Siliziumsubstrats (1), mit einem ersten/zweiten hochdotiert implantierten Siliziumgebiet (2) eine intrinsische, pseudomorph verspannte Opferschicht (4) aus Si1–xGex in einer vorbestimmten Dicke (L) ganzflächig epitaktisch abgeschieden wird;
B über dieser Opferschicht (4) eine mit einem Dotierstoff des ersten/zweiten Leitungstyps hochdotierte Siliziumschicht (3) abgeschieden oder aufgewachsen wird;
C ein Lithografieprozess und eine anisotrope Ätzung zur Definition einer die beiden hochdotierten Siliziumgebiete (2, 3) und die Opferschicht (4) einschließenden Mesastruktur (10) ausgeführt werden;
D die Mesastruktur (10) konform mit einem intrinsischen Siliziumfilm (5) einer vorbestimmten Dicke (D) überwachsen wird, der im Bereich der Opferschicht (4) pseudomorph verspannt ist;
E eine MOS-Gateelektrode (6, 7) durch Abscheiden über dem intrinsischen Siliziumfilm (5) eines konformen „high-K"-Dielektrikumfilms (6) mit einer relativen Dielektrizitätskonstanten, die größer als die Dielektrizitätskonstante von SiO2 ist und einer metallisch leitenden Gateelektrodenschicht...

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung eines vertikalen MOS-Transistors und eine Verwendung dieses Verfahrens zur Herstellung eines CMOS-Inverters.
  • Zur Herstellung von MOS-Transistoren 1 für Logikschaltungen mit pseudomorph verspannten Kanalgebieten und reduzierten „Bulk"-Effekten wurden bislang nur laterale Strukturen, die auf SSOI-Technologie basieren, bekannt gemacht (vgl. WO 2002/103760 A2). Diese SSOI-Technologie (SSOI: "Strained-Silicon-On-Insulator) verwendet mit teuren Prozessen hergestellte SSOI-Wafer und erlaubt die Herstellung von lateralen MOS-Feldeffekttransistoren mit reduzierten parasitären Bulk-Effekten und erhöhten Ladungsträgerbeweglichkeiten. Da die physikalischen Kanaldimensionen derartiger bekannter MOS-Feldeffekttransistoren durch optische Lithografiemethoden hergestellt werden, sind diese gegenwärtig größer als 50 nm. Eine Skalierung dieser lateralen SSOI-MOS-Feldeffekttransistoren in den Sub-20 nm-Bereich wäre gegenwärtig nur durch den Einsatz kostenintensiver und langsamer Elektronenstrahllithografie möglich, die als Lithografiemethode für die industrielle MOS-Transistorproduktion ungeeignet ist.
    •
  • Da es, wie oben geschildert, gegenwärtig kein Verfahren zur Herstellung von lateralen MOS-Feldeffekttransistoren mit physikalischen Kanallängen im Sub-20 nm-Bereich, reduzierten parasitären Bulk-Effekten und erhöhten Ladungsträgerbeweglichkeiten ohne die Verwendung von kritischen und kostenintensiven Lithografiemethoden oder ohne die Verwendung kostenintensiver SSOI-Technologie gibt, hat sich die Erfindung zur Aufgabe gestellt, das technische Problem der kostengünstigen und reproduzierbaren Herstellung von MOS-Feldeffekttransistoren für Logikschaltungen mit physikali schen Kanallängen im Sub-nm-Bereich ohne parasitäre Bulk-Effekte, wie z.B. Floating-Body-Effekt und mit erhöhten Ladungsträgerbeweglichkeiten zu lösen, ohne dass dabei kritische und kostenintensive Lithografiemethoden, wie z.B. die Elektronenstrahllithografie und eine kostenintensive SSOI-Technologie, wie z.B. "Smart-Cut"-SSOI verwendet werden müssen. Ferner soll die Verwendung eines diese Aufgabe lösenden Verfahrens zur Herstellung von CMOS-Feldeffekttransistoren, insbesondere eines CMOS-Inverters ermöglicht werden.
  • Gemäß einem ersten wesentlichen Aspekt wird die obige Aufgabe erfindungsgemäß gelöst durch ein Verfahren zur Herstellung eines vertikalen MOS-Transistors, bei dem
    A über einem in die Oberfläche eines schwach dotierten Siliziumsubstrats mit einem ersten/zweiten Leitungstyp hochdotiert implantierten Siliziumgebiet eine intrinsische, pseudomorph verspannte Opferschicht aus Si1–xGex in einer vorbestimmten Dicke ganzflächig epitaktisch abgeschieden wird;
    B über dieser Opferschicht eine mit einem Dotierstoff des ersten/zweiten Leitungstyps hochdotierte Siliziumschicht abgeschieden oder aufgewachsen wird;
    C ein Lithografieprozess und eine anisotrope Ätzung zur Definition einer die beiden hochdotierten Siliziumgebiete und die Opferschicht einschließenden Mesastruktur ausgeführt werden;
    D die Mesastruktur konform mit einem intrinsischen Siliziumfilm einer vorbestimmten Dicke überwachsen wird, der im Bereich der Opferschicht pseudomorph verspannt ist;
    E eine MOS-Gateelektrode über dem intrinsischen Siliziumfilm 3 als ein konformer Dielektrikumfilm mit einer relativen Dielektrizitätskonstanten, die größer als die Dielektrizitätskonstante von SiO2 ist („High-K" Dielektrikum) und eine metallisch leitende Gateelektrodenschicht abgeschieden wird;
    und F ein maskierter Ätzvorgang zur Öffnung der Mesastruktur über der aktiven Transistorstruktur bis zu dem in Schritt A implantierten Siliziumgebiet ausgeführt wird, wobei im Bereich der Maskenöffnung das Gate-Dielektrikum und der intrin sische Siliziumfilm entfernt werden und die Opferschicht selektiv herausgeätzt wird.
  • Nach diesem erfindungsgemäßen Verfahren wird das oben geschilderte technische Problem durch das Konzept eines "Silicon-On-Nothing"-MOS-Feldeffekttransistors (SON-MOS-FET) mit einem pseudomorph verspannten, intrinsischen und vertikalen Kanal gelöst, dessen physikalische Kanallänge und Kanaldicke im Sub-20 nm-Bereich liegen. Die Kanallänge und Kanaldicke werden dabei lithografielos mit den epitaktischen Abscheidemethoden MBE (Molecular Beam Epitaxy) und/oder CVD (Chemical Vapour Deposition) eingestellt. Die Kanalweite wird durch die zum Einsatz kommende Lithografiemethode festgelegt. Durch Verwendung der epitaktischen, pseudomorph verspannten Si1–xGex-Opferschicht, deren Dicke die Kanallänge bestimmt, wird im aktiven Kanalgebiet ein mechanischer Stress erzeugt, der nach der Entfernung der Si1–xGex-Opferschicht erhalten bleibt und zur Erhöhung der Ladungsträgerbeweglichkeit führt.
  • Der Vorteil des Einsatzes von epitaktischen Abscheidemethoden liegt in der atomlagengenauen Schichtdickenkontrolle, die durch diese Methoden möglich ist. Der Einsatz einer dünnen epitaktischen Si1–xGex-Opferschicht bietet die Möglichkeit der Realisierung pseudomorph verspannter Kanalgebiete ohne teure und aufwändige SiGe-Puffertechnologie und darauf basierender SSOI-Technologie.
  • Zur Herstellung eines N(P)MOS-Transistors wird das zuvor geschilderte erfindungsgemäße Verfahren so eingestellt, dass in Schritt A das Siliziumsubstrat schwach p(n)-dotiert und das das Draingebiet definierende im Substrat implantierte Siliziumgebiet stark n(p)-dotiert wird, wobei dann die im Schritt B abgeschiedene und das Sourcegebiet definierende Siliziumschicht ebenfalls stark n(p)-dotiert wird.
  • Prinzipiell kann die MOS-Gateelektrode eines derartigen vertikalen MOS-Transistors außerhalb der Mesastruktur gebildet sein, wobei der Verfahrensschritt E vor dem Schritt F ausgeführt wird, oder alternativ innerhalb der Mesastruktur gebildet sein, wobei Schritt F vor Schritt E ausgeführt wird.
  • Vorzugsweise wird bei dem erfindungsgemäßen Herstellungsverfahren die in Schritt F gebildete Maske in einem dem Schritt E bzw. F folgenden Schritt G entfernt und die gesamte MOS-Transistorstruktur mit einem bestimmten Isolationsmaterial verkapselt.
  • Um den so gebildeten vertikalen SON-MOS-FET nach außen zu kontaktieren, werden in einem weiteren dem Schritt G folgenden Schritt H Kontaktlöcher jeweils zum Draingebiet, Sourcegebiet und zur MOS-Gateelektrode gebildet und darauf folgend metallisiert.
  • Wie schon erwähnt, werden die in den Schritten A und B gebildeten Schichten mit einem MBE- oder CVD-Abscheideprozess abgeschieden. Weiterhin wird die Mesastruktur im Schritt C bevorzugt durch einen RIE-(Reactive Ion Etching)-Ätzprozess geätzt, wobei der dem RIE-Ätzprozess vorausgehende Lithografieprozess im Schritt C mit optischer Lithografie ausgeführt wird.
  • Dem Schritt C kann optional ein Glättungsschritt C1 folgen, durch den die Seitenflächen der Mesastruktur mit geeigneten Ätzlösungen nasschemisch geglättet werden.
  • Wie schon erwähnt, wird bevorzugt der intrinsische Siliziumfilm im Schritt D mit einem CVD-Abscheideprozess abgeschieden.
  • Bevorzugt wird für die metallisch leitende MOS-Gateelektrodenschicht im Schritt E ein "Midgap"-Metall oder alternativ hochdotiertes polykristallines Silizium abgeschieden.
  • Wie erwähnt, erlaubt es das epitaktische Abscheideverfahren im Schritt A die Dicke der abgeschiedenen Si1–xGex-Opferschicht und damit die Kanallänge kleiner oder gleich 20 nm einzustellen.
  • Durch den im Schritt D verwendeten CVD-Abscheideprozess kann die die Kanaldicke definierende Dicke des intrinsischen Siliziumfilms kleiner oder gleich 20 nm gemacht werden.
  • Gemäß einem zweiten erfindungsgemäßen Aspekt wird die obige Aufgabe gelöst durch ein Verfahren zur Herstellung eines CMOS-Inverters, das das dem ersten Aspekt der Erfindung entsprechende Verfahren zur Herstellung eines vertikalen MOS-Transistors verwendet, wobei die MOS-Gateelektroden des PMOS- und des NMOS-Transistors im Inneren der Mesastruktur gebildet werden. Dieses Verfahren zur Herstellung eines CMOS-Inverters zeichnet sich dadurch aus, dass
    • – im Schritt A an der Oberfläche des Substrat ein hoch dotiertes erstes p+-Siliziumgebiet zur Definition eines Sourcegebiets und unmittelbar neben diesem p+-Gebiet ein erstes n+-Siliziumgebiet zur Definition eines Draingebietes implantiert werden und die intrinsische, pseudomorph verspannte Opferschicht ganzflächig über dem ersten p+-Siliziumgebiet und dem ersten n+-Siliziumgebiet abgeschieden wird;
    • – im Schritt B über der pseudomorph verspannten Opferschicht oberhalb des im ersten Schritt A erzeugten p+-Siliziumgebiets ein zweites hoch dotiertes p+-Siliziumgebiet und oberhalb des im Schritt A erzeugten n+-Siliziumgebiets ein zweites hoch dotiertes p+-Siliziumgebiet im Abstand zueinander mit geeigneter Methode, wie selektiver Epitaxie (SEG: Selective Epitaxial Growth) aufgewachsen werden;
    • – in dem Schritt F, der hier dem Schritt E vorausgeht, die Si1–xGex-Opferschicht soweit herausgeätzt wird, dass an der linken und der gegenüberliegenden rechten Flanke der Mesastruktur noch der im Schritt D gebildete, im Bereich der Si1–xGex-Opferschicht pseudomorph verspannte Siliziumfilm in der vorbestimmten Dicke stehen bleibt, und
    • – daraufhin das Gatedielektrikum (relative Dielektrizitätskonstante größer als die relative Dielektrizitätskonstante von SiO2) und die metallisch leitende Gate-Elektrodenschicht im Schritt E in den in der Mitte der Mesastruktur gebildeten Hohlraum gefüllt und anschließend strukturiert wird.
  • Bei diesem CMOS-Herstellungsverfahren ist die in Schritt E gebildete metallisch leitende Gateelektrodenschicht bevorzugt aus einer Kombination einer höchst dotierten Polysiliziumschicht mit einer darüber abgeschiedenen Schicht eines geeigneten Gateelektrodenmetallsilizids gebildet.
  • Das Verfahren wird weiterhin vorteilhaft so ausgebildet, dass die beiden anderen einander gegenüberliegenden Mesaflanken geöffnet werden und dort die verbliebene Si1–xGex-Opferschicht selektiv herausgewaschen wird.
  • Zur Weiterbildung des Verfahrens wird dann die gesamte gebildete CMOS-Inverterstruktur durch Abscheidung eines bestimmten Isolationsmaterials verkapselt.
  • Weiterhin werden bevorzugt Kontaktlöcher innerhalb der Mesastruktur jeweils zum Sourcegebiet, zum Draingebiet sowie zur metallischen Gateelektrode und außerhalb der Mesastruktur zu einem Source-Drain-Übergangsgebiet geöffnet und mit einem geeigneten Kontaktmetall gefüllt.
  • Schließlich wird zur Vervollständigung des erfindungsgemäßen Verfahrens eine strukturierte Metallisierung jeweils zur Verbindung der mit dem Kontaktmetall gefüllten Kontaktlöcher mit entsprechenden Anschlussbereichen, wie Vcc, GND, IN, OUT ausgeführt.
  • Wie schon bei dem dem ersten erfindungsgemäßen Aspekt entsprechenden Verfahren zur Herstellung eines vertikalen MOS-Transistors wird bei dem dem zweiten erfindungsgemäßen Aspekt entsprechenden Verfahren zur Herstellung eines CMOS-Inverters die Si1–xGex-Opferschicht im Schritt A bevorzugt mit einem MBE- oder CVD-Prozess abgeschieden.
  • Weiterhin werden bevorzugt das zweite hochdotierte p+-Siliziumgebiet und das zweite hochdotierte n+-Siliziumgebiet durch einen SEG-Prozess aufgewachsen.
  • Wie schon bei dem dem ersten erfindungsgemäßen Aspekt entsprechenden Herstellungsverfahren wird auch hier die Mesastruktur im Schritt C durch einen RIE-Ätzprozess geätzt und der dem RIE-Ätzprozess vorausgehende Lithografieprozess im Schritt C bevorzugt mit optischer Lithografie ausgeführt.
  • Weiterhin kann wie bei dem dem ersten erfindungsgemäßen Aspekt entsprechenden Herstellungsverfahren dem Schritt C optional ein Glättungsschritt C1 folgen, durch den die Seitenflächen der Mesastruktur mit geeigneten Ätzlösungen nasschemisch geglättet werden.
  • Außerdem wird der intrinsische Siliziumfilm im Schritt D auch bei dem dem zweiten erfindungsgemäßen Aspekt entsprechenden Verfahren mit einem CVD-Abscheideprozess abgeschieden. Auch bei dem dem zweiten erfindungsgemäßen Aspekt entsprechenden Verfahren kann für die metallisch leitende MOS-Gateelektrodenschicht in Schritt E vorteilhafterweise ein "Midgap"-Metall abgeschieden werden.
  • Durch die Anwendung der MBE oder CVD kann auch bei dem dem zweiten erfindungsgemäßen Aspekt entsprechenden Herstellungsverfahren die die Kanallänge definierende Dicke der im Schritt A abgeschiedenen Si1–xGex-Opferschicht kleiner oder gleich 20 nm eingestellt werden.
  • Ebenfalls kann durch das eingesetzte CVD-Abscheideverfahren in dem dem zweiten erfindungsgemäßen Aspekt entsprechenden Herstellungsverfahren die die Kanaldicke definierende Dicke des im Schritt D abgeschiedenen intrinsischen Siliziumfilms kleiner oder gleich 20 nm gemacht werden.
    •
  • Die obigen und weitere vorteilhafte Merkmale der Erfindung werden in der nachfolgenden Beschreibung jeweils in einem Ausführungsbeispiel zur Herstellung eines vertikalen MOS-Transistors und eines dieses Verfahren verwendenden Verfahrens zur Herstellung eines CMOS-Inverters Bezug nehmend auf die Zeichnung näher erläutert. Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1A–1K schematisch beispielhafte Herstellungsschritte eines Ausführungsbeispiels des dem ersten erfindungsgemäßen Aspekt entsprechenden Verfahrens zur Herstellung eines vertikalen MOS-Transistors und
  • 2A–2M schematisch und beispielhaft einzelne Herstellungsschritte eines Ausführungsbeispiels des dem zweiten erfindungsgemäßen Aspekt entsprechenden Verfahrens zur Herstellung eines CMOS-Inverters, und
  • 2N ein Ersatzschaltbild eines derart hergestellten CMOS-Inverters.
  • Im Kern besteht das nachstehend in einem Ausführungsbeispiel beschriebene erfindungsgemäße Verfahren zur Herstellung eines vertikalen MOS-Transistors aus einem kombinierten MBE/CVD-Prozess, der auf einer epitaktischen, pseudomorph verspannten Si1–xGex-Opferschicht mit einem nachfolgenden nasschemischen selektiven Ätzschritt beruht, der die Si1–xGex-Opferschicht nach Beendigung des Transistorherstellungsprozesses selektiv zu Silizium wieder entfernt.
  • Prinzipiell umfasst die Sequenz zur Herstellung derartiger erfindungsgemäßer vertikaler SON-N-(P)-MOSFETs die folgenden Schritte:
    • – Auf einem in die Oberfläche eines schwach mit einem ersten/zweiten Leitungstyp dotierten Siliziumsubstrat implantierten Drain/Sourcegebiet des zweiten/ersten Leitungstyps wird eine intrinsische, pseudomorph verspannte Si1–xGex-Opferschicht einer Dicke L ≤ 20 nm (diese Dicke bestimmt die Kanallänge des späteren Transistors) und darüber anschließend eine sehr hoch mit zweitem/erstem Leitungstyp dotierte Silizium-Schicht als Source/Draingebiet abgeschieden. Die Herstellung dieser Schichtfolge erfolgt mittels MBE oder CVD.
    • – Durch anisotropes reaktives Ionenätzen (RIE) wird eine Mesa geätzt. Die Weite W ≤ 100 nm der so hergestellten Mesa bestimmt die Kanalweite des späteren MOS-Feldeffekttransistors. Der dem reaktiven Ionenätzen vorangegangene Lithografieschritt wird mit optischer Lithografie durchgeführt.
    • – Anschließend werden optional die Mesaseitenflächen mittels einer geeigneten nasschemischen Ätzlösung geglättet.
    • – Anschließend wird die Mesastruktur konform mit intrinsischem Silizium mittels eines CVD-Prozesses überwachsen. Die Dicke D ≤ 20 nm der so hergestellten Schicht bestimmt die Dicke des Kanals des späteren MOS-Feldeffekttransistors.
    • – Eine MOS-Gateelektrode wird durch Abscheiden eines geeigneten "High-k"-Dielektrikums und einer metallischen Elektrode (z.B. "Midgap"-Metall) gebildet.
    • – Schließlich wird die Mesastruktur mittels reaktiven Ionenätzens geöffnet und die Si1–xGex-Opferschicht herausgelöst.
  • Je nachdem, ob die MOS-Gateelektrode im Inneren der Mesastruktur (vgl. das später beschriebene Ausführungsbeispiel des Verfahrens zur Herstellung eines MOS-Inverters) oder außerhalb der Mesastruktur etabliert werden soll, vertauschen sich die beiden letztgenannten Verfahrensschritte.
  • Weitere Schritte, die den vertikalen SON-MOS-Feldeffekttransistor vervollständigen, sind:
    • – Die zur selektiven Ätzung der Si1–xGex-Opferschicht gebildete Maske wird entfernt und die Gesamtstruktur z.B. mittels Si3N4 verkapselt.
    • – Zu den MOS-FET-Elektroden, das heißt Drain/Source-Source/Drain- und Gateelektrode werden Kontaktlöcher gebildet, gefüllt und metallisiert.
  • Mit diesem Konzept eines erfindungsgemäßen Silicon-On-Nothing-MOS-Feldeffekttransistors (SON-MOS-FET) wird eine physikalische Kanallänge und Kanaldicke im Sub-20 nm-Bereich realisiert und damit kostengünstig und reproduzierbar ein vertikaler MOS-Feldeffekttransistor ohne parasitäre "Bulk"-Effekte mit erhöhten Ladungsträgerbeweglichkeiten ermöglicht, ohne dass dabei kritische und kostenintensive Lithografiemethoden, wie z.B. die Elektronenstrahllithografie und kosten intensive "Strained-Silicon-On-Insulator"-Technologien, wie z.B. "Smart-Cut"-SSOI verwendet werden müssen.
  • Nachfolgend wird Bezug nehmend auf die 1A–1K ein Ausführungsbeispiel eines erfindungsgemäßen Verfahrens zur Herstellung eines vertikalen SON-N/P-MOS-Feldeffekttransistors erläutert. Gemäß 1A, die eine schematische Aufsicht auf einen Bereich eines Siliziumsubstrats zeigt, in dem der erfindungsgemäße vertikale MOS-Feldeffekttransistor hergestellt wird, wird ein schwach p/n-dotiertes Si(100)-Substrat thermisch oxidiert und dadurch eine Hartmaske ("Hard-Mask") gebildet und diese Hartmaske im Bereich 1A des späteren Draingebiets des Transistors nasschemisch SiO2-geätzt (mittels HF). Damit wird ein Quasi-LOCOS-Substrat bereitgestellt. Gemäß 1B, die denselben Ausschnitt des Siliziumsubstrats 1 zeigt, wird das stark dotierte n+/p+-dotierte Draingebiet 2 mittels Ionenimplantation (I2) hergestellt und dann die SiO2-Hartmaske entfernt. Über dem in 1B gezeigten Bereich wird anschließend ganzflächig eine intrinsische, pseudomorph verspannte Si1–xGex-Opferschicht 4 einer Dicke L ≤ 20 nm (vgl. 1D) abgeschieden (diese Dicke L bestimmt die Kanallänge des späteren Transistors) und anschließend eine sehr hoch n/p-dotierte Siliziumschicht zur Bildung eines Sourcegebiets 3 abgeschieden. Die Herstellung dieser Schichtfolge erfolgt mittels MBE oder CVD.
  • Gemäß 1C wird anschließend mit anisotropem reaktivem Ionenätzen RIE eine Mesa 10 geätzt. Der dem reaktiven Ionenätzen vorangegangene Lithografieschritt wird mit optischer Lithografie ausgeführt. Die Mesaseitenflächen werden, falls nötig, mittels einer geeigneten nasschemischen Ätzlösung geglättet.
  • Gemäß 1D, die einen schematischen Querschnitt durch die so gebildete Mesa 10 zeigt, wird die Mesastruktur 10 konform mit einem intrinsischen Siliziumfilm 5 mit einem CVD-Prozess überwachsen. Dieser Siliziumfilm 5 bildet später das Kanalgebiet des Transistors, und seine Dicke D ≤ 20 nm bestimmt die Kanaldicke des späteren SON-MOS-Feldeffekttransistors. Im Bereich der Si1–xGex-Opferschicht 4 ist dieser intrinsische Siliziumfilm 5 pseudomorph verspannt.
  • In dem nächsten in 1E gezeigten Verfahrensschritt wird eine MOS-Gateelektrode durch Abscheidung eines geeigneten "High-k"-Dielektrikums 6 und einer metallischen Elektrode 7 aufgebracht. "High-k"-Dielektrikum bedeutet, dass ein solches Dielektrikum eine relative Dielektrizitätskonstante hat, die größer als die von SiO2 ist. Anschließend wird, wie die schematische Querschnittsdarstellung der 1F und die schematische Aufsicht der 1G zeigen, die Gateelektrode strukturiert. Die in 1G gezeigte Weite W des Gatefingers, die ≤ 100 nm ist, bestimmt die (unkritische) Kanalweite des späteren MOS-Feldeffekttransistors. Die in 1F gezeigte Dicke D des intrinsischen Siliziumfilms 5 bestimmt die Kanaldicke. Im nächsten Schritt wird gemäß 1H, die eine Aufsicht auf die Gesamtstruktur nach Strukturierung der Gateelektrode zeigt, eine Maskierung 8 mit einer Öffnung 9 über der aktiven Transistorstruktur hergestellt.
  • Gemäß der Querschnittsdarstellung der 1I wird im nächsten Schritt zuerst das Gateoxid 6 und der intrinsische Siliziumfilm 5 über der Mesastruktur 10 im Bereich der Maskenöffnung entfernt und anschließend die Si1–xGex-Opferschicht 4 im Bereich der Maskenöffnung selektiv geätzt. Dabei bleibt an der (in der Figur) rechten Mesaflanke nur noch der durch den Siliziumfilm 5 gebildete nach wie vor pseudomorph verspannte Kanal stehen, der die mit L bezeichnete Länge besitzt. In einem in der Figur nicht dargestellten weiteren Schritt wird die zuvor hergestellte Maske 8 entfernt und die Gesamtstruktur z.B. mittels Si3N4 verkapselt. Zu den Elektroden Drain, Source und Gate werden gemäß der in 1K gezeigten Aufsicht durch die Verkapselung 11 hindurch Kontaktlöcher gebil det, gefüllt und metallisiert, so dass sich die jeweils mit K1, K2 und K3 bezeichneten Metallelektrodenkontakte ergeben.
  • Zur 1G ist zu erwähnen, dass bei der selektiven Ätzung der Si1–xGex-Opferschicht Pfeiler davon unter den äußeren Gebieten der Drain- und der Sourceschicht verbleiben, die eine mechanische Verspannung bewirken.
  • Nachfolgend wird anhand der 2A–2M ein erfindungsgemäßes Verfahren zur Herstellung zueinander komplementärer MOS-Feldeffekttransistoren (CMOS) auf einem Chip beschrieben, welches auf den Prinzipien des zuvor beschriebenen Verfahrens zur Herstellung eines vertikalen SON-MOS-Transistors beruht. Der Kern dieses erfindungsgemäßen Verfahrens zur Herstellung eines CMOS-Inverters ist ein kombinierter MBE/CVD/SEG-Prozess (SEG: Selective Epitaxial Growth).
  • Zunächst werden gemäß 2A, die eine Draufsicht auf einen Abschnitt eines schwach dotierten Siliziumsubstrats 1 zeigt, an der Oberfläche des Siliziumsubstrats 1 erste p+- und n+- dotierte Gebiete 3, 2 mittels Ionenimplantation erzeugt. Darüber wird gemäß 2B ganzflächig eine intrinsische Si1–xGex-Opferschicht der Dicke L ≤ 20 nm mittels eines MBE- oder CVD-Prozesses abgeschieden, wobei diese Dicke L (vgl. 2D) die (gemeinsame) Kanallänge der zu erzeugenden komplementären MOS-Transistoren definiert. Dann werden (2B) durch einen FET-Prozess zweite p+- und n+-Gebiete 13, 12 über der Si1–xGex-Opferschicht 4 erzeugt und gemäß 2C eine Mesastruktur 10 mittels RIE geätzt. 2D zeigt diese Mesastruktur 10 im Querschnitt, wobei die Mesaseitenflächen optional mit einer geeigneten nasschemischen Ätzlösung geglättet werden können.
  • Nun wird gemäß 2E die geätzte und gegebenenfalls geglättete Mesastruktur 10 mit einer intrinsischen Siliziumschicht 5 der Dicke D ≤ 20 nm mittels CVD konform überwachsen. Diese intrinsische Siliziumschicht 5 stellt das zukünftige Kanalgebiet der p-/n-MOS-Transistoren dar. Durch die Gitterfehlanpassung zwischen Silizium und dem Material Si1–xGex der Opferschicht 4 kommt es zu einer pseudomorphen Verspannung des Siliziums im Kanalbereich.
  • Durch einen anschließenden RIE-Prozess wird anisotrop eine Öffnung 9 in der Mesa 10 bis zum Substrat geätzt und die Si1–xGex-Opferschicht 4 selektiv herausgewaschen. Diese Si1–xGex-Opferschicht wird so weit entfernt, bis an der (in der Figur) linken Mesaflanke li und rechten Mesaflanke re nur noch der intrinsische nach wie vor pseudomorph verspannte Si-Kanal stehen bleibt. Die gepunktete Umrisslinie R deutet den Bereich an, innerhalb dessen das Material der Opferschicht 4 entfernt wird.
  • Gemäß 2G werden alle freien Flächen mit einer Al2O3 oder auch Pr2O3-Schicht 6 (oder mit einem anderen geeigneten "High-k"-Material) mittels eines MOCVD-Prozesses (Metall Organic CVD) konform überwachsen und zwar in einer äquivalenten Oxiddicke von EOT ≤ 2 nm (EOT: Equivalent Oxide Thickness). Diese Schicht 6 stellt das zukünftige Gateoxid der Transistoren dar.
  • Gemäß 2H wird der gebildete Hohlraum 9 mit höchst dotiertem polykristallinem Silizium aufgefüllt und eine Polysiliziumstrukturierung ausgeführt. Anschließend wird ein geeignetes Gate-Elektrodenmetall (z.B. Kobalt) abgeschieden und silizidiert, so dass sich ein Metallgate 7 (für das gewählte Beispiel CoSi) ergibt. Überschüssiges Kobalt wird entfernt und gemäß 2I die obere Flanke o und die untere Flanke u der Mesa 10 geöffnet und die dort verbliebene Si1–xGex-Opferschicht 5 herausgewaschen, um den von dieser Opferschicht gebildeten Kurzschluss zwischen Source und Drain zu entfernen.
  • Anschließend wird gemäß 2K eine dielektrische Schicht (z.B. Si3N4) mittels LPCVD (Low Pressure CVD) zur Verkapselung der Inverterstruktur abgeschieden und Kontaktlöcher K1, K2, K3 innerhalb der Mesastruktur jeweils zum Sourcegebiet, zum Draingebiet und zur metallischen Gateelektrode und außerhalb der Mesastruktur zu einem Source-Drain-Übergangsgebiet (K4) geöffnet, die Kontaktlöcher mit Ti/TiN gefüllt und anschließend ganzflächig Aluminium abgeschieden und strukturiert, so dass sich Aluminiumkontaktbahnen M1, M2, M3 und M4 zu entsprechenden Kontaktflächen für Vcc, GND, IN und OUT herstellen lassen (2L).
  • 2M zeigt die so gebildete CMOS-Inverterstruktur im Querschnitt und veranschaulicht, dass die beiden komplementären PMOS- und NMOS-Transistoren zusammen eine gefaltete Struktur bilden, so dass die beiden Gates dieser beiden Transistoren zu einem gemeinsamen (inneren) Gate zusammenfallen.
  • 2N schließlich zeigt ein Ersatzschaltbild des so hergestellten CMOS-Inverters.
  • Anzumerken ist hier, dass zur Herstellung eines SON-N(P)MOS-Feldeffekttransistors gemäß der Erfindung mit einer im Inneren der Mesastruktur liegenden MOS-Gateelektrode die oben anhand der 2A–2C erläuterten ersten drei Prozessschritte abgewandelt werden müssen, wobei der SEG-Prozessschritt entfällt.
    • 1
    Siliziumsubstrat
    1a
    Öffnung in der Hartmaske
    2
    Draingebiet
    3
    Sourcegebiet
    4
    Opferschicht
    5
    intrinsischer Siliziumfilm
    6
    Gatedielektrikum
    7
    Gateelektrodenmetall
    8
    Maske
    9
    Öffnung in der Maske 8
    10
    Mesastruktur
    11
    Verkapselung
    12
    Draingebiet des PMOS-Transistors
    13
    Sourcegebiet des NMOS-Transistors
    D
    Dicke des intrinsischen Siliziumfilms 5 und
    Kanaldicke
    GND
    Kontaktfläche für Erde
    IN
    Kontaktfläche für Signaleingang
    K1, K2, K3, K4
    Kontaktlöcher und Elektrodenmetallkontakte
    L
    Dicke der Opferschicht 4 und Kanallänge
    M1, M2, M3, M4
    Metallisierungsbahnen
    OUT
    Kontaktfläche für Signalausgang des vertikalen CMOS-Inverters
    W
    Kanalweite
    Vcc
    Kontaktfläche für Versorgungsspannung

Claims (30)

  1. Verfahren zur Herstellung eines vertikalen MOS-Transistors, bei dem A über einem in die Oberfläche eines schwach dotierten Siliziumsubstrats (1), mit einem ersten/zweiten hochdotiert implantierten Siliziumgebiet (2) eine intrinsische, pseudomorph verspannte Opferschicht (4) aus Si1–xGex in einer vorbestimmten Dicke (L) ganzflächig epitaktisch abgeschieden wird; B über dieser Opferschicht (4) eine mit einem Dotierstoff des ersten/zweiten Leitungstyps hochdotierte Siliziumschicht (3) abgeschieden oder aufgewachsen wird; C ein Lithografieprozess und eine anisotrope Ätzung zur Definition einer die beiden hochdotierten Siliziumgebiete (2, 3) und die Opferschicht (4) einschließenden Mesastruktur (10) ausgeführt werden; D die Mesastruktur (10) konform mit einem intrinsischen Siliziumfilm (5) einer vorbestimmten Dicke (D) überwachsen wird, der im Bereich der Opferschicht (4) pseudomorph verspannt ist; E eine MOS-Gateelektrode (6, 7) durch Abscheiden über dem intrinsischen Siliziumfilm (5) eines konformen „high-K"-Dielektrikumfilms (6) mit einer relativen Dielektrizitätskonstanten, die größer als die Dielektrizitätskonstante von SiO2 ist und einer metallisch leitenden Gateelektrodenschicht (7) gebildet wird; und F ein maskierter Ätzvorgang zur Öffnung (9) der Mesastruktur (10) über der aktiven Transistorstruktur bis zu dem in Schritt A implantierten Siliziumgebiet (2) ausgeführt wird, wobei im Bereich der Maskenöffnung (9) das Gate-Dielektrikum (6) und der intrinsische Siliziumfilm (5) entfernt werden und die Opferschicht (4) selektiv herausgeätzt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zur Herstellung eines NMOS-Transistors im Schritt A das Siliziumsubstrat (1) schwach p-dotiert und das darin implantierte Siliziumgebiet (2) zur Definition eines Draingebiets stark n-dotiert werden, und die im Schritt B abgeschiedene Siliziumschicht (3) zur Definition eines Sourcegebiets stark n-dotiert wird.
  3. Herstellungsverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die MOS-Gateelektrode (6, 7) außerhalb der Mesastruktur (10) gebildet und Schritt E vor Schritt F ausgeführt wird.
  4. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass die MOS-Gateelektrode innerhalb der Mesastruktur (10) gebildet und Schritt F vor Schritt E ausgeführt wird.
  5. Herstellungsverfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass in einem dem Schritt E bzw. F folgenden Schritt G die im Schritt F gebildete Maske entfernt und die gesamte MOS-Transistorstruktur mit einem Isolationsmaterial (11) verkapselt wird.
  6. Herstellungsverfahren nach Anspruch 5, dadurch gekennzeichnet, dass in einem dem Schritt G folgenden Schritt H Kontaktlöcher (K1, K2, K3) jeweils zum Draingebiet, Sourcegebiet und zur MOS-Gateelektrode gebildet und metallisiert werden.
  7. Herstellungsverfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Schichten (3, 4) im Schritt A und B mit einem MBE-(Molecular Beam Epitaxy)- oder CVD-Abscheideprozess abgeschieden werden.
  8. Herstellungsverfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Mesastruktur (10) im Schritt C durch einen RIE-(Reactive Ion Etching)-Ätzprozess geätzt wird.
  9. Herstellungsverfahren nach Anspruch 8, dadurch gekennzeichnet, dass der dem RIE-Ätzprozess vorausgehende Lithografieprozess im Schritt C mit optischer Lithografie ausgeführt wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass dem Schritt C ein optionaler Glättungsschritt C1 folgt, durch den Seitenflächen der Mesastruktur (10) mit geeigneten Ätzlösungen nasschemisch geglättet werden.
  11. Herstellungsverfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der intrinsische Siliziumfilm (5) im vierten Schritt D mit einem CVD-(Chemical Vapor Deposition)-Abscheideprozess abgeschieden wird.
  12. Herstellungsverfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass für die metallisch leitende MOS-Gateelektrodenschicht (7) im Schritt E ein "Midgap"-Metall abgeschieden wird.
  13. Herstellungsverfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass für die metallisch leitende MOS-Gateelektrodenschicht (7) im Schritt E polykristallines Silizium abgeschieden wird.
  14. Herstellungsverfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die die Kanallänge definierende Dicke (L) der im Schritt A abgeschiedenen Opferschicht (4) kleiner oder gleich 20 nm eingestellt wird.
  15. Herstellungsverfahren nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die die Kanaldicke definierende Dicke des im Schritt D abgeschiedenen intrinsischen Siliziumfilms (5) kleiner oder gleich 20 nm eingestellt wird.
  16. Verfahren zur Herstellung eines CMOS-Inverters unter Verwendung des Verfahrens nach Anspruch 4, wobei – im Schritt A an der Oberfläche des Substrat (1) ein hoch dotiertes erstes p+-Siliziumgebiet (3) zur Definition eines Sourcegebiets und unmittelbar neben diesem p+-Gebiet (3) ein erstes n+-Siliziumgebiet (2) zur Definition eines Draingebietes implantiert werden und die intrinsische, pseudomorph verspannte Opferschicht (4) ganzflächig über dem ersten p+-Siliziumgebiet (3) und dem ersten n+-Siliziumgebiet (2) abgeschieden wird; – im Schritt B über der pseudomorph verspannten Opferschicht (4) oberhalb des im ersten Schritt A erzeugten p+-Siliziumgebiets (3) ein zweites hoch dotiertes p+-Siliziumgebiet (13) und oberhalb des im Schritt A erzeugten n+-Siliziumgebiets (2) ein zweites hoch dotiertes p+-Siliziumgebiet (12) im Abstand zueinander aufgewachsen werden; – in dem dem Schritt E vorausgehenden Schritt F die Si1–xGex-Opferschicht (4) soweit herausgeätzt wird, dass an der linken (li) und der gegenüberliegenden rechten Flanke (re) der Mesastruktur (10) noch der im Schritt D gebildete, im Bereich der Si1–xGex-Opferschicht (4) pseudomorph verspannte Siliziumfilm (5) in der vorbestimmten Dicke (D) stehen bleibt, und – daraufhin das Gatedielektrikum in Form des „high-K"-Dielektrikumfilms und die metallisch leitende Gate-Elektrodenschicht im Schritt E in den in der Mitte der Me sastruktur (10) gebildeten Hohlraum (5) gefüllt und anschließend strukturiert wird.
  17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die im Schritt E gebildete metallisch leitende Gate-Elektrodenschicht (7) aus einer Kombination einer höchst dotierten Polysiliziumschicht mit einem darüber abgeschiedenen Gate-Elektrodenmetallsilizid besteht.
  18. Verfahren nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass weiterhin die beiden anderen, einander gegenüber liegenden Flanken (o, u) der Mesastruktur (10) geöffnet werden und dort die verbliebene Si1–xGex-Opferschicht (4) selektiv entfernt wird.
  19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass weiterhin die gesamte gebildete CMOS-Inverterstruktur durch Abscheidung eines Isolationsmaterials (11) verkapselt wird.
  20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass weiterhin Kontaktlöcher (K1, K2, K3, K4) innerhalb der Mesastruktur (10) jeweils zum Sourcegebiet (13), zum Draingebiet (12) sowie zur metallischen Gateelektrode und außerhalb der Mesastruktur (10) zu einem Source-Drain-Übergangsgebiet geöffnet und mit einem geeigneten Kontaktmetall gefüllt werden.
  21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass weiterhin eine strukturierte Metallisierung (M1, M2, M3, M4) jeweils zur Verbindung der mit dem Kontaktmetall gefüll ten Kontaktlöcher (K1, K2, K3, K4) mit Anschlussbereichen (Vcc, GND, IN, OUT) ausgeführt wird.
  22. Verfahren nach einem der Ansprüche 16 bis 21, dadurch gekennzeichnet, dass die Si1–xGex-Opferschicht (4) im Schritt A mit einem MBE-(Molecular Beam Epitaxie)- oder CVD-Prozess abgeschieden wird.
  23. Verfahren nach einem der Ansprüche 16 bis 22, dadurch gekennzeichnet, dass das zweite hochdotierte p+-Siliziumgebiet (13) und das zweite hochdotierte n+-Siliziumgebiet (12) durch einen SEG-(Selective Epitaxial Growth)-Prozess aufgewachsen werden.
  24. Verfahren nach einem der Ansprüche 16 bis 23, dadurch gekennzeichnet, dass die Mesastruktur (10) im Schritt C durch einen RIE-(Reactive Ion Etching)-Ätzprozess geätzt wird.
  25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass der dem RIE-Ätzprozess vorausgehende Lithografieprozess im Schritt C mit optischer Lithografie ausgeführt wird.
  26. Verfahren nach einem der Ansprüche 16 bis 25, dadurch gekennzeichnet, dass dem Schritt C ein optionaler Glättungsschritt C1 folgt, durch den Seitenflächen der Mesastruktur (10) mit geeigneten Ätzlösungen nasschemisch geglättet werden.
  27. Verfahren nach einem der Ansprüche 16 bis 26, dadurch gekennzeichnet, dass der intrinsische Siliziumfilm (5) im Schritt D mit einem CVD-(Chemical Vapour Deposition)-Abscheideprozess abgeschieden wird.
  28. Herstellungsverfahren nach einem der Ansprüche 16 bis 27, dadurch gekennzeichnet, dass für die metallisch leitende MOS-Gateelektrodenschicht (7) im Schritt E ein "Midgap"-Metall abgeschieden wird.
  29. Verfahren nach einem der Ansprüche 16 bis 28, dadurch gekennzeichnet, dass die die Kanallänge definierende Länge (L) der im Schritt A abgeschiedenen Opferschicht (4) kleiner oder gleich 20 nm eingestellt wird.
  30. Verfahren nach einem der Ansprüche 16 bis 29, dadurch gekennzeichnet, dass die die Kanaldicke definierende Dicke (D) des im Schritt D abgeschiedenen intrinsischen Siliziumfilms (5) kleiner oder gleich 20 nm eingestellt wird.
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