KR20060062326A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 RCAT(Recessed Channel Array Transistor) 구조 형성시의 플라즈마 데미지에 의한 접합 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 실리콘기판 상에 기판 액티브 영역 내의 채널 예정 지역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 기판 채널 예정 지역을 식각하여 제1폭의 홈을 형성하는 단계; 상기 결과물에 대해 특정 방향으로의 방향성 식각이 이루어지는 케미컬을 이용한 습식 식각을 진행하여 상기 제1폭의 홈 형성시 상기 제1폭의 홈에 접한 플라즈마 데미지 발생 지역을 제거함과 아울러 상기 제1폭 보다 큰 제2폭의 홈을 형성하는 단계; 및 상기 감광막 패턴을 제거하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘기판 2 : 소자분리막
3 : 감광막 패턴 4 : 제1폭의 홈
5 : 제2폭의 홈
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, RCAT (Recessed Channel Array Transistor) 구조 형성시의 플라즈마 데미지에 의한 접합영역의 특성 저하를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행되어 70㎚급 이하 기술이 개발됨에 따라, 최소 배선폭(feature size)이 감소하게 되었고, 기판에 대한 도핑 농도(doping concentration) 또한 증가되어, 소자의 전계가 증가되고 접합누설이 증가되는 문제가 해결해야 할 사안으로 대두되게 되었다.
아울러, 채널 길이 및 폭이 제한되고, 채널 도핑의 증가로 인해 전자 이동도(electron mobility)가 감소됨으로써, 충분한 채널 전류를 확보하는 것 또한 해결해야 할 중대한 사안이 되고 있다.
그런데, 기존의 소자에서 통상적으로 사용하고 있는 평면(planar)형의 트랜지스터 구조로는 채널 길이 및 폭을 확보하는데 한계가 있으며, 특히, 상기한 문제들의 해결은 더욱 힘들다.
이에, 고집적화에 따른 상기한 여러가지 사안들을 해결할 수 있는 하나의 방법으로서 트랜지스터를 소위 RCAT(Recessed Channel Array Transistor) 구조로 형성하는 방법이 제안되었다.
이 RCAT 구조는 기판 액티브 영역의 게이트가 위치할 부분, 즉, 채널 지역을 리세스(recess)하여 게이트가 액티브 영역 내부에 형성되도록 하고, 이를 통해, 채널 길이가 확보되도록 한 것이다.
그러나, 도시하고 설명하지는 않았지만, 이와 같은 RCAT 구조를 형성하기 위해서는 기판 액티브 영역 내의 채널 지역을 플라즈마를 이용해 건식식각해야 하는 바, 이 과정에서 채널 예정 지역과 접한 접합 영역이 필연적으로 플라즈마 데미지를 받게 되며, 그 결과, 접합 특성(junction quality)의 열화가 유발된다.
결국, 70㎚급 이하의 고집적 메모리 소자를 구현하기 위해서는 RCAT 구조의 이용이 필요한데, 상기한 바와 같이 RCAT 구조의 적용시에는 플라즈마 데미지에 의한 접합 특성의 열화가 유발되는 바, 상기 RCAT 구조를 적용하면서도 플라즈마 데미지에 의한 접합 특성의 열화를 방지할 수 있는 새로운 공정 방법이 필요하다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 플라즈마 데미지로 인한 접합 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 플라즈마 데미지로 인한 접합 특성의 열화를 방지함으로써 고집적 메모리 소자의 구현이 가능하도록 할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 실리콘기판 상에 기판 액티브 영역 내의 채널 예정 지역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 기판 채널 예정 지역을 식각하여 제1폭의 홈을 형성하는 단계; 상기 결과물에 대해 특정 방향으로의 방향성 식각이 이루어지는 케미컬을 이용한 습식 식각을 진행하여 상기 제1폭의 홈 형성시 상기 제1폭의 홈에 접한 플라즈마 데미지 발생 지역을 제거함과 아울러 상기 제1폭 보다 큰 제2폭의 홈을 형성하는 단계; 및 상기 감광막 패턴을 제거하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 감광막 패턴은 소망하는 채널 폭 보다 좁은 채널 예정 지역을 노출시키도록 형성한다.
상기 제1폭의 홈을 형성하는 단계는 Cl2와 HBr의 혼합가스를 이용한 플라즈 마 건식 식각으로 진행하며, 이때, 상기 Cl2 가스와 HBr 가스의 플로우는 각각 5∼100sccm 정도로 한다.
상기 습식 식각은 H2/HCl 증기를 이용하여 수행하며, 이때, 상기 HCl 증기와 H2 증기의 유량은 각각 0.1∼1slm과 10∼50slm으로 한다. 아울러, 상기 습식 식각은 공정 온도를 700∼1000℃로 하여 진행한다.
상기한 본 발명에 반도체 소자의 제조방법은, 상기 제1폭의 홈을 형성하는 단계 후, 그리고, 제2폭의 홈을 형성하는 단계 전, 전열처리를 수행하는 단계를 더 포함하며, 이때, 상기 전열처리는 수소 분위기 및 800∼1000℃의 온도로 진행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 특징을 설명하면, 본 발명은 RCAT 구조를 형성하기 위한 기판 리세스 공정을 진행함에 있어서, 우선, 소망하는 리세스 폭 보다 작은 폭으로 채널 예정 지역을 리세스하고, 그런다음, 실리콘의 특정 방향으로만의 방향성 식각이 가능한 케미컬을 이용해서 실리콘기판을 습식 식각하여 리세스된 지역을 더욱 넓혀 준다.
이렇게 하면, 플라즈마 건식 식각시 플라즈마 데미지를 받은 리세스 지역, 즉, 채널 예정 지역에 접한 기판 접합 영역이 후속하는 실리콘의 방향성 식각시 제거되는 바, 본 발명은 플라즈마 데미지에 의한 접합 특성의 열화를 억제시켜 줄 수 있다.
자세하게, 도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 공지의 STI(Shallow Trench Isolation) 공정에 따라 실리콘기판(1) 내에 액티브 영역을 한정하는 소자분리막(2)을 형성한다. 이때, 도시되지는 않았으나, 상기 기판 액티브 영역은 타원 형상을 갖도록 형성된다.
도 1b를 참조하면, 소자분리막(2)을 포함한 실리콘기판(1)의 전면 상에 COMA (cycloolefin-maleic anhydride) 또는 아크릴레이트(acrylate) 계열의 폴리머로 이루어진 감광막을 도포한 다음, 이를 ArF 광원을 이용하여 노광하고, 그리고, 현상하여 리세스시키고자 하는 기판 액티브 영역 내의 채널 예정 지역을 노출시키는 감광막 패턴(3)을 형성한다.
이때, 상기 감광막 패턴(3)은 평면적으로 바(Bar)형 또는 T형 중 어느 하나의 형상으로 형성하며, 특히, 후속에서 리세스된 채널 예정 지역의 폭이 넓어지는 것을 고려해서 전형적인 RCAT 공정에서 형성해주는 그것 보다 오픈 지역의 폭이 좁도록 형성한다.
도 1c를 참조하면, 감광막 패턴(3)을 식각마스크로 이용해서 노출된 기판 액티브 영역 내의 채널 예정 지역을 소정 깊이만큼 플라즈마 건식 식각하며, 이를 통해, 상기 채널 예정 지역에 제1폭의 홈(4)을 형성한다. 여기서, 상기 플라즈마 건식 식각은 Cl2와 HBr의 혼합가스를 사용하여 진행하며, 상기 Cl2 가스와 HBr 가스의 플로우는 각각 5∼100sccm 정도로 한다. 이때, 상기 플라즈마 건식 식각시, 제1폭의 홈(4)에 접한 기판 부분은 플라즈마 데미지를 받게 된다.
도 1d를 참조하면, 채널 예정 지역이 리세스된 기판 결과물에 대해 실리콘의 특정 방향으로만의 방향성 식각이 가능한 케미컬, 예컨데, HCl 증기를 포함하는 H2/HCl 증기를 이용하여 습식 식각을 진행하고, 이를 통해, 게이트가 위치될 채널 예정 지역의 리세스 폭을 넓혀준다. 이때, 상기 HCl 증기와 H2 증기의 유량은 각각 0.1∼1slm과 10∼50slm 정도로 하여 식각 속도 및 식각 프로파일을 조절하며, 또한, 상기 습식 식각시의 공정 온도를 700∼1000℃로 하여 마찬가지로 식각 속도 및 식각 프로파일을 조절한다.
여기서, 상기 실리콘의 방향성 식각이 가능한 케미컬을 이용한 습식 식각의 결과, 제1폭의 홈 보다 넓은 제2폭의 홈(5)이 얻어지며, 특히, 전 단계에서 플라즈마 데미지를 받은 기판 부분, 즉, 제1폭의 홈에 접한 기판 부분이 제거된다. 따라서, 본 발명은 플라즈마 데미지의 발생없이 소망하는 기판 리세스를 달성할 수 있으며, 결과적으로, 플라즈마 데미지로 인한 접합 특성의 열화를 방지할 수 있다.
한편, 상기 습식 식각을 진행하기 전, 제1폭의 홈 표면에 있는 이물질이 제거되도록, 다시말해, 방향성 식각이 안정적으로 진행되도록 하기 위해 수소 분위기 및 800∼1000℃의 온도에서 전열처리를 수행함이 바람직하다.
도 1e를 참조하면, 식각마스크로 사용된 감광막 패턴을 공지의 감광막 스트립(strip) 공정에 따라 제거한다.
이후, 도시하지는 않았으나, 감광막 패턴을 제거한 상태에서 제2폭의 홈을 갖는 리세스된 채널 예정 지역에 게이트를 형성하는 공정을 포함한 공지의 RCAT 공정을 진행하여 RCAT 구조를 갖는 본 발명에 따른 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명은 기판 리세스 후에 실리콘의 방향성 식각이 가능한 케미컬을 이용한 습식 식각을 추가 수행하여 리세스 지역을 넓혀 줌으로써, 플라즈마 데미지의 발생이 없는 RCAT 구조를 구현할 수 있으며, 따라서, 본 발명은 플라즈마 데미지로 인한 접합 특성의 열화를 방지할 수 있고, 그래서, 고집적 메모리 소자를 구현할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (9)

  1. 실리콘기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 실리콘기판 상에 기판 액티브 영역 내의 채널 예정 지역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 노출된 기판 채널 예정 지역을 식각하여 제1폭의 홈을 형성하는 단계;
    상기 결과물에 대해 특정 방향으로의 방향성 식각이 이루어지는 케미컬을 이용한 습식 식각을 진행하여 상기 제1폭의 홈 형성시 상기 제1폭의 홈에 접한 플라즈마 데미지 발생 지역을 제거함과 아울러 상기 제1폭 보다 큰 제2폭의 홈을 형성하는 단계; 및
    상기 감광막 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 감광막 패턴은 소망하는 채널 폭 보다 좁은 채널 예정 지역을 노출시키도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제1폭의 홈을 형성하는 단계는 Cl2와 HBr의 혼합가스를 이용한 플라즈마 건식 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 Cl2 가스와 HBr 가스의 플로우는 각각 5∼100sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 습식 식각은 H2/HCl 증기를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 HCl 증기와 H2 증기의 유량은 각각 0.1∼1slm과 10∼50slm으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항 또는 제 5 항에 있어서, 상기 습식 식각은 공정 온도를 700∼1000℃로 하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 제1폭의 홈을 형성하는 단계 후, 그리고, 제2폭의 홈을 형성하는 단계 전, 전열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 전열처리는 수소 분위기 및 800∼1000℃의 온도로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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