KR20000044905A - 강유전 디램의 콘택 홀 형성 방법 - Google Patents

강유전 디램의 콘택 홀 형성 방법 Download PDF

Info

Publication number
KR20000044905A
KR20000044905A KR1019980061408A KR19980061408A KR20000044905A KR 20000044905 A KR20000044905 A KR 20000044905A KR 1019980061408 A KR1019980061408 A KR 1019980061408A KR 19980061408 A KR19980061408 A KR 19980061408A KR 20000044905 A KR20000044905 A KR 20000044905A
Authority
KR
South Korea
Prior art keywords
contact hole
forming
lower electrode
upper electrode
material layer
Prior art date
Application number
KR1019980061408A
Other languages
English (en)
Inventor
권오성
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980061408A priority Critical patent/KR20000044905A/ko
Publication of KR20000044905A publication Critical patent/KR20000044905A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 강유전 디램(FeDRAM)의 콘택 홀 형성 방법에 관한 것으로, 실리콘 기판 상부에 제 1 절연막, 하부 전극 및 저장 전극 물질층을 형성한 다음, 상부 전극 물질을 형성하고 패터닝하여 상부 전극을 형성하는 단계와, 전체 구조 상부에 제 2 절연막을 형성하고, 콘택 홀 형성용 마스크를 이용한 식각 공정으로 상기 상부 전극 상의 제 2 절연막을 제거하여 상기 상부 전극을 노출시키는 한편, 상기 제 2 절연막 및 저장 전극 물질층의 선택된 영역을 제거하여 상기 하부 전극을 노출시켜 콘택 홀을 형성하는 단계와, 전체 구조 상부에 장벽물질을 형성하고 식각하여 상기 상부 전극측의 콘택 홀 주위에 상기 장벽층을 형성하는 단계로 이루어지는 강유전 디램의 콘택 홀 형성 방법이 개시된다.

Description

강유전 디램의 콘택 홀 형성 방법
본 발명은 강유전 디램(Ferroelectric Dynamic Random Access Memory; FeDRAM)의 콘택 홀 형성 방법에 관한 것으로, 특히 하부 전극에 금속 배선을 연결하기 위한 콘택 홀 형성시 하부 전극이 과도식각되는 것을 방지하기 위한 강유전 디램의 콘택 홀 형성 방법에 관한 것이다.
도 1(a) 내지 1(d)는 종래 강유전 디램의 콘택 홀 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1(a)에 도시된 바와 같이, 실리콘 기판(11) 상부에 제 1 절연막(12)을 형성하고 하부 전극(13)을 형성한다. 이후, 하부 전극(13) 상에 저장 전극 물질층(14)을 형성한 다음, 상부 전극물질을 형성하고 패터닝하여 상부 전극(15)을 형성한다. 여기에서, 하부 전극(13)은 예를 들어 백금(Pt)으로 이루어지고, 저장 전극 물질층(14)은 강유전 물질로 이루어진다.
도 1(b)는 상부 전극(15) 상에 감광막(도시되지 않음)을 형성하고 이를 마스크로 이용한 식각 공정으로 저장 전극 물질(14)을 제거하여 하부 전극(13)을 노출시킨 상태의 단면도이다.
도 1(c)는 감광막을 제거한 후, 전체 구조 상부에 제 2 절연막(16)을 형성하고 상부 전극(15) 및 하부 전극(13)을 노출시키기 위한 식각 공정을 실시하여 캡 콘택 홀(17)을 형성한 상태의 소자의 단면도이다.
도 1(d)는 전체 구조 상부에 장벽층(18)을 형성하고 상부 전극(15) 측에만 장벽층(18)을 잔류시켜 캡 콘택 홀(17)을 형성한 상태를 나타내는 소자의 단면도이다. 여기에서, 장벽층(18)은 티타늄 나이트라이드(TiN)를 이용하여 형성한다.
이와 같은 공정에서, 캡 콘택 홀(17)은 저장 전극 물질층(14) 식각 공정, 제 2 절연막(16) 식각 공정 및 장벽층(18) 식각 공정의 3회에 걸친 플라즈마 식각 공정에 의해 형성되므로, 하부 전극(13)이 과다 노출되고 과도 식각되어(A 부분)는 문제가 발생한다. 이와 같은 하부 전극(13)의 과도한 손실로 인하여 소자의 저장 전극이 불안정하게 되어, 소자의 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 캡 콘택 홀 식각 공정시 저장 전극 물질층과 절연막을 동시에 식각하여, 과다한 식각 공정에 의해 하부 전극이 받는 스트레스를 줄이므로써, 소자의 신뢰성을 향상시킬 수 있는 강유전 디램의 콘택 홀 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 강유전 디램의 콘택 홀 형성 방법은 실리콘 기판 상부에 제 1 절연막, 하부 전극 및 저장 전극 물질층을 형성한 다음, 상부 전극 물질을 형성하고 패터닝하여 상부 전극을 형성하는 단계와, 전체 구조 상부에 제 2 절연막을 형성하고, 콘택 홀 형성용 마스크를 이용한 식각 공정으로 상기 상부 전극 상의 제 2 절연막을 제거하여 상기 상부 전극을 노출시키는 한편, 상기 제 2 절연막 및 저장 전극 물질층의 선택된 영역을 제거하여 상기 하부 전극을 노출시켜 콘택 홀을 형성하는 단계와, 전체 구조 상부에 장벽물질을 형성하고 식각하여 상기 상부 전극측의 콘택 홀 주위에 상기 장벽층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 내지 1(d)는 종래 강유전 디램의 콘택 홀 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2(a) 내지 2(c)는 본 발명에 따른 강유전 디램의 콘택 홀 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 실리콘 기판 12, 22 : 제 1 절연막
13, 23 : 하부 전극
14, 24 : 저장 전극 물질층(강유전 물질층)
15, 25 : 상부 전극 16, 26 : 제 2 절연막
17, 27 : 캡 콘택 홀 18, 28 : 장벽층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 2(c)는 본 발명에 따른 강유전 디램의 콘택 홀 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2(a)에 도시된 바와 같이, 실리콘 기판(21) 상부에 제 1 절연막(22), 하부 전극(23) 및 저장 전극 물질층(24)을 형성한 다음, 상부 전극 물질을 형성하고 패터닝하여, 상부 전극(25)을 형성한다. 여기에서, 하부 전극(23)은 예를 들어, 백금(Pt)으로 형성하고, 강유전 물질로 이루어지는 저장 전극 물질층(24)은 SrBiTa2O9를 이용하여 형성한다.
도 2(b)에 도시된 바와 같이, 전체 구조 상부에 제 2 절연막(26)을 형성하고 상부 전극(25) 및 하부 전극(23)이 노출되도록 하는 감광막(도시되지 않음)을 도포한 후, 이를 마스크로 이용한 식각 공정으로 제 2 절연막(26)을 식각하여 상부 전극(25)의 일부가 노출된 캡 콘택 홀(27)을 형성하는 한편, 제 2 절연막(26) 및 저장 전극 물질층(24)을 동시에 식각하여 하부 전극(23)의 일부가 노출된 캡 콘택 홀(27)을 형성한다. 캡 콘택 홀(27) 형성을 위한 식각 공정은 800 ∼ 1500W의 소오스 전력과 1500 ∼ 2500W의 바이어스 전력 조건에서 불소(F)가 포함된 식각 가스를 사용하여 실시한다. F 이온이나 래디컬(radical)이 첨가된 가스는 종래의 강유전 물질층(저장 전극 물질층) 식각 공정시 사용하는 Cl 이온이나 래디컬이 첨가된 가스에 비해 하부 전극(23)에 대한 선택비가 우수하여 하부 전극의 손실을 줄이는데 유용하다.
도 2(c)에 도시된 바와 같이, 전체 구조 상부에 장벽물질을 형성하고 식각하여 상부 전극(25)측의 콘택 홀에 장벽층(28)을 형성한다. 여기에서, 장벽층(28)은 예를 들어 티타늄 나이트라이드(TiN)를 이용하여 형성한다. 콘택 홀(27)이 형성되면 예를 들어, ACT-935를 이용하여 세정 공정을 실시한다.
하부 전극 물질인 백금(Pt)과 제 2 절연막인 실리콘 산화막(SiO2)은 접착력(adhesion)이 좋지 않아 서로 접촉하게 되면 두 막질 사이에서 들뜸(lifting) 형상이 발생하기 쉽고, 이에 의해 소자의 특성이 악화되는 문제가 있는데, 이와 같은 방법으로 콘택 홀을 형성하는 경우에는 하부 전극(23)과 제 2 절연막(26)이 접촉되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명에 의하면 하부 전극이 식각 플라즈마에 노출되는 횟수를 줄이고 불소가 첨가된 가스를 사용하여 콘택 홀 식각 공정을 실시하므로써 하부 전극의 손실을 줄일 수 있고 저장전극의 신뢰성을 향상시킬 수 있다. 또한, 하부 전극과 상부 절연막이 접촉되는 것을 방지할 수 있어 막의 들뜸 현상을 방지할 수 있고, 저장 전극 물질(강유전 물질)과 상부 절연막의 식각 공정을 동시에 실시함에 의해 불필요한 마스크 및 식각 공정을 줄여 공정시간을 단축시킬 수 있는 효과가 있다.

Claims (6)

  1. 실리콘 기판 상부에 제 1 절연막, 하부 전극 및 저장 전극 물질층을 형성한 다음, 상부 전극 물질을 형성하고 패터닝하여 상부 전극을 형성하는 단계와,
    전체 구조 상부에 제 2 절연막을 형성하고, 콘택 홀 형성용 마스크를 이용한 식각 공정으로 상기 상부 전극 상의 제 2 절연막을 제거하여 상기 상부 전극을 노출시키는 한편, 상기 제 2 절연막 및 저장 전극 물질층의 선택된 영역을 제거하여 상기 하부 전극을 노출시켜 콘택 홀을 형성하는 단계와,
    전체 구조 상부에 장벽물질을 형성하고 식각하여 상기 상부 전극측의 콘택 홀 주위에 상기 장벽층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 강유전 디램의 콘택 홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 하부 전극은 백금을 이용하여 형성하는 것을 특징으로 하는 강유전 디램의 콘택 홀 형성 방법.
  3. 제 1 항에 있어서,
    상기 저장 전극 물질층은 SrBiTa2O9를 이용하여 형성하는 것을 특징으로 하는 강유전 디램의 콘택 홀 형성 방법.
  4. 제 1 항에 있어서,
    상기 콘택 홀 형성을 위한 식각 공정은 800 ∼ 1500W의 소오스 전력과 1500 ∼ 2500W의 바이어스 전력 조건에서 불소(F)가 포함된 식각 가스를 사용하여 실시하는 것을 특징으로 하는 강유전 디램의 콘택 홀 형성 방법.
  5. 제 1 항에 있어서,
    상기 장벽층은 티타늄 나이트라이드를 이용하여 형성하는 것을 특징으로 하는 강유전 디램의 콘택 홀 형성 방법.
  6. 제 1 항에 있어서,
    상기 장벽층 형성 후 세정 공정을 실시하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 강유전 디램의 콘택 홀 형성 방법.
KR1019980061408A 1998-12-30 1998-12-30 강유전 디램의 콘택 홀 형성 방법 KR20000044905A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980061408A KR20000044905A (ko) 1998-12-30 1998-12-30 강유전 디램의 콘택 홀 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980061408A KR20000044905A (ko) 1998-12-30 1998-12-30 강유전 디램의 콘택 홀 형성 방법

Publications (1)

Publication Number Publication Date
KR20000044905A true KR20000044905A (ko) 2000-07-15

Family

ID=19568160

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980061408A KR20000044905A (ko) 1998-12-30 1998-12-30 강유전 디램의 콘택 홀 형성 방법

Country Status (1)

Country Link
KR (1) KR20000044905A (ko)

Similar Documents

Publication Publication Date Title
KR100459724B1 (ko) 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법
KR100342641B1 (ko) 반도체 장치의 제조 방법
KR20000044905A (ko) 강유전 디램의 콘택 홀 형성 방법
US6558999B2 (en) Method for forming a storage electrode on a semiconductor device
KR100694996B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100859254B1 (ko) 반도체 소자의 커패시터 제조 방법
KR100482739B1 (ko) 반도체장치의실린더형전하저장전극형성방법
KR100323723B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100290587B1 (ko) 반도체장치제조방법
KR100745057B1 (ko) 반도체 소자의 제조 방법
KR100249169B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100353807B1 (ko) 고유전체 캐패시터의 하부전극 형성방법
KR100218735B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100258370B1 (ko) 반도체소자의 콘택방법
KR20030093715A (ko) 반도체소자 제조 방법
KR0165419B1 (ko) 스페이서를 채용한 원통형 커패시터 제조방법
KR100265828B1 (ko) 반도체소자 제조방법
KR100190188B1 (ko) 반도체소자의 캐패시터 제조방법
KR100399935B1 (ko) 반도체장치제조방법
KR100341593B1 (ko) 반도체소자의콘택홀형성방법
KR100235948B1 (ko) 반도체소자의 저장전극 형성방법
KR100537195B1 (ko) 반도체 메모리장치의 커패시터 제조방법
KR100256798B1 (ko) 반도체 소자의 자기정렬콘택 형성방법
KR20060000964A (ko) 반도체 장치의 제조방법
KR20050002005A (ko) 스토리지 노드 콘택홀 및 비트라인 절연막 스페이서를동시에 형성하는 반도체 소자 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid