JP2003526924A - 半導体装置及びその製造方法 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
半導体装置は、ソース（３）及びドレイン（４）を具える不揮発性メモリセルを表面（２）に設けた半導体ボディ（１）と、制御ゲート（９）を具えるゲート構造（８）から電気的に絶縁されたアクセスゲート（１４）とを具え、前記ゲート構造（８）が、電荷の形態のデータが格納される電荷蓄積領域を設けたゲート絶縁膜（１１，２５）によって前記半導体領域（１）を電気的に絶縁され、前記アクセスゲート（１４）が、前記半導体ボディ（１）の前記表面（２）にほぼ平行に延在するほぼ平坦な表面部（１７）を有し、前記ゲート構造（８）に重なり合うことなく前記ゲート構造（８）に対向して配置されたブロックの形状を有する。
Description
【０００１】
技術の分野
本発明は、表面に不揮発性メモリセルを設けた半導体ボディを供える半導体装
置に関する。
置に関する。
【０００２】
背景技術
そのような半導体装置は、米国特許番号第５，６０７，８７１号から既知であ
る。既知の半導体装置において、不揮発性メモリセルは、ソースと、ドレインと
、アクセスゲートとを具え、アクセスゲートは、制御ゲートを具えるゲート構造
から電気的に分離されている。ゲート構造は、ゲート絶縁膜によって半導体ボデ
ィから電気的に絶縁され、ゲート絶縁膜には、電荷の形態のデータが格納される
電荷蓄積領域として作用するフローティングゲートが設けられる。アクセスゲー
トは、半導体ボディの表面にほぼ平行に延在するほぼ平坦な表面部を有する。ア
クセスゲートは、ゲート構造に重なり合うパターン化されたポリシリコン層及び
隣接するゲート構造によって設けられ、ゲート構造の最も外側の側壁を十分に超
えるように広がる。ゲート構造の間では、パターン化されたポリシリコン層が、
半導体ボディに局所的に設けられたドレインの上に配置される。ソースは、パタ
ーン化されたポリシリコン層に整合するように半導体ボディに設けられる。
る。既知の半導体装置において、不揮発性メモリセルは、ソースと、ドレインと
、アクセスゲートとを具え、アクセスゲートは、制御ゲートを具えるゲート構造
から電気的に分離されている。ゲート構造は、ゲート絶縁膜によって半導体ボデ
ィから電気的に絶縁され、ゲート絶縁膜には、電荷の形態のデータが格納される
電荷蓄積領域として作用するフローティングゲートが設けられる。アクセスゲー
トは、半導体ボディの表面にほぼ平行に延在するほぼ平坦な表面部を有する。ア
クセスゲートは、ゲート構造に重なり合うパターン化されたポリシリコン層及び
隣接するゲート構造によって設けられ、ゲート構造の最も外側の側壁を十分に超
えるように広がる。ゲート構造の間では、パターン化されたポリシリコン層が、
半導体ボディに局所的に設けられたドレインの上に配置される。ソースは、パタ
ーン化されたポリシリコン層に整合するように半導体ボディに設けられる。
【０００３】
既知の半導体装置の不都合は、ゲート構造したがってゲート構造の最上部に設
けられたポリシリコン層の位置のトポグラフィ(topography)が大きいために、ポ
リシリコン層のフォトリソグラフパターンが困難なことである。レジストパター
ンを形成するためにポリシリコン層の最上部に形成したフォトレジスト層を光に
露出する際、露出された光は、ポリシリコン層の表面において傾斜した方向に反
射される。その結果、レジストパターンが変形し、パターン化されたポリシリコ
ン層の寸法精度が低下する。パターン化されたポリシリコン層がドレインの上に
配置されるので、既知の半導体装置の他の不都合は、ソース及びドレインを単一
ステップで形成できないことと、メモリセルの動作中にパターン化されたポリシ
リコン層とドレインとの間にクロストークが生じることである。
けられたポリシリコン層の位置のトポグラフィ(topography)が大きいために、ポ
リシリコン層のフォトリソグラフパターンが困難なことである。レジストパター
ンを形成するためにポリシリコン層の最上部に形成したフォトレジスト層を光に
露出する際、露出された光は、ポリシリコン層の表面において傾斜した方向に反
射される。その結果、レジストパターンが変形し、パターン化されたポリシリコ
ン層の寸法精度が低下する。パターン化されたポリシリコン層がドレインの上に
配置されるので、既知の半導体装置の他の不都合は、ソース及びドレインを単一
ステップで形成できないことと、メモリセルの動作中にパターン化されたポリシ
リコン層とドレインとの間にクロストークが生じることである。
【０００４】
上記不揮発性メモリはアクセストランジスタ及びフローティングゲートトラン
ジスタを具え、フローティングゲートトランジスタは、電荷の形態のデータが格
納されるフローティングゲートを具える。当業者には既知のように、いわゆる電
荷トラップトランジスタ(charge trapping transistor)を、上記フローティング
ゲートトランジスタの代わりに使用することができる。そのような電荷トラップ
トランジスタは、ゲート絶縁膜によって半導体ボディから電気的に絶縁された制
御ゲートを具え、ゲート絶縁膜は、電荷が蓄積される互いに離間したトラップ中
心の分布を具える。そのような電荷トラップトランジスタにおいて、電荷は、チ
ャネル長全体に亘ってのみだけでなく、チャネルのソース側のみ又はドレイン側
のみにしか設けることができない。これら互いに相違する状況が読出しプロセス
中に区別されるために、メモリセルごとに２ビットを格納することができる。
ジスタを具え、フローティングゲートトランジスタは、電荷の形態のデータが格
納されるフローティングゲートを具える。当業者には既知のように、いわゆる電
荷トラップトランジスタ(charge trapping transistor)を、上記フローティング
ゲートトランジスタの代わりに使用することができる。そのような電荷トラップ
トランジスタは、ゲート絶縁膜によって半導体ボディから電気的に絶縁された制
御ゲートを具え、ゲート絶縁膜は、電荷が蓄積される互いに離間したトラップ中
心の分布を具える。そのような電荷トラップトランジスタにおいて、電荷は、チ
ャネル長全体に亘ってのみだけでなく、チャネルのソース側のみ又はドレイン側
のみにしか設けることができない。これら互いに相違する状況が読出しプロセス
中に区別されるために、メモリセルごとに２ビットを格納することができる。
【０００５】
フローティングゲートが既知の半導体装置のように電荷の蓄積に使用されるか
又はゲート電極が互いに離間したトラップ中心を具えるかについては、上記不都
合に対して全く影響を及ぼさない。上記不都合は、電荷トラップトランジスタを
有する半導体装置においても生じる。
又はゲート電極が互いに離間したトラップ中心を具えるかについては、上記不都
合に対して全く影響を及ぼさない。上記不都合は、電荷トラップトランジスタを
有する半導体装置においても生じる。
【０００６】
発明の開示
本発明の目的は、更に容易かつ正確に製造できるとともに操作中のクロストー
クに関する上記問題を軽減することができる不揮発性メモリセルを有する半導体
装置を提供することである。
クに関する上記問題を軽減することができる不揮発性メモリセルを有する半導体
装置を提供することである。
【０００７】
本発明による半導体装置は、ソース及びドレインを具える不揮発性メモリセル
を表面に設けた半導体ボディと、制御ゲートを具えるゲート構造から電気的に絶
縁されたアクセスゲートとを具え、前記ゲート構造が、電荷の形態のデータが格
納される電荷蓄積領域を設けたゲート絶縁膜によって前記半導体領域を電気的に
絶縁され、前記アクセスゲートが、前記半導体ボディの前記表面にほぼ平行に延
在するほぼ平坦な表面部を有し、前記ゲート構造に重なり合うことなく前記ゲー
ト構造に対向して配置されたブロックの形状を有する。アクセスゲートが導電層
のフォトリソグラフパターニングによって形成される際、堆積したフォトレジス
ト層のパターンに出射された光は、導電層の表面で傾斜した方向に反射されない
。したがって、アクセスゲートを、高い寸法精度で形成することができる。さら
に、ソース及びドレインを、ゲート構造をアクセスゲートとともにマスクとして
用いることによって単一ステップで形成することができる。このようにして、ド
レインとアクセスゲート（を設ける導電層）との間のクロストークを軽減するこ
とができる。
を表面に設けた半導体ボディと、制御ゲートを具えるゲート構造から電気的に絶
縁されたアクセスゲートとを具え、前記ゲート構造が、電荷の形態のデータが格
納される電荷蓄積領域を設けたゲート絶縁膜によって前記半導体領域を電気的に
絶縁され、前記アクセスゲートが、前記半導体ボディの前記表面にほぼ平行に延
在するほぼ平坦な表面部を有し、前記ゲート構造に重なり合うことなく前記ゲー
ト構造に対向して配置されたブロックの形状を有する。アクセスゲートが導電層
のフォトリソグラフパターニングによって形成される際、堆積したフォトレジス
ト層のパターンに出射された光は、導電層の表面で傾斜した方向に反射されない
。したがって、アクセスゲートを、高い寸法精度で形成することができる。さら
に、ソース及びドレインを、ゲート構造をアクセスゲートとともにマスクとして
用いることによって単一ステップで形成することができる。このようにして、ド
レインとアクセスゲート（を設ける導電層）との間のクロストークを軽減するこ
とができる。
【０００８】
電荷蓄積領域を、例えばフローティングゲートによって形成する。他の例では
、電荷蓄積領域は、互いに離間するトラップ中心の分布を具える。互いに離間し
たトラップ中心の分布を設けたゲート絶縁膜を、例えば、分布した不純物例えば
金属粒子を有する酸化珪素層とし、不純物は、トラップ中心を提供する。しかし
ながら、更に普及した方法は、互いに離間したトラップ中心が生じる境界層を形
成する互いに相違した二つの材料の二重層を具えるゲート絶縁膜の使用である。
標準的なＣＭＯＳプロセスに対する適合性を増大させるために、好適には、二重
層を、酸化珪素の層及び隣接する窒化珪素の層によって形成する。
、電荷蓄積領域は、互いに離間するトラップ中心の分布を具える。互いに離間し
たトラップ中心の分布を設けたゲート絶縁膜を、例えば、分布した不純物例えば
金属粒子を有する酸化珪素層とし、不純物は、トラップ中心を提供する。しかし
ながら、更に普及した方法は、互いに離間したトラップ中心が生じる境界層を形
成する互いに相違した二つの材料の二重層を具えるゲート絶縁膜の使用である。
標準的なＣＭＯＳプロセスに対する適合性を増大させるために、好適には、二重
層を、酸化珪素の層及び隣接する窒化珪素の層によって形成する。
【０００９】
本発明による半導体装置の他の例において、アクセスゲートのほぼ平坦な表面
部を、ゲート構造の最上表面部とほぼ同一の高さに配置する。このようにして、
ゲート構造とアクセスゲートとの結合構造はほぼ平坦になる。 ２トランジスタ(two-transistor(2T))セルとも称される不揮発性メモリセルが
１個のアクセスゲートを具える場合、好適には、アクセスゲートを、ソースに隣
接してゲート構造の側部に設ける。アクセストランジスタをソースの側部に設け
た場合、切替の際に必要なプログラミング電圧は、アクセストランジスタをドレ
インの側部に設けたときの切替の際に必要なプログラミング電圧より低くなり、
その結果、前者のアクセストランジスタを、更に肉薄のゲート絶縁膜によって処
理することができる。
部を、ゲート構造の最上表面部とほぼ同一の高さに配置する。このようにして、
ゲート構造とアクセスゲートとの結合構造はほぼ平坦になる。 ２トランジスタ(two-transistor(2T))セルとも称される不揮発性メモリセルが
１個のアクセスゲートを具える場合、好適には、アクセスゲートを、ソースに隣
接してゲート構造の側部に設ける。アクセストランジスタをソースの側部に設け
た場合、切替の際に必要なプログラミング電圧は、アクセストランジスタをドレ
インの側部に設けたときの切替の際に必要なプログラミング電圧より低くなり、
その結果、前者のアクセストランジスタを、更に肉薄のゲート絶縁膜によって処
理することができる。
【００１０】
本発明による半導体装置の他の例は、従属項に記載されている。
また、本発明は、不揮発性メモリセルを表面に設けた半導体ボディを具える半
導体装置の製造方法に関する。 そのような方法は、米国特許番号第５，６０７，８７１号から既知である。既
知の方法では、導電層すなわちポリシリコン層を設ける前に半導体ボディのゲー
ト構造とそれに隣接するゲート構造との間にドレインを設けている。その後、ポ
リシリコン層がゲート構造及びそれに隣接するゲート構造に重なり合うとともに
これらゲート構造の最も外側の側壁を十分に超えて広がるように、ポリシリコン
層がパターン化される。ポリシリコン層のパターニング後、半導体ボディには、
パターン化されたポリシリコン層に整合したソースが設けられる。
導体装置の製造方法に関する。 そのような方法は、米国特許番号第５，６０７，８７１号から既知である。既
知の方法では、導電層すなわちポリシリコン層を設ける前に半導体ボディのゲー
ト構造とそれに隣接するゲート構造との間にドレインを設けている。その後、ポ
リシリコン層がゲート構造及びそれに隣接するゲート構造に重なり合うとともに
これらゲート構造の最も外側の側壁を十分に超えて広がるように、ポリシリコン
層がパターン化される。ポリシリコン層のパターニング後、半導体ボディには、
パターン化されたポリシリコン層に整合したソースが設けられる。
【００１１】
この方法の不都合は、ゲート構造したがってゲート構造の最上部に設けられた
ポリシリコン層の位置のトポグラフィ(topography)が大きいために、ポリシリコ
ン層のフォトリソグラフパターンが困難なことである。レジストパターンを形成
するためにポリシリコン層の最上部に形成したフォトレジスト層を光に露出する
際、露出された光は、ポリシリコン層の表面において傾斜した方向に反射される
。その結果、レジストパターンが変形し、パターン化されたポリシリコン層の寸
法精度が低下する。パターン化されたポリシリコン層がドレインの上に配置され
るので、既知の半導体装置の他の不都合は、ソース及びドレインを単一ステップ
で形成できないことと、メモリセルの動作中にパターン化されたポリシリコン層
とドレインとの間にクロストークが生じることである。 フローティングゲートトランジスタを有する半導体装置の製造方法の上記不都
合は、電荷トラップトランジスタを有する半導体装置の製造方法においても生じ
る。
ポリシリコン層の位置のトポグラフィ(topography)が大きいために、ポリシリコ
ン層のフォトリソグラフパターンが困難なことである。レジストパターンを形成
するためにポリシリコン層の最上部に形成したフォトレジスト層を光に露出する
際、露出された光は、ポリシリコン層の表面において傾斜した方向に反射される
。その結果、レジストパターンが変形し、パターン化されたポリシリコン層の寸
法精度が低下する。パターン化されたポリシリコン層がドレインの上に配置され
るので、既知の半導体装置の他の不都合は、ソース及びドレインを単一ステップ
で形成できないことと、メモリセルの動作中にパターン化されたポリシリコン層
とドレインとの間にクロストークが生じることである。 フローティングゲートトランジスタを有する半導体装置の製造方法の上記不都
合は、電荷トラップトランジスタを有する半導体装置の製造方法においても生じ
る。
【００１２】
本発明の目的は、更に容易かつ正確に製造できるとともに操作中のクロストー
クに関する上記問題を軽減することができる不揮発性メモリセルを有する半導体
装置の製造方法を提供することである。
クに関する上記問題を軽減することができる不揮発性メモリセルを有する半導体
装置の製造方法を提供することである。
【００１３】
本発明による製造方法では、不揮発性メモリセルを表面に設けた半導体ボディ
を具える半導体装置の製造方法であって、制御ゲートを具えるゲート構造を、前
記半導体ボディの表面に形成し、前記ゲート構造が、ゲート絶縁膜によって前記
半導体ボディから電気的に絶縁され、前記ゲート絶縁膜に、電荷の形態のデータ
が格納される電荷蓄積領域を設け、その後、導電層を設け、その導電層の厚さを
、前記ゲート構造に隣接する導電層の上側表面が前記ゲート構造の最上表面部と
ほぼ同一の高さとなり又はそれより高くなるように設定し、前記導電層を、前記
ゲート構造が露出するまで平坦化処理によってその厚さの部分全体に亘って除去
し、その後、前記導電層を、マスクを用いてパターン化して、アクセスゲートを
設け、前記マスクが、前記ゲート構造から、前記ゲート構造に隣接する前記導電
層の領域に亘って広がる。導電層にマスクを設けると、導電層は、ほぼ平坦な表
面を有する。したがって、光への露出によりパターン化されるフォトレジスト層
を堆積することによってマスクを設ける場合、光は、導電層の表面において傾斜
した方向に反射されない。したがって、アクセスゲートを、更に高い寸法精度で
形成することができる。さらに、ゲート構造をアクセスゲートとともにマスクと
して用いることによって、ソース及びドレインを単一ステップで形成することが
できる。このようにして、ドレインとアクセスゲート（を設ける導電層）との間
のクロストークを軽減することができる。 本発明による製造方法の他の好適例は、従属項に記載されている。
を具える半導体装置の製造方法であって、制御ゲートを具えるゲート構造を、前
記半導体ボディの表面に形成し、前記ゲート構造が、ゲート絶縁膜によって前記
半導体ボディから電気的に絶縁され、前記ゲート絶縁膜に、電荷の形態のデータ
が格納される電荷蓄積領域を設け、その後、導電層を設け、その導電層の厚さを
、前記ゲート構造に隣接する導電層の上側表面が前記ゲート構造の最上表面部と
ほぼ同一の高さとなり又はそれより高くなるように設定し、前記導電層を、前記
ゲート構造が露出するまで平坦化処理によってその厚さの部分全体に亘って除去
し、その後、前記導電層を、マスクを用いてパターン化して、アクセスゲートを
設け、前記マスクが、前記ゲート構造から、前記ゲート構造に隣接する前記導電
層の領域に亘って広がる。導電層にマスクを設けると、導電層は、ほぼ平坦な表
面を有する。したがって、光への露出によりパターン化されるフォトレジスト層
を堆積することによってマスクを設ける場合、光は、導電層の表面において傾斜
した方向に反射されない。したがって、アクセスゲートを、更に高い寸法精度で
形成することができる。さらに、ゲート構造をアクセスゲートとともにマスクと
して用いることによって、ソース及びドレインを単一ステップで形成することが
できる。このようにして、ドレインとアクセスゲート（を設ける導電層）との間
のクロストークを軽減することができる。 本発明による製造方法の他の好適例は、従属項に記載されている。
【００１４】
発明を実施するための最良の形態
図１は、第１導電形の半導体ボディ１、本例ではｐ形の導電形のシリコンボデ
ィを示す。半導体ボディ１の表面２に不揮発性メモリセルを設け、このメモリセ
ルは、逆の第２の導電形、本例ではｎ形の導電形のソース３及びドレイン４を具
える。本例では、ソース３及びドレイン４に拡張部５を設ける。メモリセルの拡
張されたソース３，５と拡張されたドレイン４，５との間で、半導体ボディ１の
表面２にフローティングゲートトランジスタ６及びアクセストランジスタ７を設
ける。フローティングゲートトランジスタ７はゲート構造８を具え、ゲート構造
８は制御ゲート９を具える。ゲート構造８と半導体ボディ１との間に、導電材料
の層１０を設け、導電材料の層１０は、電気的な絶縁材料によって全ての側部を
包囲され、フローティングゲートを形成する。フローティングゲート１０は、電
荷蓄積領域として作用し、電荷の形態のデータを蓄積することができる。フロー
ティングゲート１０及び制御ゲート９を、例えばリンをドープした多結晶シリコ
ンによって構成する。アモルファスシリコンすなわちＳｉｘＧｅ１−ｘをフロー
ティングゲート１０及び制御ゲート９に対して用いてもよく、この場合、ｘは、
約０．６と１との間の範囲に存在するシリコンの割合を表す。フローティングゲ
ート１０は、フローティングゲート絶縁膜１１によって半導体ボディ１から絶縁
され、ゲート間絶縁膜１２によって制御ゲート９から絶縁される。フローティン
グゲート絶縁膜１１及びゲート間絶縁膜１２を、例えば酸化珪素によって構成す
る。フローティングゲート絶縁膜１１及びゲート間絶縁膜１２を、酸化タンタル
や、酸化アルミニウムや、窒化珪素のような酸化珪素より著しく高い誘電率を有
する絶縁材料によって構成してもよい。ゲート間絶縁膜１２の他の好適材料を、
例えば、シリコンオキニトライド(silicon oxynitride(SiON))と酸化珪素及び窒
化珪素のサンドイッチ(ONO)とする。ゲート構造８は、最上層としての絶縁層１
３を具え、その絶縁層１３を、好適には窒化珪素又は酸化珪素によって構成する
。アクセストランジスタ７ばゲート絶縁膜１５によって半導体ボディ１から絶縁
されたアクセスゲート１４を有する。アクセスゲート１４を、例えば、リンをド
ープした多結晶シリコン又はアモルファスシリコンすなわちＳｉｘＧｅ１−ｘに
よって構成し、この場合、ｘは、約０．６から１の間の範囲に存在する珪素の割
合を表す。ゲート絶縁膜１５を、例えば、酸化タンタルや、酸化アルミニウムや
、窒化珪素のような酸化珪素より著しく高い誘電率を有する絶縁材料によって構
成する。アクセストランジスタ７、したがってアクセスゲート１４は、酸化珪素
や窒化珪素のような絶縁材料１６によってゲート構造８から電気的に絶縁される
。アクセスゲート１４は、ゲート構造８に重なり合うことなくゲート構造８に対
向して配置したブロックの形状を有する。アクセスゲート１４は、半導体ボディ
１の表面２にほぼ平行して延在するほぼ平坦な表面部１７を有する。アクセスゲ
ート１４のほぼ平坦な表面部１７、ソース３及びドレイン４に、ケイ化金属(met
al silicide)１８、例えば低抵抗フェーズ(low ohmic phase)のケイ化チタン(ti
tanium silicidde)を設ける。本例では、アクセスゲート１４のほぼ平坦な表面
部分１７を、ゲート構造８の最上の表面部２３とほぼ同一の高さに配置する。
ィを示す。半導体ボディ１の表面２に不揮発性メモリセルを設け、このメモリセ
ルは、逆の第２の導電形、本例ではｎ形の導電形のソース３及びドレイン４を具
える。本例では、ソース３及びドレイン４に拡張部５を設ける。メモリセルの拡
張されたソース３，５と拡張されたドレイン４，５との間で、半導体ボディ１の
表面２にフローティングゲートトランジスタ６及びアクセストランジスタ７を設
ける。フローティングゲートトランジスタ７はゲート構造８を具え、ゲート構造
８は制御ゲート９を具える。ゲート構造８と半導体ボディ１との間に、導電材料
の層１０を設け、導電材料の層１０は、電気的な絶縁材料によって全ての側部を
包囲され、フローティングゲートを形成する。フローティングゲート１０は、電
荷蓄積領域として作用し、電荷の形態のデータを蓄積することができる。フロー
ティングゲート１０及び制御ゲート９を、例えばリンをドープした多結晶シリコ
ンによって構成する。アモルファスシリコンすなわちＳｉｘＧｅ１−ｘをフロー
ティングゲート１０及び制御ゲート９に対して用いてもよく、この場合、ｘは、
約０．６と１との間の範囲に存在するシリコンの割合を表す。フローティングゲ
ート１０は、フローティングゲート絶縁膜１１によって半導体ボディ１から絶縁
され、ゲート間絶縁膜１２によって制御ゲート９から絶縁される。フローティン
グゲート絶縁膜１１及びゲート間絶縁膜１２を、例えば酸化珪素によって構成す
る。フローティングゲート絶縁膜１１及びゲート間絶縁膜１２を、酸化タンタル
や、酸化アルミニウムや、窒化珪素のような酸化珪素より著しく高い誘電率を有
する絶縁材料によって構成してもよい。ゲート間絶縁膜１２の他の好適材料を、
例えば、シリコンオキニトライド(silicon oxynitride(SiON))と酸化珪素及び窒
化珪素のサンドイッチ(ONO)とする。ゲート構造８は、最上層としての絶縁層１
３を具え、その絶縁層１３を、好適には窒化珪素又は酸化珪素によって構成する
。アクセストランジスタ７ばゲート絶縁膜１５によって半導体ボディ１から絶縁
されたアクセスゲート１４を有する。アクセスゲート１４を、例えば、リンをド
ープした多結晶シリコン又はアモルファスシリコンすなわちＳｉｘＧｅ１−ｘに
よって構成し、この場合、ｘは、約０．６から１の間の範囲に存在する珪素の割
合を表す。ゲート絶縁膜１５を、例えば、酸化タンタルや、酸化アルミニウムや
、窒化珪素のような酸化珪素より著しく高い誘電率を有する絶縁材料によって構
成する。アクセストランジスタ７、したがってアクセスゲート１４は、酸化珪素
や窒化珪素のような絶縁材料１６によってゲート構造８から電気的に絶縁される
。アクセスゲート１４は、ゲート構造８に重なり合うことなくゲート構造８に対
向して配置したブロックの形状を有する。アクセスゲート１４は、半導体ボディ
１の表面２にほぼ平行して延在するほぼ平坦な表面部１７を有する。アクセスゲ
ート１４のほぼ平坦な表面部１７、ソース３及びドレイン４に、ケイ化金属(met
al silicide)１８、例えば低抵抗フェーズ(low ohmic phase)のケイ化チタン(ti
tanium silicidde)を設ける。本例では、アクセスゲート１４のほぼ平坦な表面
部分１７を、ゲート構造８の最上の表面部２３とほぼ同一の高さに配置する。
【００１５】
上記不揮発性メモリセルにおいて、アクセスゲート１４を、ソース３に隣接し
ながらゲート構造８の側部に設ける。明らかに、アクセスゲート１４を、ドレイ
ン４に隣接しながらゲート構造８の側部に設けることもできる。不揮発性メモリ
は、１個の代わり２個のアクセスゲートを具え、これらアクセスゲートをゲート
構造８のそれぞれの側部に設けてもよい。２個のアクセストランジスタを有する
不揮発性メモリセルはしばしば、３トランジスタ(three-transistor(3T))セルと
称される。不揮発性メモリセルをメモリセルのマトリックスの一部とすることが
でき、マトリックスは、ＣＭＯＳ又はＢＩＣＭＯＳ集積回路に埋め込まれ又は独
立して操作可能な不揮発性メモリの一部となる。
ながらゲート構造８の側部に設ける。明らかに、アクセスゲート１４を、ドレイ
ン４に隣接しながらゲート構造８の側部に設けることもできる。不揮発性メモリ
は、１個の代わり２個のアクセスゲートを具え、これらアクセスゲートをゲート
構造８のそれぞれの側部に設けてもよい。２個のアクセストランジスタを有する
不揮発性メモリセルはしばしば、３トランジスタ(three-transistor(3T))セルと
称される。不揮発性メモリセルをメモリセルのマトリックスの一部とすることが
でき、マトリックスは、ＣＭＯＳ又はＢＩＣＭＯＳ集積回路に埋め込まれ又は独
立して操作可能な不揮発性メモリの一部となる。
【００１６】
図２−７は、本発明による方法を用いた図１の互いに隣接する不揮発性メモリ
セルの連続的な製造段階の断面図である。 製造は、第１の導電形の半導体ボディ１、本例ではｐ形の導電形のシリコンボ
ディから開始する（図２）。半導体ボディ１の表面２に、フローティングゲート
絶縁膜１１、フローティングゲート１０、ゲート間絶縁膜１２及びゲート構造８
を具える堆積物を設け、ゲート構造８は、制御ゲート９と、ゲート構造８の最上
層となる絶縁層１３とを具える。この堆積物を、互いに相違する層を堆積し、そ
の後これらの層をパターニングしてスタックを形成することによって通常の方法
で形成する。
セルの連続的な製造段階の断面図である。 製造は、第１の導電形の半導体ボディ１、本例ではｐ形の導電形のシリコンボ
ディから開始する（図２）。半導体ボディ１の表面２に、フローティングゲート
絶縁膜１１、フローティングゲート１０、ゲート間絶縁膜１２及びゲート構造８
を具える堆積物を設け、ゲート構造８は、制御ゲート９と、ゲート構造８の最上
層となる絶縁層１３とを具える。この堆積物を、互いに相違する層を堆積し、そ
の後これらの層をパターニングしてスタックを形成することによって通常の方法
で形成する。
【００１７】
次のステップ（図３）において、半導体ボディ１の表面２の露出部に、後工程
でアクセストランジスタ７のゲート絶縁膜１５が設けられる絶縁層１９を設ける
。その後、ゲート構造８の側壁部を絶縁材料１６によって被覆して、後工程で設
けられるアクセスゲート１４をゲート構造８から電気的に絶縁する。その後、導
電層２０を設け、その厚さを、ゲート構造８に続く導電層２０の最上表面２４が
ゲート構造８の最上表面部２３の高さとほぼ同一となり又は最上表面部２３より
高く配置されるように設定する。
でアクセストランジスタ７のゲート絶縁膜１５が設けられる絶縁層１９を設ける
。その後、ゲート構造８の側壁部を絶縁材料１６によって被覆して、後工程で設
けられるアクセスゲート１４をゲート構造８から電気的に絶縁する。その後、導
電層２０を設け、その厚さを、ゲート構造８に続く導電層２０の最上表面２４が
ゲート構造８の最上表面部２３の高さとほぼ同一となり又は最上表面部２３より
高く配置されるように設定する。
【００１８】
図４を参照すると、導電層２０を、ゲート構造８が露出されるまで平坦化処理
(planarizing treatment)によってその厚さの部分に亘って除去する。平坦化処
理を正確に停止させるために、ゲート構造８は、好適には最上層としての絶縁層
１３を具え、その絶縁層１３を、平坦化処理に対する抵抗が導電層２０で用いら
れる材料より高い材料で構成する。絶縁層１３は、平坦化処理中の停止層として
作用する。多結晶シリコンを導電層２０に対して適用する場合、絶縁層１３を、
好適には酸化珪素又は窒化珪素によって構成する。好適には、化学−機械研磨(C
MP)を用いて、導電層２０をその厚さの部分に亘って除去する。このために、市
販のスラリーを利用することができる。
(planarizing treatment)によってその厚さの部分に亘って除去する。平坦化処
理を正確に停止させるために、ゲート構造８は、好適には最上層としての絶縁層
１３を具え、その絶縁層１３を、平坦化処理に対する抵抗が導電層２０で用いら
れる材料より高い材料で構成する。絶縁層１３は、平坦化処理中の停止層として
作用する。多結晶シリコンを導電層２０に対して適用する場合、絶縁層１３を、
好適には酸化珪素又は窒化珪素によって構成する。好適には、化学−機械研磨(C
MP)を用いて、導電層２０をその厚さの部分に亘って除去する。このために、市
販のスラリーを利用することができる。
【００１９】
次のステップ（図５）において、導電層２０を、マスク２１を用いてパターン
化して、アクセストランジスタ７のアクセスゲート１４を設け、マスク２１は、
ゲート構造８から、ゲート構造８に隣接するように導電層２０の領域全体に亘っ
て広がる。好適には、導電層２０をフォトリソグラフィによってパターン化する
。このために、フォトレジスト層を導電層２０の最上部に堆積し、フォトレジス
ト層を、マスク２１を形成するよう光に露出することによってパターン化し、そ
の後、導電層２０のマスクが施されなかった部分を除去する。フォトレジスト層
を光に露出することによってパターン化する瞬時の導電層２０の表面がほぼ平坦
であるので、光は、導電層２０の表面において傾斜して反射されない。したがっ
て、アクセスゲート１４が比較的大きな寸法精度(dimensional accuracy)で形成
され、アクセスゲート１４は、ゲート絶縁膜１５によって半導体ボディ１から絶
縁され、ゲート絶縁膜１５は、絶縁層１９によって設けられる。ゲート構造８を
アクセスゲート１４とともにマスクとして用いてリンや砒素のような比較的少な
いドース量の自己整合を行った注入(self-aligned implantation)によって、半
導体ボディ１の表面２に、逆の第２の導電形、本例ではｎ形のソース／ドレイン
拡張部５を設ける。
化して、アクセストランジスタ７のアクセスゲート１４を設け、マスク２１は、
ゲート構造８から、ゲート構造８に隣接するように導電層２０の領域全体に亘っ
て広がる。好適には、導電層２０をフォトリソグラフィによってパターン化する
。このために、フォトレジスト層を導電層２０の最上部に堆積し、フォトレジス
ト層を、マスク２１を形成するよう光に露出することによってパターン化し、そ
の後、導電層２０のマスクが施されなかった部分を除去する。フォトレジスト層
を光に露出することによってパターン化する瞬時の導電層２０の表面がほぼ平坦
であるので、光は、導電層２０の表面において傾斜して反射されない。したがっ
て、アクセスゲート１４が比較的大きな寸法精度(dimensional accuracy)で形成
され、アクセスゲート１４は、ゲート絶縁膜１５によって半導体ボディ１から絶
縁され、ゲート絶縁膜１５は、絶縁層１９によって設けられる。ゲート構造８を
アクセスゲート１４とともにマスクとして用いてリンや砒素のような比較的少な
いドース量の自己整合を行った注入(self-aligned implantation)によって、半
導体ボディ１の表面２に、逆の第２の導電形、本例ではｎ形のソース／ドレイン
拡張部５を設ける。
【００２０】
次いで、側壁スペーサ２２を、既知の方法、例えば、窒化珪素層又は酸化窒素
層の堆積及び異方性エッチバックによって形成する。側壁スペーサ２２の形成後
、第２の導電形、本例ではｎ形の高濃度不純物のソース３及びドレイン４を、ゲ
ート構造８、アクセスゲート１４及び側壁スペーサ２２をマスクとして用いてリ
ンや砒素のような更に多いドース量の自己整合された注入量によって、側壁スペ
ーサ２２の互いに逆の側に形成する。その後、半導体ボディ１に対して、サリサ
イドプロセスとも称される自己整合シリ再度プロセスを施して、ケイ化金属１８
、例えばケイ化チタンを有するアクセスゲート１４のほぼ平坦な表面部１７、ソ
ース３及びドレイン４を設け、その結果を図１に示す。
層の堆積及び異方性エッチバックによって形成する。側壁スペーサ２２の形成後
、第２の導電形、本例ではｎ形の高濃度不純物のソース３及びドレイン４を、ゲ
ート構造８、アクセスゲート１４及び側壁スペーサ２２をマスクとして用いてリ
ンや砒素のような更に多いドース量の自己整合された注入量によって、側壁スペ
ーサ２２の互いに逆の側に形成する。その後、半導体ボディ１に対して、サリサ
イドプロセスとも称される自己整合シリ再度プロセスを施して、ケイ化金属１８
、例えばケイ化チタンを有するアクセスゲート１４のほぼ平坦な表面部１７、ソ
ース３及びドレイン４を設け、その結果を図１に示す。
【００２１】
最後に、半導体装置が、酸化物の堆積、コンタクト部の規定及び１個以上の金
属層によるメタライゼーションの通常のＣＭＯＳプロセスのフローステップ（図
示せず）によって完成される。
属層によるメタライゼーションの通常のＣＭＯＳプロセスのフローステップ（図
示せず）によって完成される。
【００２２】
図８は、第１の導電形の半導体ボディ１例えばｐ形の導電形のシリコンボディ
を示す。半導体ボディ１の表面２に不揮発性メモリセルを設け、そのメモリセル
は、逆の第２の導電形、本例ではｎ形の導電形のソース３及びドレイン４を具え
る。本例では、ソース３及びドレイン４に拡張部５を設ける。メモリセルの拡張
されたソース３，５と拡張されたドレイン４，５との間で、半導体ボディ１の表
面２に電荷トラップトランジスタ(charge trapping transistor)６及びアクセス
トランジスタ７を設ける。電荷トラップトランジスタ６はゲート構造８を具え、
そのゲート構造８は、ゲート絶縁膜２５によって半導体ボディ１から電気的に絶
縁され、制御ゲート９を具える。制御ゲート９を、例えば、リンをドープした多
結晶シリコンによって構成する。アモルファスシリコンすなわちＳｉｘＧｅ１− ｘ を制御ゲート９に対して使用し、この場合、ｘを、約０．６と１との間の範囲
にあるシリコンの割合を表す。本例では、ゲート酸化膜２５を、２個の酸化珪素
層２６及びこれらの間に介在する窒化珪素層２７の堆積物とし、この堆積物はＯ
ＮＯ（酸化物−窒化物−酸化物）とも称される。半導体ボディ１に隣接する窒化
珪素層２７と酸化珪素層２６との間の界面に電荷蓄積領域が存在し、その電荷蓄
積領域は、電荷が蓄積される互いに離間したトラップ中心の分布を有する。明ら
かなように、同一の効果に到達するためには、１個の酸化珪素及びその上に堆積
した窒化珪素の堆積物で既に十分である。互いに離間したトラップ中心の分布を
有するゲート絶縁膜を、例えば、分布された不純物例えば金属粒子を含む酸化珪
素層とする。ゲート構造８は、最上層としての絶縁層１３も具え、絶縁層１３を
、好適には窒化珪素又は酸化珪素で構成する。アクセストランジスタ７は、他の
ゲート絶縁膜１５によって半導体ボディ１から電気的に絶縁されたアクセスゲー
ト１４を有する。アクセスゲート１４を、例えば、リンをドープした多結晶シリ
コン又はアモルファスシリコンすなわちＳｉｘＧｅ１−ｘによって構成し、ｘは
、約０．６と１との間の範囲にある珪素の割合を表す。他のゲート絶縁膜１５を
、例えば、酸化珪素、又は酸化タンタルや、酸化アルミニウムや、窒化珪素のよ
うな酸化珪素より著しく高い誘電率を有する絶縁材料で構成する。アクセストラ
ンジスタ７、したがって、アクセスゲート１４は、酸化珪素や窒化珪素のような
絶縁材料１６によってゲート構造８から電気的に絶縁される。アクセスゲート１
４は、ゲート構造８に重なり合うことなくゲート構造８に対向して配置されたブ
ロックの形状を有する。アクセスゲート１４は、半導体ボディ１の表面２にほぼ
平行して延在する十分兵対な表面部１７を有する。アクセスゲート１４のほぼ平
坦な表面部１７、ソース３及びドレイン４に、ケイ化金属１８例えば低抵抗フェ
ーズのケイ化チタンを設ける。本例では、アクセスゲート１４のほぼ平坦な表面
部１７を、ゲート構造８の最上表面部２３とほぼ同一の高さに配置する。
を示す。半導体ボディ１の表面２に不揮発性メモリセルを設け、そのメモリセル
は、逆の第２の導電形、本例ではｎ形の導電形のソース３及びドレイン４を具え
る。本例では、ソース３及びドレイン４に拡張部５を設ける。メモリセルの拡張
されたソース３，５と拡張されたドレイン４，５との間で、半導体ボディ１の表
面２に電荷トラップトランジスタ(charge trapping transistor)６及びアクセス
トランジスタ７を設ける。電荷トラップトランジスタ６はゲート構造８を具え、
そのゲート構造８は、ゲート絶縁膜２５によって半導体ボディ１から電気的に絶
縁され、制御ゲート９を具える。制御ゲート９を、例えば、リンをドープした多
結晶シリコンによって構成する。アモルファスシリコンすなわちＳｉｘＧｅ１− ｘ を制御ゲート９に対して使用し、この場合、ｘを、約０．６と１との間の範囲
にあるシリコンの割合を表す。本例では、ゲート酸化膜２５を、２個の酸化珪素
層２６及びこれらの間に介在する窒化珪素層２７の堆積物とし、この堆積物はＯ
ＮＯ（酸化物−窒化物−酸化物）とも称される。半導体ボディ１に隣接する窒化
珪素層２７と酸化珪素層２６との間の界面に電荷蓄積領域が存在し、その電荷蓄
積領域は、電荷が蓄積される互いに離間したトラップ中心の分布を有する。明ら
かなように、同一の効果に到達するためには、１個の酸化珪素及びその上に堆積
した窒化珪素の堆積物で既に十分である。互いに離間したトラップ中心の分布を
有するゲート絶縁膜を、例えば、分布された不純物例えば金属粒子を含む酸化珪
素層とする。ゲート構造８は、最上層としての絶縁層１３も具え、絶縁層１３を
、好適には窒化珪素又は酸化珪素で構成する。アクセストランジスタ７は、他の
ゲート絶縁膜１５によって半導体ボディ１から電気的に絶縁されたアクセスゲー
ト１４を有する。アクセスゲート１４を、例えば、リンをドープした多結晶シリ
コン又はアモルファスシリコンすなわちＳｉｘＧｅ１−ｘによって構成し、ｘは
、約０．６と１との間の範囲にある珪素の割合を表す。他のゲート絶縁膜１５を
、例えば、酸化珪素、又は酸化タンタルや、酸化アルミニウムや、窒化珪素のよ
うな酸化珪素より著しく高い誘電率を有する絶縁材料で構成する。アクセストラ
ンジスタ７、したがって、アクセスゲート１４は、酸化珪素や窒化珪素のような
絶縁材料１６によってゲート構造８から電気的に絶縁される。アクセスゲート１
４は、ゲート構造８に重なり合うことなくゲート構造８に対向して配置されたブ
ロックの形状を有する。アクセスゲート１４は、半導体ボディ１の表面２にほぼ
平行して延在する十分兵対な表面部１７を有する。アクセスゲート１４のほぼ平
坦な表面部１７、ソース３及びドレイン４に、ケイ化金属１８例えば低抵抗フェ
ーズのケイ化チタンを設ける。本例では、アクセスゲート１４のほぼ平坦な表面
部１７を、ゲート構造８の最上表面部２３とほぼ同一の高さに配置する。
【００２３】
上記不揮発性メモリセルにおいて、アクセスゲート１４を、ソース３に隣接し
ながらゲート構造８の側部に設ける。明らかに、アクセスゲート１４を、ドレイ
ン４に隣接しながらゲート構造８の側部に設けることもできる。不揮発性メモリ
セルが１個の代わりに２個のアクセスゲートを具えてもよく、これらアクセスゲ
ートをゲート構造８のそれぞれの側部に設ける。２個のアクセストランジスタを
有する不揮発性メモリセルはしばしば、３トランジスタ（３Ｔ）セルとも称され
る。不揮発性メモリセルをメモリセルのマトリックスの一部とすることができ、
そのマトリックスを、ＣＭＯＳ又はＢＩＣＭＯＳ集積回路に埋め込み又は独立し
て操作可能な不揮発性メモリの一部とすることができる。
ながらゲート構造８の側部に設ける。明らかに、アクセスゲート１４を、ドレイ
ン４に隣接しながらゲート構造８の側部に設けることもできる。不揮発性メモリ
セルが１個の代わりに２個のアクセスゲートを具えてもよく、これらアクセスゲ
ートをゲート構造８のそれぞれの側部に設ける。２個のアクセストランジスタを
有する不揮発性メモリセルはしばしば、３トランジスタ（３Ｔ）セルとも称され
る。不揮発性メモリセルをメモリセルのマトリックスの一部とすることができ、
そのマトリックスを、ＣＭＯＳ又はＢＩＣＭＯＳ集積回路に埋め込み又は独立し
て操作可能な不揮発性メモリの一部とすることができる。
【００２４】
図９−１４は、本発明による方法を用いて図８の互いに隣接する不揮発性メモ
リセルの製造の連続的な段階の線形的な断面図を示す。 製造は、第１の導電形の半導体ボディ１、本例ではｐ形の導電形のシリコンボ
ディから開始する。半導体ボディ１の表面２にゲート構造８を設け、そのゲート
構造８は、ゲート絶縁膜２５によって半導体ボディ１から電気的に絶縁される。
本例では、ゲート絶縁膜２５を、２個の酸化珪素層２６及びこれらの間に介在す
る窒化珪素層２７の堆積物とし、その堆積物は、ＯＮＯ（酸化物−窒化物−酸化
物）とも称される。堆積物は、ゲート絶縁膜２５と、制御ゲート９及び最上層と
しての絶縁層１３を具えるゲート構造８とを具え、互いに相違する層を堆積した
後にこれらの層をパターニングすることによって通常の方法で形成される。 次のステップ（図１０）において、半導体ボディ１の表面２の露出部に、後工
程でアクセストランジスタ７の他のゲート絶縁膜１５が設けられる絶縁層１９を
設ける。その後、ゲート構造８の側壁部に絶縁材料１６を設けて、後工程で設け
られ足るアクセスゲート１４をゲート構造８から電気的に絶縁する。その後、導
電層２０を設け、その厚さを、ゲート構造８に隣接する導電層２０の最上表面２
４を、ゲート構造８の最上表面部２３とほぼ同一の高さ又はそれ以上の高さに配
置する。
リセルの製造の連続的な段階の線形的な断面図を示す。 製造は、第１の導電形の半導体ボディ１、本例ではｐ形の導電形のシリコンボ
ディから開始する。半導体ボディ１の表面２にゲート構造８を設け、そのゲート
構造８は、ゲート絶縁膜２５によって半導体ボディ１から電気的に絶縁される。
本例では、ゲート絶縁膜２５を、２個の酸化珪素層２６及びこれらの間に介在す
る窒化珪素層２７の堆積物とし、その堆積物は、ＯＮＯ（酸化物−窒化物−酸化
物）とも称される。堆積物は、ゲート絶縁膜２５と、制御ゲート９及び最上層と
しての絶縁層１３を具えるゲート構造８とを具え、互いに相違する層を堆積した
後にこれらの層をパターニングすることによって通常の方法で形成される。 次のステップ（図１０）において、半導体ボディ１の表面２の露出部に、後工
程でアクセストランジスタ７の他のゲート絶縁膜１５が設けられる絶縁層１９を
設ける。その後、ゲート構造８の側壁部に絶縁材料１６を設けて、後工程で設け
られ足るアクセスゲート１４をゲート構造８から電気的に絶縁する。その後、導
電層２０を設け、その厚さを、ゲート構造８に隣接する導電層２０の最上表面２
４を、ゲート構造８の最上表面部２３とほぼ同一の高さ又はそれ以上の高さに配
置する。
【００２５】
図１１を参照すると、導電層２０は、ゲート構造８が露出されるまで平坦化処
理によってその厚さの部分に亘って除去される。平坦化処理を正確に停止させる
ために、ゲート構造８は、好適には、最上層としての絶縁層１３を具え、その絶
縁層１３を、平坦化処理に対する抵抗が導電層２０に使用される材料よりも高い
材料で構成する。絶縁層１３は、平坦化処理中の停止層として作用する。多結晶
シリコンを導電層２０に対して適用する場合、絶縁層１３を、好適には酸化珪素
又は窒化珪素で形成する。好適には、化学−機械研磨（ＣＭＰ）を用いて、導電
層２０をその厚さの部分全体に亘って除去する。このために、市販のスラリーを
使用することができる。
理によってその厚さの部分に亘って除去される。平坦化処理を正確に停止させる
ために、ゲート構造８は、好適には、最上層としての絶縁層１３を具え、その絶
縁層１３を、平坦化処理に対する抵抗が導電層２０に使用される材料よりも高い
材料で構成する。絶縁層１３は、平坦化処理中の停止層として作用する。多結晶
シリコンを導電層２０に対して適用する場合、絶縁層１３を、好適には酸化珪素
又は窒化珪素で形成する。好適には、化学−機械研磨（ＣＭＰ）を用いて、導電
層２０をその厚さの部分全体に亘って除去する。このために、市販のスラリーを
使用することができる。
【００２６】
次のステップ（図１２）において、マスク２１を用いながら導電層２０をパタ
ーン化して、アクセストランジスタ７のアクセスゲート１４を設け、そのマスク
２１は、ゲート構造８から、ゲート構造８に隣接する導電層２０の領域に亘って
広がる。好適には、導電層２０を、フォトリソグラフィによってパターン化する
。このために、フォトレジスト層を導電層２０の最上部に堆積し、フォトレジス
ト層を光の露出によってパターン化してマスク２１を形成し、その後、導電層２
０のマスクされていない部分を除去する。フォトレジスト層が光に対する露出に
よってパターン化された瞬時の同伝送２０の表面がほぼ平坦であるので、光は、
導電層２０の表面において傾斜した方向に反射されない。したがって、アクセス
ゲート１４は、比較的高い寸法精度で形成され（図１３）、アクセスゲート１４
は、他のゲート絶縁膜１５によって半導体ボディ１から電気的に絶縁され、他の
ゲート絶縁膜１５は絶縁層１９によって設けられる。アクセスゲート１４の形成
後、ゲート構造８をアクセスゲート１４とともにマスクとして用いてリンや砒素
のような比較的少ないドース量の自己整合した注入によって、逆の第２の導電形
本例ではｎ形のソース／ドレイン拡張部５を半導体ボディ１の表面２に設ける。
ーン化して、アクセストランジスタ７のアクセスゲート１４を設け、そのマスク
２１は、ゲート構造８から、ゲート構造８に隣接する導電層２０の領域に亘って
広がる。好適には、導電層２０を、フォトリソグラフィによってパターン化する
。このために、フォトレジスト層を導電層２０の最上部に堆積し、フォトレジス
ト層を光の露出によってパターン化してマスク２１を形成し、その後、導電層２
０のマスクされていない部分を除去する。フォトレジスト層が光に対する露出に
よってパターン化された瞬時の同伝送２０の表面がほぼ平坦であるので、光は、
導電層２０の表面において傾斜した方向に反射されない。したがって、アクセス
ゲート１４は、比較的高い寸法精度で形成され（図１３）、アクセスゲート１４
は、他のゲート絶縁膜１５によって半導体ボディ１から電気的に絶縁され、他の
ゲート絶縁膜１５は絶縁層１９によって設けられる。アクセスゲート１４の形成
後、ゲート構造８をアクセスゲート１４とともにマスクとして用いてリンや砒素
のような比較的少ないドース量の自己整合した注入によって、逆の第２の導電形
本例ではｎ形のソース／ドレイン拡張部５を半導体ボディ１の表面２に設ける。
【００２７】
次いで、側壁スペーサ２２を、既知の方法、例えば、窒化珪素層又は酸化珪素
層の堆積及び異方性エッチバックによって形成する（図１４）。側壁スペーサ２
２を形成した後、ゲート構造８、アクセスゲート１４及び側壁スペーサ２２をマ
スクとして用いてリンや砒素のような更に多いドース量の自己整合した注入によ
って、第２の導電形、本例ではｎ形の高濃度ドープしたソース３及びドレイン４
を、側壁スペーサ２２のそれぞれの壁部に形成する。その後、半導体ボディ１に
、サリサイドプロセスとも称される自己整合したシリサイドプロセスを施して、
アクセスゲート１４のほぼ平坦な表面部１７、ソース３及びドレイン４にケイ化
金属１８例えばケイ化チタンを設け、その結果を図８に示す。
層の堆積及び異方性エッチバックによって形成する（図１４）。側壁スペーサ２
２を形成した後、ゲート構造８、アクセスゲート１４及び側壁スペーサ２２をマ
スクとして用いてリンや砒素のような更に多いドース量の自己整合した注入によ
って、第２の導電形、本例ではｎ形の高濃度ドープしたソース３及びドレイン４
を、側壁スペーサ２２のそれぞれの壁部に形成する。その後、半導体ボディ１に
、サリサイドプロセスとも称される自己整合したシリサイドプロセスを施して、
アクセスゲート１４のほぼ平坦な表面部１７、ソース３及びドレイン４にケイ化
金属１８例えばケイ化チタンを設け、その結果を図８に示す。
【００２８】
最後に、半導体装置を、酸化物の堆積、コンタクト部の規定及び１個以上の金
属層によるメタライゼーションによる（図示しない）通常のＣＭＯＳプロセスの
フローステップによって完成させる。
属層によるメタライゼーションによる（図示しない）通常のＣＭＯＳプロセスの
フローステップによって完成させる。
【００２９】
本発明は、上記実施の形態に限定されるものではなく、当業者は、本発明の範
囲内で複数の変更を行うことができる。例えば、ソース及びドレインに対して、
拡張なく任意に注入を行うことができる。上記実施の形態において、アクセスゲ
ートのほぼ平坦な表面部を、ゲート構造の最上の表面部とほぼ同一の高さに配置
している。アクセスゲートのほぼ平坦な表面部を、ゲート構造の最上の表面部よ
り低く又は高く配置することができる。前者の状況を、例えば、好適には平坦化
後で導電層のパターニング前に異方性で実行される導電層にマスクなしのエッチ
ング処理を施すことによって取得する。後者の状況を、例えば、平坦化後で導電
層のパターニング前に制御ゲートから絶縁層を除去することによって取得する。
囲内で複数の変更を行うことができる。例えば、ソース及びドレインに対して、
拡張なく任意に注入を行うことができる。上記実施の形態において、アクセスゲ
ートのほぼ平坦な表面部を、ゲート構造の最上の表面部とほぼ同一の高さに配置
している。アクセスゲートのほぼ平坦な表面部を、ゲート構造の最上の表面部よ
り低く又は高く配置することができる。前者の状況を、例えば、好適には平坦化
後で導電層のパターニング前に異方性で実行される導電層にマスクなしのエッチ
ング処理を施すことによって取得する。後者の状況を、例えば、平坦化後で導電
層のパターニング前に制御ゲートから絶縁層を除去することによって取得する。
【図１】 本発明による互いに隣接する不揮発性メモリセルの第１の実施の形態
の線形的な断面図を示す。
の線形的な断面図を示す。
【図２】 本発明による方法を用いた図１の互いに隣接する不揮発性メモリセル
の製造の連続的な段階の線図的な断面図を示す。
の製造の連続的な段階の線図的な断面図を示す。
【図３】 本発明による方法を用いた図１の互いに隣接する不揮発性メモリセル
の製造の連続的な段階の線図的な断面図を示す。
の製造の連続的な段階の線図的な断面図を示す。
【図４】 本発明による方法を用いた図１の互いに隣接する不揮発性メモリセル
の製造の連続的な段階の線図的な断面図を示す。
の製造の連続的な段階の線図的な断面図を示す。
【図５】 本発明による方法を用いた図１の互いに隣接する不揮発性メモリセル
の製造の連続的な段階の線図的な断面図を示す。
の製造の連続的な段階の線図的な断面図を示す。
【図６】 本発明による方法を用いた図１の互いに隣接する不揮発性メモリセル
の製造の連続的な段階の線図的な断面図を示す。
の製造の連続的な段階の線図的な断面図を示す。
【図７】 本発明による方法を用いた図１の互いに隣接する不揮発性メモリセル
の製造の連続的な段階の線図的な断面図を示す。
の製造の連続的な段階の線図的な断面図を示す。
【図８】 本発明による互いに隣接する不揮発性メモリセルの第２の実施の形態
の線形的な断面図を示す。
の線形的な断面図を示す。
【図９】 本発明による方法を用いた図８の互いに隣接する不揮発性メモリセル
の製造の連続的な段階の線図的な断面図を示す。
の製造の連続的な段階の線図的な断面図を示す。
【図１０】 本発明による方法を用いた図８の互いに隣接する不揮発性メモリセ
ルの製造の連続的な段階の線図的な断面図を示す。
ルの製造の連続的な段階の線図的な断面図を示す。
【図１１】 本発明による方法を用いた図８の互いに隣接する不揮発性メモリセ
ルの製造の連続的な段階の線図的な断面図を示す。
ルの製造の連続的な段階の線図的な断面図を示す。
【図１２】 本発明による方法を用いた図８の互いに隣接する不揮発性メモリセ
ルの製造の連続的な段階の線図的な断面図を示す。
ルの製造の連続的な段階の線図的な断面図を示す。
【図１３】 本発明による方法を用いた図８の互いに隣接する不揮発性メモリセ
ルの製造の連続的な段階の線図的な断面図を示す。
ルの製造の連続的な段階の線図的な断面図を示す。
【図１４】 本発明による方法を用いた図８の互いに隣接する不揮発性メモリセ
ルの製造の連続的な段階の線図的な断面図を示す。
ルの製造の連続的な段階の線図的な断面図を示す。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/423 Ｈ０１Ｌ 27/10 ４３４
29/49
29/788
29/792
(31)優先権主張番号 ００２０３５６１．６
(32)優先日 平成12年10月13日(2000．10．13)
(33)優先権主張国 欧州特許庁（ＥＰ）
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＣＮ，Ｊ
Ｐ，ＫＲ，ＵＳ
(72)発明者 ミヒール スロットボーム
オランダ国 5656 アーアー アインドー
フェン プロフ ホルストラーン ６
(72)発明者 フランシスカス ペー ウィッダースホー
フェン
オランダ国 5656 アーアー アインドー
フェン プロフ ホルストラーン ６
Ｆターム(参考） 4M104 AA01 BB01 BB25 BB40 CC01
CC05 DD02 DD04 DD63 DD66
DD71 DD72 DD75 DD84 DD91
EE03 EE05 EE08 EE09 EE12
EE14 EE16 EE17 FF06 FF14
GG08 GG09 GG10 GG13 GG16
HH14
5F083 EP02 EP18 EP23 EP33 EP34
EP36 EP44 EP49 EP56 EP63
EP68 GA12 JA02 JA04 JA05
JA06 JA19 JA33 JA35 JA53
MA03 MA20 PR38 PR40
5F101 BA02 BA26 BA29 BA35 BA36
BA45 BA46 BA47 BB05 BB08
BD07 BD22 BD24 BD25 BE07
BH19
【要約の続き】
Claims (16)
- 【請求項１】 ソース及びドレインを具える不揮発性メモリセルを表面に設けた
半導体ボディと、制御ゲートを具えるゲート構造から電気的に絶縁されたアクセ
スゲートとを具え、前記ゲート構造が、電荷の形態のデータが格納される電荷蓄
積領域を設けたゲート絶縁膜によって前記半導体領域を電気的に絶縁され、前記
アクセスゲートが、前記半導体ボディの前記表面にほぼ平行に延在するほぼ平坦
な表面部を有し、前記ゲート構造に重なり合うことなく前記ゲート構造に対向し
て配置されたブロックの形状を有することを特徴とする半導体装置。 - 【請求項２】 前記電荷蓄積領域を、前記ゲート構造と前記半導体ボディとの間
に設けられるとともに電気的な絶縁材料によって全ての側部が包囲されるととも
にフローティングゲートを形成する導電材料の層によって形成したことを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記電荷蓄積領域が、互いに離間されたトラップ中心の分布を有
することを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記ゲート絶縁膜が、互いに離間したトラップ中心を発生させる
境界層を形成する互いに相違する二つの材料の二重層を具えることを特徴とする
請求項３記載の半導体装置。 - 【請求項５】 前記二重層を、酸化珪素の層及び窒化珪素の隣接層によって形成
したことを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記アクセスゲートを、前記ソースに隣接して前記ゲート構造の
側部に設けたことを特徴とする請求項１から５のうちのいずれか１項に記載の半
導体装置。 - 【請求項７】 前記不揮発性メモリセルが他のアクセスゲートを具え、前記他の
アクセスゲートは、前記ゲート構造から電気的に絶縁され、前記アクセスゲート
を設けた側に対向する側で前記ゲート構造に対向して配置されたブロックの形状
を有し、前記他のアクセスゲートが、前記半導体ボディにほぼ平行に延在するほ
ぼ平坦な表面部を有することを特徴とする請求項１から６のうちのいずれか１項
に記載の半導体装置。 - 【請求項８】 前記アクセスゲートのほぼ平坦な表面部を、前記ゲート構造の最
上の表面部とほぼ同一の高さに配置したことを特徴とする請求項１から８のうち
のいずれか１項に記載の半導体装置。 - 【請求項９】 前記アクセスゲートのほぼ平坦な表面部にケイ化金属を設けたこ
とを特徴とする請求項１から８のうちのいずれか１項に記載の半導体装置。 - 【請求項１０】 前記ゲート構造が、最上層としての絶縁層を具えることを特徴
とする請求項１から９のうちのいずれか１項に記載の半導体装置。 - 【請求項１１】 不揮発性メモリセルを表面に設けた半導体ボディを具える半導
体装置の製造方法であって、制御ゲートを具えるゲート構造を、前記半導体ボデ
ィの表面に形成し、前記ゲート構造が、ゲート絶縁膜によって前記半導体ボディ
から電気的に絶縁され、前記ゲート絶縁膜に、電荷の形態のデータが格納される
電荷蓄積領域を設け、その後、導電層を設け、その導電層の厚さを、前記ゲート
構造に隣接する導電層の上側表面が前記ゲート構造の最上表面部とほぼ同一の高
さとなり又はそれより高くなるように設定し、前記導電層を、前記ゲート構造が
露出するまで平坦化処理によってその厚さの部分全体に亘って除去し、その後、
前記導電層を、マスクを用いてパターン化して、アクセスゲートを設け、前記マ
スクが、前記ゲート構造から、前記ゲート構造に隣接する前記導電層の領域に亘
って広がることを特徴とする製造方法。 - 【請求項１２】 前記マスクを、光に対する露出によってパターン化されたフォ
トレジスト層を配置することによって設けることを特徴とする請求項１１記載の
製造方法。 - 【請求項１３】 前記アクセスゲートを設けた後、前記半導体ボディの表面に対
して、前記ゲート構造及びアクセスゲートをマスクとして用いてソース及びドレ
インを設けることを特徴とする請求項１１又は１２記載の製造方法。 - 【請求項１４】 前記ゲート構造に、最上層としての絶縁層を設け、その絶縁層
を、前記平坦化処理に対する抵抗が前記導電層に対して用いられる材料よりも高
い材料で構成することを特徴とする請求項１１から１３のうちのいずれか１項に
記載の製造方法。 - 【請求項１５】 前記絶縁層として酸化珪素又は窒化珪素を適用し、前記導電層
を、多結晶シリコンの層を配置することによって設けることを特徴とする請求項
１４記載の製造方法。 - 【請求項１６】 前記平坦化処理として化学−機械研磨を適用することを特徴と
する請求項１１から１５のうちのいずれか１項に記載の製造方法。
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP00200831 | 2000-03-08 | ||
| EP00200831.6 | 2000-03-08 | ||
| EP00201929 | 2000-05-31 | ||
| EP00201929.7 | 2000-05-31 | ||
| EP00203561 | 2000-10-13 | ||
| EP00203561.6 | 2000-10-13 | ||
| PCT/EP2001/002432 WO2001067517A1 (en) | 2000-03-08 | 2001-03-05 | Semiconductor device and method of manufacturing the same. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=27223253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001566190A Withdrawn JP2003526924A (ja) | 2000-03-08 | 2001-03-05 | 半導体装置及びその製造方法 |
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| CN (1) | CN100565882C (ja) |
| TW (1) | TW516218B (ja) |
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