CN113394097A - 半导体器件结构的制备方法 - Google Patents

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Abstract

本发明提供一种半导体器件结构的制备方法，制备方法包括：提供第一基底，并在其中形成第一柱结构，将第一基底与第二基底键合，去除部分第一基底并在第一柱结构对应位置处形成第二柱结构，第二柱结构与第一柱结构构成联合柱结构。本发明在第一沟槽及第一柱结构的制备的同时，引入了第二基底及第二沟槽，并形成第二柱结构，得到联合柱结构，从而可以第二沟槽改变第一沟槽的形貌，从而可以得到需要形状的联合柱结构，以适应器件的需求，可以解决由于第一沟槽的形貌的限制所带来的器件结构中电荷不平衡的问题，改善了电场的重新分布，提高了器件的耐压水平，提高器件性能。

Description

半导体器件结构的制备方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种半导体器件结构的制备方法。
背景技术
在现代生活中，电能是一种经济实用且清洁可控的能源。对于电能的传输和转换，功率器件正扮演着越来越重要的角色。其中，超结器件(superjunction)突破了传统硅基高压器件中高耐压与低电阻不可兼得的限制，实现了同时具备高耐压和优异导通的器件特性，是一种极具应用前景的功率器件。
目前，制造超结器件过程中，需要在第一导电类型衬底上进行深沟槽刻蚀，并且填充理第二导电类型的材料，以达到电荷平衡的目的。理想情况下，深沟槽刻蚀的上下开口应保持宽度一致，从断面看为矩形，但是由于实际工艺水平的限制，刻蚀沟槽的宽度却难以保证上下一致，往往呈现上部宽，下部窄的特性，即刻蚀存在一个角度。这一工艺的目的是实现两种导电类型材料的电荷平衡，由于刻蚀角度的存在，沟槽上半部第二导电类型载流子浓度高于周边第一导电类型载流子浓度，整体呈现第二导电类型的电学特性；在沟槽下半部，第二导电类型载流子浓度低于周边漂移区第一导电类型载流子浓度，整体呈现第一导电类型电学特性。这一新的电荷不平衡条件的存在，将会影响纵向区域电场强度的分布。类比于传统VDMOS的耐压机理，这一不平衡条件引入了电场的重新分布，将降低器件的耐压水平，进而降低器件性能。
因此，有必要提出一种新的半导体器件结构的制备方法，以解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构的制备方法，用于解决现有技术中沟槽周围电荷不平衡的问题。
为实现上述目的及其它相关目的，本发明提供了一种半导体器件结构的制备方法，所述制备方法包括如下步骤：
提供第一导电类型的第一基底，所述第一基底具有相对的第一表面和第二表面；
自所述第二表面刻蚀所述第一基底，以于所述第一基底中形成第一沟槽；
于所述第一沟槽中形成具有第二导电类型的第一柱结构；
提供所述第一导电类型的第二基底，所述第二基底具有相对的第三表面和第四表面；
将所述第一基底的第二表面与所述第二基底的第四表面进行键合；
自所述第一表面去除部分所述第一基底，以显露所述第一柱结构，并得到第五表面；
自所述第五表面刻蚀所述第一基底及所述第一柱结构，以于所述第一基底中形成第二沟槽，所述第二沟槽与所述第一沟槽对应并相互连通，所述第二沟槽显露所述第一柱结构；
于所述第二沟槽中形成所述第二导电类型的第二柱结构，且所述第二柱结构与所述第一柱结构相接触，二者构成联合柱结构。
可选地，在形成所述联合柱结构后，还包括如下步骤：
自所述第五表面进行离子注入，以在所述联合柱结构的顶部形成体接触区；
在所述第五表面上形成栅氧化层，所述栅氧化层显露部分所述体接触区；
在所述栅氧化层表面形成栅极层；
自所述第五表面进行离子注入，以在所述体接触区中形成源区，所述源区形成于所述栅氧化层的侧部；
在所述栅极层表面及侧壁形成层间电介质层，所述层间电介质层显露部分所述源区；
在所述体接触区、所述源区及所述层间电介质层的表面形成正面金属电极；
在所述第二基底的所述第三表面形成背面金属电极。
可选地，所述第一基底的形成包括：提供所述第一导电类型的第一半导体衬底，并于所述第一半导体衬底上外延生长具有所述第一导电类型的第一外延层，且所述第一沟槽形成于所述第一外延层中。
可选地，所述第二基底的形成包括：提供所述第一导电类型的第二半导体衬底，并于所述第二半导体衬底上外延生长具有所述第一导电类型的第二外延层，其中，所述第二半导体衬底的表面构成所述第三表面，所述第二外延层的表面构成所述第四表面。
可选地，在将所述第一基底与所述第二基底进行所述键合之前包括对所述第一基底的第二表面及所述第二基底的第四表面中的至少一者进行等离子体活化处理的步骤，和/或，在进行所述键合之后，包括对键合后的结构进行退火处理的步骤。
可选地，去除部分所述第一基底得到所述第五表面后，得到第一高度的所述第一沟槽，其中，所述第二沟槽的深度小于所述第一高度且大于等于所述第一高度的50％。
可选地，所述联合柱结构的最大宽度与最小宽度的差值小于所述第一沟槽的最大宽度与最小宽度的差值。
可选地，所述第一沟槽的截面形状包括倒梯形，所述第二沟槽的截面形状包括倒梯形，所述第二沟槽的底部边缘与对应位置的所述第一沟槽的边缘相重合。
可选地，所述第二外延层的厚度与得到所述第五表面去除的所述第一基底的厚度一致；所述第一柱结构通过外延工艺形成，所述第二柱结构通过外延工艺形成。
可选地，所述第一基底自下而上依次包括底层硅、绝缘层以及顶层硅，其中，所述第一沟槽形成于所述顶层硅中，且所述第一沟槽的深度与所述顶层硅的厚度相等。
可选地，去除部分所述第一基底得到所述第五表面的步骤包括：通过研磨工艺去除所述底层硅并通过选择性腐蚀工艺去除所述绝缘层，以显露所述第一柱结构并得到所述第五表面。
如上所述，本发明提供一种半导体器件结构的制备方法，在第一沟槽及第一柱结构的制备的同时，引入了第二基底及第二沟槽，并形成第二柱结构，得到联合柱结构，从而可以第二沟槽改变第一沟槽的形貌，从而可以得到需要形状的联合柱结构，以适应器件的需求，可以解决由于第一沟槽的形貌的限制所带来的器件结构中电荷不平衡的问题，改善了电场的重新分布，提高了器件的耐压水平，提高器件性能。
附图说明
图1显示为本发明实施例中提供的一种半导体器件结构的制备方法的流程图。
图2显示为本发明实施例中提供的第一基底的截面示意图。
图3显示为本发明实施例中形成第一沟槽的截面示意图。
图4显示为本发明实施例中形成第一沟槽的俯视示意图。
图5显示为本发明实施例中形成第一柱结构的截面示意图。
图6显示为本发明实施例中提供第二基底的截面示意图。
图7显示为本发明实施例中将第二基底与第一基底键合的截面示意图。
图8显示为本发明实施例中去除部分第一基底显露第一柱结构的截面示意图。
图9显示为本发明实施例中形成第二沟槽的截面示意图。
图10显示为本发明实施例中形成第二柱结构得到联合柱结构的截面示意图。
图11显示为本发明实施例中通过离子注入工艺在联合柱结构的顶部形成体接触区以及形成栅氧化层和栅极层的截面示意图。
图12显示为本发明实施例中通过离子注入工艺形成源区及层间电介质层的截面示意图。
图13显示为本发明实施例中形成正面金属电极和背面金属电极的截面示意图。
图14显示为本发明实施例中提供的SOI第一基底的截面示意图。
图15显示为本发明实施例中在顶层硅中形成第一沟槽的截面示意图。
图16显示为本发明实施例中将SOI第一基底与第二基底键合后的截面示意图。
图17显示为本发明实施例中去除底层硅及绝缘层的截面示意图。
图18显示为本发明对比例中形成第一柱结构构成超结结构的截面示意图。
元件标号说明
100 第一基底
101 第一半导体衬底
102 第一外延层
103 第一沟槽
104 第一柱结构
105 第二沟槽
106 第二柱结构
107 联合柱结构
108 体接触区
109 栅氧化层
110 栅极层
111 源区
112 层间电介质层
113 正面金属电极
114 背面金属电极
200 第二基底
201 第二半导体衬底
202 第二外延层
300 第一基底
301 底层硅
302 绝缘层
303 顶层硅
304 第一沟槽
305 第一柱结构
401 半导体衬底
402 外延层
403 超结沟槽
404 柱结构
S1～S8 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
实施例一
如图1-13所示，本发明提供了一种半导体器件结构的制备方法，包括如下步骤：
1)提供第一导电类型的第一基底100，所述第一基底具有相对的第一表面和第二表面；
2)自所述第二表面刻蚀所述第一基底100，以于所述第一基底100中形成第一沟槽103；
3)于所述第一沟槽103中形成具有第二导电类型的第一柱结构104；
4)提供第一导电类型的第二基底200，所述第二基底具有相对的第三表面和第四表面；
5)将所述第一基底100的第二表面与所述第二基底200的第四表面进行键合；
6)自所述第一表面去除部分所述第一基底100，以显露所述第一柱结构104，并得到第五表面；
7)自所述第五表面刻蚀所述第一基底100及所述第一柱结构104，以于所述第一基底100中形成第二沟槽105，所述第二沟槽105与所述第一沟槽103对应并相互连通，所述第二沟槽105显露所述第一柱结构104；
8)于所述第二沟槽105中形成所述第二导电类型的第二柱结构106，且所述第二柱结构106与所述第一柱结构104相接触，二者构成联合柱结构107。
在步骤1)中，如图1中的S1及图2所示，提供第一导电类型的第一基底100，所述第一基底100具有相对的第一表面和第二表面，在本实施例中，所述第一基底100的下表面作为所述第一表面，所述第一基底100的上表面作为所述第二表面，可以依据实际进行选择。另外，所述第一导电类型可以为n型，也可以为p型，在本实施例中选择为n型。
其中，所述第一基底100可以为单层材料层结构，也可以为多层材料层构成的叠层结构，在本实施例中，所述第一基底100选择为两层材料层构成的结构，其形成包括：提供所述第一导电类型的第一半导体衬底101，所述第一半导体衬底101可以选择为n型硅衬底，但并不依次为限，电阻率可以为1-4ohm.cm，例如，可以是1.5ohm.cm、2ohm.cm1、2.5ohm.cm。并于所述第一半导体衬底101上外延生长具有所述第一导电类型的第一外延层102，可以通过在外延生长过程中进行掺杂得到，其材料可以选择为硅材料，但并不以此为限，本实施例中，所述第一外延层102的上表面构成所述第二表面，所述第一半导体衬底101的下表面构成所述第一表面。另外，在一示例中，所述第一外延层102的厚度可以是20-80μm，如30μm、56μm等，可以根据超结器件的设计需求进行变动，本实施例中，选择为50μm。
在步骤2)中，如图1中的S2及图3-4所示，自所述第二表面刻蚀所述第一基底100，以于所述第一基底100中形成第一沟槽103，例如，当所述第一基底100包括所述第一半导体衬底101及所述第一外延层102时，如图3所示，自所述第一外延层102的表面，即所述第二表面，刻蚀形成所述第一沟槽103，所述第一沟槽103形成于所述第一外延层102中，在一示例中，所述第一沟槽103的底部与所述第一外延层102的底部之间具有间距，所述第一沟槽103的深度介于20-50μm之间，本实施例中选择为46μm。在一示例中，参见图4所示，所述第一沟槽103呈条形排布，各所述第一沟槽103等间距、等宽度阵列排布。可选地，所述第一沟槽103的开口宽度L介于3-10μm之间，例如，可以是4μm、5μm、8μm等，所述第一沟槽103与所述第一沟槽103之间的距离S介于3-10μm之间，例如，可以是5μm、6μm、8μm等，其中，在一示例中，所述第一沟槽103与所述第一沟槽103之间的距离S大于所述第一沟槽103的宽度L，可选地，所述第一沟槽103的宽度L选择为5μm，所述第一沟槽103与所述第一沟槽103之间的距离S选择为6μm。
在步骤3)中，如图1中的S3及图5所示，于所述第一沟槽103中形成具有第二导电类型的第一柱结构104，在本实施例中，通过外延工艺形成所述第一柱结构104，其材料包括但不限于硅。另外，所述第二导电类型为与所述第一导电类型不同的导电类型，例如，所述第一导电类型为n型，所述第二导电类型为p型，在本实施例中，所述第一导电类型为n型，电阻率为2ohm.cm，所述第二导电类型为p型，电阻率3ohm.cm。
在步骤4)中，如图1中的S4及图6所示，提供第一导电类型的第二基底200，所述第二基底具有相对的第三表面和第四表面。在本实施例中，所述第二基底200的下表面作为所述第三表面，所述第二基底200的上表面作为所述第四表面，可以依据实际进行选择。另外，所述第二基底200的导电类型与所述第一基底100的导电类型相同，本实施例中选择为n型。
其中，所述第二基底200可以为单层材料层结构，也可以为多层材料层构成的叠层结构，在本实施例中，所述第二基底200选择为两层材料层构成的结构，其形成包括：提供所述第一导电类型的第二半导体衬底201，所述第二半导体衬底201可以选择为n型硅衬底，但并不依此为限，电阻率可以为1-4ohm.cm，例如，可以是1.5ohm.cm、2ohm.cm1、2.5ohm.cm，本实施例中，所述第二半导体衬底201为n型硅衬底，电阻率为2ohm.cm，接着，并于所述第二半导体衬底201上外延生长具有所述第一导电类型的第二外延层202，可以通过在外延生长过程中进行掺杂得到，其材料可以选择为硅材料，但并不以此为限，本实施例中，所述第二外延层202的上表面构成所述第四表面，所述第二半导体衬底201的下表面构成所述第三表面。另外，形成所述第二外延层202之后，还可以对其表面进行化学机械抛光，以有利于提高其表面的平坦度，进一步利于后续键合工艺。另外，在一示例中，所述第二外延层202的厚度可以是1-10μm，可以根据超结器件的设计需求进行变动，本实施例中，选择为4μm。
在一示例中，所述第二外延层202的厚度等于所述第一沟槽103底部与所述第一外延层102的底部之间的距离，其中，在后续工艺中，所述第一沟槽103底部的所述第一外延层102被去除掉，所述第二外延层202的厚度可以补偿去除的这一部分的材料层。除此之外，所述第一外延层102的浓度可以与所述第二外延层202的浓度设置为相同，也可以设置不同，再进行键合之后，可以通过不同浓度的所述第一外延层102及所述第二外延层202满足器件性能的需求，如据此进行电荷的调配。
在步骤5)中，如图1中的S5及图7所示，将所述第一基底100的第二表面与所述第二基底200的第四表面进行键合，通过上述步骤，将所述第一基底100以及形成在所述第一基底100中的所述第一沟槽103进行了倒置，其中，所述键合工艺可以采用本领域熟知的键合方式，如直接键合等，但不以此为限。在一示例中，在键合之前，对需要键合的两个表面进行等离子活化工艺，即对所述第一外延层102的所述第二表面及所述第二外延层202的所述第四表面进行等离子体活化工艺，以利于后续键合工艺的实施。在另一示例中，还可以对键合后的结构进行退火，其退火温度可以介于600-1200℃之间，如800℃或1000℃，退火时间可以选择为1-5小时，本实施例中，选择进行800℃退火，退火时间选择为3小时。
在步骤6)中，如图1中的S6及图8所示，自所述第一表面去除部分所述第一基底100，以显露所述第一柱结构104，并得到第五表面，即将所述第一沟槽103底部的所述第一基底100去除。在一示例中，所述第一基底100包括所述第一半导体衬底101及所述第一外延层102，该步骤中，去除所述第一半导体衬底101以及所述第一沟槽103(后续外延形成所述第一柱结构104)底部的所述第一外延层102，从而显露出所述第一柱结构104，优选地，去除过程刚好停止在所述第一柱结构的底部处。其中，上述去除工艺可以采用研磨和抛光的工艺，使其保留厚度介于20-50μm之间，在一示例中，优选保留整个所述第一沟槽103的深度。
在步骤7)中，如图1中的S7及图9所示，自所述第五表面刻蚀所述第一基底100及所述第一柱结构104，以于所述第一基底100中形成第二沟槽105，所述第二沟槽105与所述第一沟槽103对应并相互连通，所述第二沟槽105显露所述第一柱结构104。该步骤中，刻蚀掉一部分所述第一柱结构104，同时也刻蚀掉一部分所述第一柱结构104周围的所述第一基底100，得到一第二沟槽105，与原有的所述第一沟槽103相连通，二者形成一个新的沟槽，从而可以基于所述第二沟槽105改变原有第一沟槽103的形状，也就改变了原有形成在所述第一沟槽103中的材料层的结构形状，可以改变超结器件超结结构特征，以适应器件的需求。在一示例中，所述第二沟槽105的开口宽度以及相邻所述第二沟槽105之间的间距与所述第一沟槽103的相应的布置一致。
在一示例中，去除部分所述第一基底100得到所述第五表面后，得到第一高度的所述第一沟槽103，其中，所述第二沟槽105的深度小于所述第一高度且大于等于所述第一高度的50％，如可以是60％、80％等，在一优选示例中，所述第一高度为所述第一沟槽103的深度h1。上述设置以有利于在满足器件性能的基础上对新沟槽中形成的材料层进行改善。
在步骤8)中，如图1中的S8及图10所示，于所述第二沟槽105中形成所述第二导电类型的第二柱结构106，且所述第二柱结构106与所述第一柱结构104相接触，二者构成联合柱结构107。本发明通过上述方式改变了只形成在所述第一沟槽103中的所述第一柱结构104的形状，可以改变超结器件超结结构特征，以适应器件的需求。在一示例中，所述联合柱结构107的最大宽度与最小宽度的差值小于所述第一沟槽103的最大宽度与最小宽度的差值。这里，最大宽度和最小宽度是指器件结构纵截面上的宽度，参见图10的纵截面结构，也就是说，所述第一沟槽103纵截面上其宽度不一致，存在一个差值，例如，对于倒梯形来说，在一示例中，自所述第二表面形成所述第一沟槽103时，所述第一沟槽103的截面形状呈倒梯形，其顶部是最大宽度，底部是最小宽度，二者存在一个差值，另外，可选地，所述第二沟槽105纵截面上其宽度也可以不一致，在形成所述第二沟槽105之后，所述第一沟槽103在器件制备过程中曾经被倒置，此时，呈正梯形结构，所述第二沟槽105对应所述第一沟槽103形成，其与所述第一沟槽103之间形成一个交界面，如图10中的虚线框所示，在一示例中，所述第二沟槽105也呈倒梯形结构，当所述第二柱结构106形成之后，所述联合柱结构107纵截面上其宽度不一致，其会存在一个新的最大宽度和最小宽度，该示例中，所述联合柱结构107的最大宽度与最小宽度的差值小于所述第一沟槽103的最大宽度与最小宽度的差值，从而可以所述联合柱结构107周围的电荷差异，也即有利于改善周围电荷不平衡的问题。
另外，在一示例中，所述第一沟槽103的截面形状包括倒梯形，所述第二沟槽105的截面形状包括倒梯形，所述第二沟槽105的底部边缘与对应位置的所述第一沟槽103的边缘相重合，参见图10虚线框所示，该示例中，所述第二沟槽105的底与所述第一沟槽103重合的位置，二者的宽度相等，在另一优选示例中，所述第二沟槽105的顶部与所述第一沟槽103的最大宽度处(所述第一沟槽较宽的底)的宽度一致，从而对于所述第一沟槽103而言，其最大宽度与最小宽度的差值为上下底之间的差值，对于所述联合柱结构107而言，其最大宽度与最小宽度的差值为上底(所述第一沟槽较宽的底)与第一沟槽和第二沟槽交界面(所述第一沟槽的倒梯形腰部某一位置)的差值，可见后者的差值较小，从而可以改善柱结构周围的荷不平衡的问题，也即对刻蚀沟槽的形貌进行修正后，改善了这一电荷不平衡的问题，从而提高了期间的耐压水平，进一步提高了器件的性能。
如图11-13所示，作为示例，在形成所述联合柱结构107后，还包括如下步骤：
首先，如图11所示，自所述第五表面进行离子注入，以在所述联合柱结构107的顶部形成体接触区108；通过离子注入工艺在所述第一外延层102内的所述联合柱结构107的顶部形成体接触区108。作为示例，通过图形化的光刻胶层作为离子注入掩膜，在所述联合柱结构107的顶部区域进行局部离子注入，并形成所述第二导电类型(如p型)的所述体接触区108。另外，在一可选示例中，离子注入工艺后都可以选择施加退火工艺，以调节杂质分布及扩散范围，修复离子注入引发的晶格损伤。
接着，如图12所示，在所述第五表面上形成栅氧化层109，所述栅氧化层109显露部分所述体接触区108；作为示例，可以通过炉管工艺在所述第一外延层102的上表面形成热氧化层，并通过光刻和刻蚀工艺，形成图形化的所述栅氧化层109。可选地，所述栅氧化层109的厚度介于50-150nm之间，例如，可以选择为80nm、100nm、120nm等。
接着，继续参考图12所示，在所述栅氧化层109表面形成栅极层110；作为示例，先通过化学气相沉积在所述栅氧化层108上沉积多晶硅材料层，然后通过光刻和刻蚀形成图形化的多晶硅栅，构成所述栅极层109。需要指出的是，通常形成所述栅氧化层108和所述栅极层109的过程也可以是，先形成热氧化层，并在所述热氧化层上沉积多晶硅材料层，然后通过光刻定义图形化的光刻胶掩膜层，并依次刻蚀所述多晶硅材料层和所述热氧化层，最终形成所述栅氧化层108和所述栅极层109。可选地，所述栅极层109的厚度介于300-500nm之间，例如，可以选择为350nm、400nm、450nm等。
继续，如图13所示，自所述第五表面进行离子注入，以在所述体接触区108中形成源区111，所述源区111形成于所述栅氧化层109的侧部；作为示例，所述源区111为所述第一导电类型(如n型)。所述源区111也可以通过图形化的光刻胶层作为离子注入掩膜，在所述体接触区上进行局部离子注入，并最终形成所述源区110。
继续，参考图13所示，在所述栅极层110表面及侧壁形成层间电介质层112，所述层间电介质层112显露部分所述源区111；作为示例，所述层间电介质层112可以是二氧化硅层、氮化硅层或两者的组合。形成所述层间电介质层112的过程可以是，先在所述体接触区108、所述源区111、所述栅极层110的表面及侧壁上沉积电介质材料层，并通过刻蚀去除所述体接触区108和所述源区111上的电介质材料层，最终得到覆盖包裹所述栅极层110及所述栅极氧化层109侧壁的所述层间电介质层112。
继续，参考图13所示，在所述体接触区108、所述源区111及层间电介质层112的表面形成正面金属电极113；作为示例，构成所述正面金属电极113的材料包含铝、金、银或铜等金属材料。形成所述正面金属电极113的方法包括物理气相沉积或化学气相沉积。可选地，在金属沉积后，还可以通过光刻刻蚀定义金属连线等图形。
最后，参考图13所示，在所述第二基底200的所述第三表面形成背面金属电极114。形成所述背面金属电极114的方法与形成所述正面金属电极113的方法相同。可选地，在所述第二半导体衬底201上形成背面金属电极114前，还包括对所述第二半导体衬底201进行减薄研磨的步骤，以得到器件所需的衬底厚度。
需要指出的是，本实施例为了清楚描述制备方法的各步骤，对各步骤进行了标号排序，但这并不限定本发明所述制备方法的各步骤的具体实施顺序，本领域技术人员可以根据实际情况对实施顺序进行调整。
实施例二
如图14-17所示，本实施例提供一种半导体器件结构的制备方法，该实施例二与实施例一的不同之处在于所述第一基底300自下而上依次包括底层硅301、绝缘层302以及顶层硅303，其中，所述第一沟槽304形成于所述顶层硅303中，且所述第一沟槽304的深度与所述顶层硅303的厚度相等。该实施例中，所述第一基底300可以是SOI衬底，以在其顶层硅303中形成所述第一沟槽304。在一示例中，所述顶层硅303的厚度可以与实施例一中所述第一沟槽103的厚度一致，可选地，所述顶层硅303厚度为20-60微米，优选46微米，这样可以不再需要进行外延所述第一外延层102的步骤。
在一示例中，去除部分所述第一基底300得到所述第五表面的步骤包括：通过研磨工艺去除所述底层硅301并通过选择性腐蚀工艺去除所述绝缘层302，以显露所述第一柱结构305并得到所述第五表面。该示例中，所述第一沟槽304的刻蚀深度与所述顶层硅303的厚度一致，由于所述绝缘层302的存在，很容易刻蚀停止在所述绝缘层302(SiO2)表面，也就是可以精确控制完全刻蚀掉窗口区所述顶层硅302,。进一步，在所述第一基底300的去除过程中，通过研磨+选择性腐蚀去掉所述第一基底300(即SOI)的所述底层硅301，精确停止在所述绝缘层302上，然后选用腐蚀液(例如HF)腐蚀掉所述绝缘层302(SiO2)，就得到厚度精确控制的，与所述第一沟槽304深度完全一致的外延层，得到第五表面，也即实现了部分所述第一基底300的精确去除，从而使得去除过程中所述第一沟槽304保持形成过程中的深度，有利于提高所述第一柱结构305在去除上方材料层的过程中结构的完成稳定性。
本实施例二的其他结构及步骤、方法等与实施例一相同或类似，相关描述可参考实施例一，在此不再赘述。
实施例三
如图10及13所示，并参阅图1-9、11-12及14-17所示，本发明还提供一种半导体器件结构，所述半导体器件结构优选采用本发明实施例一及实施例二中的半导体器件结构的制备工艺制备得到，当然，也可以采用其他工艺制备，该实施例中对应结构的描述可以参考实施例一及实施例二，在此不再赘述。其中，所述半导体器件结构包括：
第一导电类型的第一基底100，所述第一基底100具有相对的第一表面和第二表面，其中，本领域技术人员可以理解的，该实施例中的所述第一表面可以理解为实施例一中第一表面被去除后得到的第五表面，可以认为是实施例一中所述第一基底经过处理后得到的结构；
第一沟槽103，自所述第二表面形成于所述第一基底100中，这里的所述第一沟槽103可以理解为是实施例一中所述第一沟槽103经过所述第二沟槽105刻蚀后得到的最终的结构，另外，此处所述第一沟槽103的截面形状仍与实施例一中描述方式一致，在一示例中描述为倒梯形，虽然10及图13中显示为正梯形，但是本领域技术人员结合全文可以理解的。
第二导电类型的第一柱结构104，形成于所述第一沟槽103中；
所述第一导电类型的第二基底200，所述第二基底200具有相对的第三表面和第四表面，其中，所述第一基底100的第二表面键合于所述第二基底200的第四表面上；
第二沟槽105，自所述第二表面形成于所述第一基底100中，所述第二沟槽105与所述第一沟槽103对应且所述第二沟槽105显露所述第一柱结构104；
所述第二导电类型的第二柱结构106，形成于所述第二沟槽105中，且所述第二柱结构106与所述第一柱结构104相接触，构成联合柱结构107。
作为示例，半导体器件结构还包括：
体接触区108，位于所述第一基底100内，且位于所述联合柱结构107的顶部；
栅氧化层109，位于所述第一基底100上，且所述栅氧化层109显露部分所述体接触区；
栅极层110，位于所述栅氧化层109的表面；
源区111，位于所述体接触区108内，且位于所述栅氧化层109的侧部；
层间电介质层112，位于栅极层110的表面及侧壁，且显露部分所述源区110；
正面金属电极113，位于所述体接触区108、所述源区111及所述层间电介质层112表面；
背面金属电极114，位于所述第二基底200的所述第三表面上。
作为示例，所述第一基底100包括所述第一导电类型的第一半导体衬底101以及位于所述第一半导体衬底101上的所述第一导电类型的第一外延层102，且所述第一沟槽103形成于所述第一外延层102中，其中，在所述键合后去除部分所述第一基底100得到所述第一表面；所述第二基底200包括所述第一导电类型的第二半导体衬底201以及位于所述第二半导体衬底201上的所述第一导电类型的第二外延层202，其中，所述第二半导体衬底201的表面构成所述第三表面，所述第二外延层202的表面构成所述第四表面。
作为示例，所述第二沟槽105的深度大于等于所述第一沟槽103的高度。
作为示例，所述联合柱结构107的最大宽度与最小宽度的差值小于所述第一沟槽103延伸至所述第一基底的所述第一表面的结构的最大宽度与最小宽度的差值。在该示例中，需要说明的是，这里是指所述第一沟槽103延伸至所述第一基底100的所述第一表面的结构的最大宽度与最小宽度的差，例如，所述第一沟槽103自所述第二表面向所述第一表面看为倒梯形，这里的最小宽度是指该倒梯形结构按照其两腰的斜率延伸至所述第一表面时得到的宽度交底的底的宽度。也即，该示例中，通过所述第二沟槽的形状，可以防止所述第一沟槽最小宽度进一步变小，以利于电荷平衡。
作为示例，所述第一沟槽103的截面形状包括倒梯形，所述第二沟槽105的截面形状包括倒梯形，所述第二沟槽的底部边缘与对应位置的所述第一沟槽的边缘相重合。
作为示例，所述第一基底300自下而上依次包括底层硅301、绝缘层302以及顶层硅303，其中，所述第一沟槽103形成于所述顶层硅303中，且所述第一沟槽103的深度与所述顶层硅303的厚度相等，且所述底层硅301及所述绝缘层302在进行所述第一基底100与所述第二基底200的键合后被去除。
对比例
如图18所示，本发明还提供一对比例，该对比例中，在半导体衬底401上形成外延层402，在所述外延层402中形成超结沟槽403，并在超结沟槽403中形成柱结构404，其中，所述外延层具有第一导电类型，所述柱结构具有第二导电类型。理想情况下，深沟槽刻蚀(所述超结沟槽403的刻蚀)的上下开口应保持宽度一致，从断面看为矩形，但是由于实际工艺水平的限制，刻蚀沟槽的宽度却难以保证上下一致，往往呈现上部宽，下部窄的特性，即刻蚀存在一个角度，如图18中a所示，本对比例中形成倒梯形结构。由于刻蚀角度的存在，超结沟槽上半部第二导电类型载流子浓度高于周边第一导电类型载流子浓度，整体呈现第二导电类型的电学特性；在超结沟槽下半部，第二导电类型载流子浓度低于周边漂移区第一导电类型载流子浓度，整体呈现第一导电类型电学特性。这一电荷不平衡条件的存在，将会影响纵向区域电场强度的分布。类比于传统VDMOS的耐压机理，这一不平衡条件引入了电场的重新分布，将降低器件的耐压水平，进而降低器件性能。
综上所述，本发明提供了一种超结器件结构的制备方法，本在第一沟槽及第一柱结构的制备的同时，引入了第二基底及第二沟槽，并形成第二柱结构，得到联合柱结构，从而可以第二沟槽改变第一沟槽的形貌，从而可以得到需要形状的联合柱结构，以适应器件的需求，可以解决由于第一沟槽的形貌的限制所带来的器件结构中电荷不平衡的问题，改善了电场的重新分布，提高了器件的耐压水平，提高器件性能。本发明所提供的制备方法工艺简单且成本较低，适用于大批量生产。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体器件结构的制备方法，其特征在于，所述制备方法包括如下步骤：
提供第一导电类型的第一基底，所述第一基底具有相对的第一表面和第二表面；
自所述第二表面刻蚀所述第一基底，以于所述第一基底中形成第一沟槽；
于所述第一沟槽中形成具有第二导电类型的第一柱结构；
提供所述第一导电类型的第二基底，所述第二基底具有相对的第三表面和第四表面；
将所述第一基底的第二表面与所述第二基底的第四表面进行键合；
自所述第一表面去除部分所述第一基底，以显露所述第一柱结构，并得到第五表面；
自所述第五表面刻蚀所述第一基底及所述第一柱结构，以于所述第一基底中形成第二沟槽，所述第二沟槽与所述第一沟槽对应并相互连通，所述第二沟槽显露所述第一柱结构；
于所述第二沟槽中形成所述第二导电类型的第二柱结构，且所述第二柱结构与所述第一柱结构相接触，二者构成联合柱结构。
2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，在形成所述联合柱结构后，还包括如下步骤：
自所述第五表面进行离子注入，以在所述联合柱结构的顶部形成体接触区；
在所述第五表面上形成栅氧化层，所述栅氧化层显露部分所述体接触区；
在所述栅氧化层表面形成栅极层；
自所述第五表面进行离子注入，以在所述体接触区中形成源区，所述源区形成于所述栅氧化层的侧部；
在所述栅极层表面及侧壁形成层间电介质层，所述层间电介质层显露部分所述源区；
在所述体接触区、所述源区及所述层间电介质层的表面形成正面金属电极；
在所述第二基底的所述第三表面形成背面金属电极。
3.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述第一基底的形成包括：提供所述第一导电类型的第一半导体衬底，并于所述第一半导体衬底上外延生长具有所述第一导电类型的第一外延层，且所述第一沟槽形成于所述第一外延层中；和/或，所述第二基底的形成包括：提供所述第一导电类型的第二半导体衬底，并于所述第二半导体衬底上外延生长具有所述第一导电类型的第二外延层，其中，所述第二半导体衬底的表面构成所述第三表面，所述第二外延层的表面构成所述第四表面。
4.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，在将所述第一基底与所述第二基底进行所述键合之前包括对所述第一基底的第二表面及所述第二基底的第四表面中的至少一者进行等离子体活化处理的步骤，和/或，在进行所述键合之后，包括对键合后的结构进行退火处理的步骤。
5.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，去除部分所述第一基底得到所述第五表面后，得到第一高度的所述第一沟槽，其中，所述第二沟槽的深度小于所述第一高度且大于或等于所述第一高度的50％。
6.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述第二外延层的厚度与得到所述第五表面所去除的所述第一基底的厚度一致；所述第一柱结构通过外延工艺形成，所述第二柱结构通过外延工艺形成。
7.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述联合柱结构的最大宽度与最小宽度的差值小于所述第一沟槽的最大宽度与最小宽度的差值。
8.根据权利要求7所述的半导体器件结构的制备方法，其特征在于，所述第一沟槽的截面形状包括倒梯形，所述第二沟槽的截面形状包括倒梯形，所述第二沟槽的底部边缘与对应位置的所述第一沟槽的边缘相重合。
9.根据权利要求1-8中任意一项所述的半导体器件结构的制备方法，其特征在于，所述第一基底自下而上依次包括底层硅、绝缘层以及顶层硅，其中，所述第一沟槽形成于所述顶层硅中，且所述第一沟槽的深度与所述顶层硅的厚度相等。
10.根据权利要求9所述的半导体器件结构的制备方法，其特征在于，去除部分所述第一基底得到所述第五表面的步骤包括：通过研磨工艺去除所述底层硅，并通过选择性腐蚀工艺去除所述绝缘层，以显露所述第一柱结构并得到所述第五表面。
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