KR20240039742A - 표시 패널 및 표시장치 - Google Patents

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이도형
백주혁
노지용
최홍락
정찬용
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시 예들은, 표시패널 및 표시장치에 관한 것으로서, 더욱 상세하게는, 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 제1 측에 위치하는 제1 영역, 및 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층, 제1 영역 상의 제1 전도체, 제2 영역 상의 제2 전도체 및 제1 전도체 상의 제1 보조 전극을 포함하고, 제1 보조 전극이 배치된 영역은 리페어 영역을 포함함으로써, 패널의 순간 잔상을 개선할 수 있는 동시에 서브 픽셀 리페어가 용이한 표시 패널 및 표시 장치를 제공할 수 있다.

Description

표시 패널 및 표시장치{DISPLAY PANEL AND DISPLAY DEVICE}
본 개시의 실시 예들은 표시 패널 및 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다.
특히, 박막 트랜지스터(Thin Film Transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정 표시 장치(Liquid Crystal Display Device) 또는 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치에서 구동 소자 또는 스위칭 소자로 널리 이용되고 있다. 이러한 박막 트랜지스터가 포함된 표시 장치에서는 원인 규명이 어려운 화상 얼룩 현상이 발생하곤 한다.
종래, 표시 장치에서는 원인을 찾기 어려운 화상 얼룩 현상이 발생하고 있었고, 본 명세서의 발명자들은 화상 얼룩 현상의 원인을 오랜 기간 동안의 실험과 분석을 통해 규명하고, 화상 얼룩 현상을 방지하기 위한 표시 패널 및 표시장치를 발명하였다.
본 개시의 실시 예들은 패널의 순간 잔상 현상이 방지될 수 있는 표시 패널 및 표시장치를 제공할 수 있다.
또한, 본 개시의 실시 예들은 패널의 순간 잔상 현상이 방지되는 동시에 액티브층의 컷팅을 통한 서브 픽셀 리페어 공정이 용이한 표시 패널 및 표시장치를 제공할 수 있다.
본 개시의 실시 예들은 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 제1 측에 위치하는 제1 영역, 및 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층, 제1 영역 상의 제1 전도체, 제2 영역 상의 제2 전도체 및 제1 전도체 상의 제1 보조 전극을 포함하고, 제1 보조 전극이 배치된 영역은 리페어 영역을 포함함으로써, 패널의 순간 잔상을 개선할 수 있는 동시에 서브 픽셀 리페어가 용이한 표시 패널을 제공할 수 있다.
본 개시의 실시 예들은 기판 상에 배치되고, 채널 영역, 채널 영역의 제1 측에 위치하는 제1 영역, 및 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층, 제1 영역 상의 제1 전도체, 제2 영역 상의 제2 전도체 및 제1 전도체 상의 제1 보조 전극, 제1 보조 전극 상의 제1 전극, 제2 전도체 상의 제2 전극, 채널영역과 중첩된 제3 전극을 포함하고, 제1 보조 전극이 배치된 영역은 리페어 영역을 포함하는 표시장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 액티브층 상의 일부 영역에 배치된 보조 전극을 포함함으로써, 패널의 순간 잔상 현상이 방지될 수 있는 표시 패널 및 표시장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 액티브층 상에 배치된 다수의 보조 전극을 포함함으로써, 패널의 순간 잔상 현상이 방지되는 동시에 액티브층의 컷팅을 통한 서브 픽셀 리페어 공정이 용이한 표시 패널 및 표시장치를 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 다른 등가 회로이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP) 내 라이트 쉴드(LS: Light Shield)를 나타낸 도면이다.
도 5 및 도 6은 본 개시의 실시 예들에 따른 트랜지스터 구조들이 도시된 단면도이다.
도 7은 본 개시의 실시 예들에 따른 표시 패널에서 액티브 영역의 일부를 도시한 도면이다.
도 8은 도 7의 A-B를 따라 절단한 단면도이다.
도 9는 도 7의 C-D를 따라 절단한 단면도이다.
도 10은 본 개시의 실시 예들에 따른 표시 패널에서 액티브 영역의 일부 영역에 대한 평면도이다.
도 11은 도 10의 E-F를 따라 절단한 단면도이다.
이하, 본 개시의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브 픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA) 및 영상이 표시되지 않으며 표시 영역(DA)의 외곽에 위치하는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시 영역(DA)에는 이미지를 표시하기 위한 다수의 서브 픽셀(SP)이 배치되고, 비-표시 영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캐닝 동작이 시작되도록 제어하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캐닝 타이밍에 맞춰 적당한 시간에 데이터 구동이 진행되도록 제어할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력할 수 있다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 연성 인쇄회로 등에 실장되고, 인쇄회로기판, 연성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는, 액정표시장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이고, 도 3은 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 다른 등가 회로이다.
도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 발광소자(ED), 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2를 참조하면, 발광소자(ED)는 픽셀 전극(PE)과 공통 전극(CE)을 포함하고, 픽셀 전극(PE)과 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀 전극(PE)은 각 서브 픽셀(SP)마다 배치되는 전극이고, 공통 전극(CE)은 모든 서브 픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀 전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀 전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2), 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 소스 노드(소스 전극) 또는 드레인 노드(드레인 전극)일 수 있으며, 발광소자(ED)의 픽셀 전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 드레인 노드(드레인 전극) 또는 소스 노드(소스 전극)일 수 있으며, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 트랜지스터(DRT)의 게이트 노드(게이트 전극)일 수 있으며, 스캐닝 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
스캐닝 트랜지스터(SCT)는 게이트 신호의 일종인 스캐닝 게이트 신호(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제3 노드(N3)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캐닝 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캐닝 게이트 라인(SCL)에서 공급되는 스캐닝 게이트 신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제3 노드(N3) 간의 연결을 제어할 수 있다.
스캐닝 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캐닝 게이트 신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제3 노드(N3)에 전달해줄 수 있다.
여기서, 스캐닝 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캐닝 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 스캐닝 게이트 신호(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 제1 노드(N1) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브 픽셀(SP)은 발광할 수 있다.
도 3를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 각각은 센싱 트랜지스터(SENT)를 더 포함할 수 있다.
센싱 트랜지스터(SENT)는 게이트 신호의 일종인 센싱 게이트 신호(SENSE)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 기준전압 라인(RVL) 사이에 연결될 수 있다. 다시 말해, 센싱 트랜지스터(SENT)는, 게이트 라인(GL)의 다른 한 종류인 센싱 게이트 라인(SENL)에서 공급된 센싱 게이트 신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준전압 라인(RVL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 기준전압 라인(RVL)에서 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
또한, 센싱 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센싱 게이트 신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준전압 라인(RVL)으로 전달해줄 수 있다.
여기서, 센싱 트랜지스터(SENT)가 n 타입 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 센싱 트랜지스터(SENT)가 p 타입 트랜지스터인 경우, 센싱 게이트 신호(SENSE)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
센싱 트랜지스터(SENT)가 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압을 기준전압 라인(RVL)으로 전달해주는 기능은 서브 픽셀(SP)의 특성치를 센싱하기 위한 구동 시 이용될 수 있다. 이 경우, 기준전압 라인(RVL)으로 전달되는 전압은 서브 픽셀(SP)의 특성치를 산출하기 위한 전압이거나 서브 픽셀(SP)의 특성치가 반영된 전압일 수 있다.
구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 본 개시에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT), 스캐닝 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 서로 다른 게이트 라인(GL)일 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 서로 별개의 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 독립적일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수도 있고 다를 수 있다.
이와 다르게, 스캐닝 게이트 라인(SCL) 및 센싱 게이트 라인(SENL)은 동일한 게이트 라인(GL)일 수 있다. 즉, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 하나의 게이트 라인(GL)에 연결될 수 있다. 이 경우, 스캐닝 게이트 신호(SCAN) 및 센싱 게이트 신호(SENSE)는 동일한 게이트 신호일 수 있고, 하나의 서브 픽셀(SP) 내 스캐닝 트랜지스터(SCT)의 온-오프 타이밍과 센싱 트랜지스터(SENT)의 온-오프 타이밍은 동일할 수 있다.
도 2 및 도 3에 도시된 서브 픽셀(SP)의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 도 2 및 도 3에서는 표시 장치(100)가 자발광 표시 장치인 경우를 가정하여 서브 픽셀 구조를 설명하였으나, 표시 장치(100)가 액정 표시 장치인 경우, 각 서브 픽셀(SP)은 트랜지스터 및 픽셀 전극 등을 포함할 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP) 내 라이트 쉴드(LS: Light Shield)를 나타낸 도면이다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)에서, 구동 트랜지스터(DRT)는 문턱 전압, 이동도 등의 고유 특성치를 가질 수 있다. 구동 트랜지스터(DRT)의 고유 특성치가 변화하게 되면, 구동 트랜지스터(DRT)의 전류 구동 능력(전류 공급 성능)이 변화하게 되어, 해당 서브 픽셀(SP)의 발광 특성도 변화할 수 있다.
구동 트랜지스터(DRT)의 구동 시간의 경과에 따라 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수 있다. 또한, 구동 트랜지스터(DRT)에 빛이 조사되는 경우, 특히, 구동 트랜지스터(DRT)의 채널 영역에 빛이 조사되는 경우, 구동 트랜지스터(DRT)의 소자 특성(예: 문턱 전압, 이동도 등)이 변할 수도 있다.
따라서, 도 4에 도시된 바와 같이, 구동 트랜지스터(DRT)의 소자 특성 변화(예: 문턱 전압 변화, 이동도 변화 등)를 줄여주기 위하여, 구동 트랜지스터(DRT)의 근방에 라이트 쉴드(LS)가 형성되어 있을 수 있다. 예를 들어, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 아래에 형성될 수 있다.
한편, 라이트 쉴드(LS)는 광 차단 역할 이외에, 구동 트랜지스터(DRT)의 채널 영역 하부에 형성되어 구동 트랜지스터(DRT)의 바디(Body)의 역할을 할 수 있다.
구동 트랜지스터(DRT)에서 바디 효과(Body effect)가 발생될 수 있는데, 이러한 바디 효과의 영향을 줄여주기 위하여, 구동 트랜지스터(DRT)의 바디 역할을 하는 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다. 여기서, 구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 소스 노드일 수 있다.
한편, 라이트 쉴드(LS)는 구동 트랜지스터(DRT)의 채널 영역 하부뿐만 아니라, 다른 트랜지스터(예: SCT, SENT)의 채널 영역 하부에도 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)의 표시 영역(DA)에는, 각 서브 픽셀(SP)마다 트랜지스터들(DRT, SCT, SENT)이 배치될 수 있다. 본 개시의 실시 예들에 따른 표시 패널(110)의 비-표시 영역(NDA)에 게이트 구동 회로(130)가 GIP (Gate In Panel) 타입으로 형성되는 경우, GIP 타입의 게이트 구동 회로(130)에 포함되는 다수의 트랜지스터가 표시 패널(110)의 비-표시 영역(NDA)에 배치될 수 있다.
이와 같이, 본 개시의 실시 예들에 따른 표시 패널(110)에는 다수의 트랜지스터가 배치될 수 있다. 이러한 트랜지스터(특히, 각 서브 픽셀(SP) 내 구동 트랜지스터(DRT))는 구동 시간이 경과함에 따라 열화가 발생할 수 있다.
한편, 기존의 표시 장치는 구동 중에 순간적인 잔상이 발생할 수 있다 예를 들어, 화면 전환 시, 계조가 급격하게 변하는 부분에 순간적인 잔상이 발생할 수 있다.
본 명세서의 발명자들은 순간적인 잔상이 트랜지스터의 열화와 관련된 것임을 실험 및 분석을 통해 확인하고, 트랜지스터의 열화를 개선할 수 있는 구조와 공정 방법을 발명하였다. 특히, 본 명세서의 발명자들은 순간적인 잔상이 트랜지스터의 열화에 의해 발생되는 것을 확인하고, 열화를 개선할 수 있는 리페어 구조와 공정 방법을 발명하였다.
이하에서는, 순간적인 잔상의 발생이 가능한 구동 조건이나 구동 환경에서도, 순간적인 잔상의 발생을 억제하고, 순간적인 잔상이 발생하더라도 이를 개선할 수 있는 표시 장치(100) 및 그 제조 방법에 대하여, 더욱 상세하게 설명한다.
도 5 및 도 6은 본 개시의 실시 예들에 따른 트랜지스터 구조들이 도시된 단면도이다.
본 개시의 실시 예들에 따른 표시 패널(110)은 화상이 표시되는 표시 영역(DA) 및 표시 영역(DA)과 다른 비-표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA) 및/또는 비-표시 영역(NDA)에는 다수의 트랜지스터 및 다수의 캐패시터가 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(110)에 배치되는 트랜지스터는, 표시 영역(DA) 내 각 서브 픽셀(SP)마다 배치되는 트랜지스터(DRT, SCT, SENT)일 수 있다.
또한, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치되는 트랜지스터는, 비-표시 영역(NDA)에 형성된 GIP 타입의 게이트 구동 회로(130)에 포함되는 트랜지스터일 수도 있다.
또한, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치되는 캐패시터는 표시 영역(DA) 내 각 서브 픽셀(SP)에 포함된 스토리지 캐패시터(Cst)일 수도 있고, 비-표시 영역(NDA)에 형성된 GIP 타입의 게이트 구동 회로(130)에 포함되는 캐패시터일 수도 있다.
이하에서는, 본 개시의 실시 예들에 따른 트랜지스터 구조를 설명하기 위한 트랜지스터로서, 표시 영역(DA) 내 각 서브 픽셀(SP)에서의 구동 트랜지스터(DRT)를 예로 들고, 본 개시의 실시 예들에 따른 캐패시터 구조를 설명하기 위한 캐패시터로서 서브 픽셀(SP) 내 스토리지 캐패시터(Cst)를 예로 든다.
도 5 및 도 6을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)은, 기판(500), 기판(500) 상의 버퍼층(501), 버퍼층(501) 상의 제1 액티브층(520), 제1 액티브층(520) 상의 게이트 절연막(502), 및 게이트 절연막(502) 상의 제3 전극(553)을 포함할 수 있으며, 제1 액티브층(520)의 하부에 배치되는 라이트 쉴드(510)를 더 포함할 수 있다.
도 5에서는 제1 액티브층(520) 하부에 라이트 쉴드(510)가 배치되는 구조를 도시하였으나, 본 개시의 실시 예들에 따른 표시 장치(100)의 구조가 이에 한정되는 것은 아니며, 도 6에 도시된 바와 같이, 제1 액티브층(520) 하부에 라이트 쉴드(510)가 미 배치될 수도 있다.
본 개시의 실시 예들에 따른 표시 패널(110)에 배치된 트랜지스터(TR)는 구동 트랜지스터(DRT)일 수 있으나, 이에 한정되는 것은 아니다.
예를 들면, 본 명세서에 설명되는 트랜지스터는 표시 영역(DA)에 배치된 스캐닝 트랜지스터(SCT) 또는 센스 트랜지스터(SENT)일 수 있으며, 비 표시 영역(NDA)에 배치되는 트랜지스터일 수도 있다.
도 5 및 도 6을 참조하면, 트랜지스터(TR)는, 제1 전극(551), 제2 전극(552), 제3 전극(553) 및 제1 액티브층(520) 등을 포함할 수 있다. 여기서, 제1 전극(551)은 트랜지스터(TR)의 소스 전극이고 제2 전극(552)은 트랜지스터(TR)의 드레인 전극일 수 있다. 또는, 제1 전극(551)은 트랜지스터(TR)의 드레인 전극이고 제2 전극(552)은 구동 트랜지스터(TR)의 소스 전극일 수 있다.
제1 액티브층(520)은 제1 영역(521), 제2 영역(522), 제3 영역(523), 제4 영역(524) 및 채널 영역(525)을 포함할 수 있다.
구체적으로, 제1 액티브층(520)은 제3 전극(553)과 중첩되는 채널 영역(525), 채널 영역(525)의 제1 측에 위치하는 제1 영역(521), 및 채널 영역(525)의 제2 측에 위치하는 제2 영역(522)을 포함할 수 있다. 또한, 제1 액티브층(520)은 제1 영역(521)과 채널 영역(525) 사이에 배치된 제3 영역(523), 및 제2 영역(522)과 채널 영역(525) 사이에 배치된 제4 영역(524)을 포함할 수 있다.
채널 영역(525)은 제3 전극(553)과 중첩될 수 있다. 채널 영역(525)과 제3 전극(553) 사이에 게이트 절연막(502)이 배치될 수 있다.
제1 영역(521), 제2 영역(522) 및 채널 영역(525)은 도체화되지 않은 영역일 수 있다. 제3 영역(523) 및 제4 영역(524)은 도체화 된 영역일 수 있다.
제1 액티브층(520)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 산화물 소재에 도핑을 통해 전도성을 제어하고 밴드갭을 조절한 반도체 소재로서, 일반적으로 넓은 밴드갭을 갖는 투명 반도체 소재일 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO (Indium gallium zinc oxide), ZnO (zinc oxide), CdO (cadmium oxide), InO (indium oxide), ZTO (zinc tin oxide), ZITO (zinc indium tin oxide), IGZTO (Indium gallium zinc tin oxide) 등을 포함할 수 있다. 제1 액티브층(520)이 산화물 반도체 물질인 경우, 이러한 제1 액티브층(520)을 포함하는 트랜지스터(TR)는 산화물 박막 트랜지스터(Oxide thin film transistor)라고 한다.
도 5 및 도 6에는 제1 액티브층(520)이 단일층인 구조만이 도시되어 있으나, 본 개시의 실시 예들에 따른 트랜지스터(TR)의 구조가 이에 한정되는 것은 아니다. 제1 액티브층(520)은 다중층일 수도 있으며, 예를 들어, 제1 액티브층(520)이 다중층인 경우, 동일한 반도체 물질로 다중층을 구성하거나 서로 다른 두 가지 이상의 반도체 물질로 다중층을 구성할 수도 있다.
제3 전극(553)은 제1 액티브층(520) 상에 배치된 게이트 절연막(502) 상에 배치되고, 제1 액티브층(520)의 채널 영역(525)과 중첩될 수 있다.
제1 전극(551)은 제1 액티브층(520)의 제1 영역(521)과 전기적으로 연결될 수 있다. 제2 전극(552)은 제1 액티브층(520)의 제2 영역(521)과 전기적으로 연결될 수 있다.
제1 전극(551), 제2 전극(552) 및 제3 전극(553) 각각은 각각은 단일층(single layer) 또는 다중층(multilayer)일 수 있다. 예를 들어, 제1 전극(551), 제2 전극(552), 및 제3 전극(553) 각각은 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
제1 전극(551), 제2 전극(552) 및 제3 전극(553)은 중 적어도 하나가 다중층(multilayer)인 경우, 제1 전극(551), 제2 전극(552) 및 제3 전극(553) 중 적어도 하나는 전기적으로 서로 연결되는 하부 전극과 상부 전극을 포함할 수 있다.
하부 전극은 제1 금속을 포함하고, 상부 전극은 제1 금속과 다른 제2 금속을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있다. 이하에서는, 제1 금속은 몰리브덴·티타늄(MoTi)이고, 제2 금속은 구리(Cu)인 것을 예로 든다.
도 5 및 도 6을 참조하면, 제1 전극(551)은 서로 전기적으로 연결된 제1 하부 전극(551a) 및 제1 상부 전극(551b)을 포함할 수 있다. 제1 하부 전극(551a)은 제1 금속(예: MoTi)을 포함할 수 있고, 제1 상부 전극(551b)은 제1 금속과 다른 제2 금속(예: Cu)을 포함할 수 있다.
도 5 및 도 6을 참조하면, 제2 전극(552)은 서로 전기적으로 연결된 제2 하부 전극(552a) 및 제2 상부 전극(552b)을 포함할 수 있다. 제2 하부 전극(552a)은 제1 금속(예: MoTi)을 포함할 수 있고, 제2 상부 전극(552b)은 제2 금속(예: Cu)을 포함할 수 있다.
도 5 및 도 6을 참조하면, 제3 전극(553)은 서로 전기적으로 연결된 제3 하부 전극(553a) 및 제3 상부 전극(553b)을 포함할 수 있다. 제3 하부 전극(553a)은 제1 금속(예: MoTi)을 포함할 수 있고, 제3 상부 전극(553b)은 제2 금속(예: Cu)을 포함할 수 있다.
전술한 바와 같이, 제1 하부 전극(551a), 제2 하부 전극(552a), 및 제3 하부 전극(553a)은 제1 금속을 공통으로 포함할 수 있고, 제1 상부 전극(551b), 제2 상부 전극(552b), 및 제3 상부 전극(553b)은 상기 제1 금속과 다른 제2 금속을 공통으로 포함할 수 있다.
도 5 및 도 6을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치된 트랜지스터(TR)는, 제1 영역(521) 상의 제1 보조 전극(AUX1) 및 제2 영역(522) 상의 제2 보조 전극(AUX2)을 더 포함할 수 있다. 제1 영역(521)과 제1 보조 전극(AUX1) 사이에는 제3 보조 전극(AUX3, 제1 전도체)이 배치되고, 제2 영역(522)과 제2 보조 전극(AUX2) 사이에는 제4 보조 전극(AUX4, 제2 전도체)이 배치될 수 있다.
제1 보조 전극(AUX1)과 제3 보조 전극(AUX3)은 제1 영역(521)과 제1 전극(551) 사이에 위치하여, 제1 영역(521)과 제1 전극(551)을 전기적으로 연결해줄 수 있다. 제2 보조 전극(AUX2)과 제4 보조 전극(AUX4)은 제2 영역(522)과 제2 전극(552) 사이에 위치하여, 제2 영역(522)과 제2 전극(552)을 전기적으로 연결해줄 수 있다.
제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각에 포함된 전도성 물질은 제1 전극(551), 제2 전극(552), 또는 제3 전극(553)에 포함된 금속을 포함할 수 있다. 예를 들어, 제1 전극(551), 제2 전극(552), 또는 제3 전극(553)에 포함된 금속은, 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등일 수 있다.
제1 전극(551), 제2 전극(552), 또는 제3 전극(553)이 이중 메탈 구조를 갖는 경우, 제1 보조 전극(AUX1) 및 제2 보조 전극(AUX2) 각각에 포함된 전도성 물질은 제1 하부 전극(551a), 제2 하부 전극(552a), 또는 제3 하부 전극(553a)에 포함된 제1 금속(예: MoTi)을 포함할 수 있다.
다시 말해, 제1 보조 전극(AUX1)과 제2 보조 전극(AUX2)은 금속 산화물이 아닌 순수 금속(pure metal) 또는 순수 금속 성분들이 혼합된 합금 형태(2개 이상의 금속물질 포함)로 이루어질 수 있다. 따라서, 제1 보조 전극(AUX1)과 제2 보조 전극(AUX2)은 불투명할 수 있다.
이와 다르게, 제3 보조 전극(AUX3) 및 제4 보조 전극(AUX4) 각각에 포함된 전도성 물질은 산소를 포함하는 전도성 산화물을 포함할 수 있다. 예를 들어, 전도성 산화물은 투명 전도성 산화물(TCO: Transparent Conductive Oxide), 질산화물, 및 유기물 등 중 적어도 하나를 포함할 수 있다. 예를 들어, 투명 전도성 산화물(TCO)은 IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium-Gallium-Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), ATO (Antimony Tin Oxide), FTO (Flourine-doped Transparent Oxides) 등 중 하나 이상을 포함할 수 있다. 질산화물은 ZnON (Zinc Oxynitride) 등을 포함할 수 있다.
도 5 및 도 6을 참조하면, 게이트 절연막(502)은 제1 게이트 절연막 부분(502a), 제2 게이트 절연막 부분(502b) 및 제3 게이트 절연막 부분(502c)을 포함할 수 있다.
도 5 및 도 6을 참조하면, 제1 게이트 절연막 부분(502a)은 제1 보조 전극(AUX1)의 제1 단부 및 제2 단부 중에서, 제1 액티브층(520)의 채널 영역(525)과 더 멀리 위치하는 제1 단부를 덮으면서 배치될 수 있다.
제2 게이트 절연막 부분(502b)은 제2 보조 전극(AUX2)의 제1 단부 및 제2 단부 중에서, 제1 액티브층(520)의 채널 영역(525)과 더 멀리 위치하는 제2 단부를 덮으면서 배치될 수 있다.
도 5 및 도 6을 참조하면, 제1 게이트 절연막 부분(502a) 및 제2 게이트 절연막 부분(502b)은 제1 액티브층(520)의 채널 영역(525)과 중첩되지 않을 수 있다. 제3 게이트 절연막 부분(502c)은 제1 액티브층(520)의 채널 영역(525) 상에 위치할 수 있다.
도 5 및 도 6을 참조하면, 제1 전극(551)은 제1 게이트 절연막 부분(502a)의 상면과 측면에 위치하며, 제1 게이트 절연막 부분(502a)의 측면에서 제1 보조 전극(AUX1)의 일부 상면과 접촉할 수 있다. 제2 전극(552)은 제2 게이트 절연막 부분(502b)의 상면과 측면에 위치하며, 제2 게이트 절연막 부분(502b)의 측면에서 제2 보조 전극(AUX2)의 일부 상면과 접촉할 수 있다. 제3 전극(553)은 제3 게이트 절연막 부분(502c)의 상면에 위치할 수 있다.
전술한 바와 같이, 제1 보조 전극(AUX1) 및 제3 보조 전극(AUX3)은 제1 영역(521)과 제1 전극(551) 간의 전기적인 연결을 매개하는 보조 전극이고, 제2 보조 전극(AUX2) 및 제4 보조 전극(AUX4)은 제2 영역(522)과 제2 전극(552) 간의 전기적인 연결을 매개하는 보조 전극일 수 있다.
제3 보조 전극(AUX3)이 제1 보조 전극(AUX1)과 제1 영역(521) 사이에 배치되고, 제4 보조 전극(AUX4)이 제2 보조 전극(AUX2)과 제2 영역(522) 사이에 배치됨으로써, 제1 및 제2 보조 전극(AUX1, AUX2)을 형성하는 공정에서 제1 액티브층(520)이 손상되는 것을 방지할 수 있다.
구체적으로, 제1 보조 전극(AUX1)과 제2 보조 전극(AUX2)은 제1 액티브층(520) 물질 상에 제3 및 제4 보조 전극(AUX3, AUX4)물질 층이 형성되고, 제3 및 제4 보조 전극(AUX3, AUX4)물질 층 상에 제1 및 제2 보조 전극(AUX1, AUX2)물질 층이 형성될 수 있다.
이후, 제1 및 제2 보조 전극(AUX1, AUX2)물질 층과 제3 및 제4 보조 전극(AUX3, AUX4) 물질 층을 식각하여 패터닝함으로써, 제1 및 제2 보조 전극(AUX1, AUX2)과 제3 및 제4 보조 전극(AUX3, AUX4)을 형성할 수 있다.
이와 같은 공정을 통해 형성된 제1 및 제2 보조 전극(AUX1, AUX2) 각각의 두께는 100Å 내지 200Å일 수 있다.
제1 및 제2 보조 전극(AUX1, AUX2)의 두께가 100 Å 미만일 경우 제1 및 제2 보조 전극(AUX1, AUX2)의 막 균일도가 저하되어 박막 트랜지스터의 전기적 특성이 떨어질 수 있다. 또한, 제1 및 제2 보조 전극(AUX1, AUX2)이 배치된 영역 중 적어도 하나의 영역은 리페어(repair) 영역일 수 있는데, 제1 및 2 보조 전극(AUX1, AUX2)의 균일도가 저하되어 일부 영역에 제1 및 제2 보조 전극(AUX1, AUX2)이 형성되지 않을 경우, 리페어 영역이 제대로 시인되지 않을 수 있다.
제1 및 제2 보조 전극(AUX1, AUX2)의 두께가 200Å를 초과하는 경우, 제1 및 제2 보조 전극(AUX1, AUX2)을 패터닝 하는 공정(예: 습식 식각)에서 제1 및 제2 보조 전극의 금속 성분이 제1 액티브층(520)에 침투되고, 이로 인해, 박막 트랜지스터의 열화가 발생하여 신뢰성의 저하를 야기할 수 있다.
제3 및 제4 보조 전극(AUX3, AUX4) 각각의 두께는 70Å 내지 100Å일 수 있다.
제3 및 제4 보조 전극(AUX3, AUX4)의 두께가 70Å 미만일 경우, 제3 및 제4 보조 전극(AUX3, AUX4)의 전기전도도가 떨어질 수 있다.
또한, 제1 및 제2 보조 전극(AUX1, AUX2) 물질 층과 제3 및 제4 보조전극(AUX3, AUX4) 물질 층이 동시 공정을 통해 형성되는데, 제3 및 제4 보조 전극(AUX3, AUX4) 물질 층은 전도성 산화물을 포함함으로써, 금속 성분만을 포함하는 제1 및 제2 보조 전극(AUX1, AUX2) 물질 층에 비해 식각 속도가 느릴 수 있다. 이에, 제1 및 제2 보조 전극(AUX1, AUX2) 형성과 동시에 형성되는 제3 및 제4 보조 전극(AUX3, AUX4)의 두께가 100Å를 초과하는 경우, 식각 속도가 비교적 빠른 제1 및 제2 보조 전극(AUX1, AUX2) 물질 층이 과 식각 되어 제1 및 제2 보조 전극(AUX1, AUX2)을 원하는 두께로 형성할 수 없게 된다.
이에, 제1 보조 전극(AUX1)의 두께와 제3 보조 전극(AUX3)의 두께의 합의 최대 값은 300Å일 수 있으며, 제2 보조 전극(AUX2)의 두께와 제4 보조 전극(AUX4)의 두께의 합의 최대 값 역시 300Å일 수 있다.
도 5 및 도 6에 도시된 바와 같이, 제1 보조 전극(AUX1) 아래에 제3 보조 전극(AUX3)이 배치되고, 제2 보조 전극(AUX2) 아래에 제4 보조 전극(AUX4)이 배치됨으로써, 제1 및 제2 보조 전극(AUX1, AUX2)의 두께가 얇아지더라도 전기적 신뢰성이 확보될 수 있다.
여기서, 제1 및 제2 보조 전극(AUX1, AUX2)의 두께는 제3 및 제4 보조 전극(AUX3, AUX4)의 두께보다 두껍거나 동일할 수 있다.
그러나, 이러한 공정에서, 제1 및 제2 보조 전극(AUX1, AUX2)물질 층 아래에 있는 제3 및 제4 보조 전극(AUX3, AUX4)물질 층이 존재하지 않을 경우, 제1 및 제2 보조 전극(AUX1, AUX2)물질 층을 형성하거나 패터닝하는 공정에서 제1 액티브층(520)의 손상이 발생할 수 있다.
특히, 제1 및 제2 보조 전극(AUX1, AUX2)물질 층에 포함된 원소 중 일부가 제1 액티브층(520)의 표면에 남아 제1 액티브층(520)의 계면 열화를 발생시킬 수 있으며, 이에, 표시 패널의 순간 잔상 문제가 야기될 수 있다.
예를 들어, 화면 전환 시, 계조가 급격하게 변하는 부분에 순간적인 잔상이 발생할 수 있다.
본 명세서의 발명자들은 순간적인 잔상이 트랜지스터의 열화와 관련된 것임을 실험 및 분석을 통해 확인하고, 트랜지스터의 열화를 개선할 수 있는 구조와 공정 방법을 발명하였다. 특히, 본 명세서의 발명자들은 순간적인 잔상이 트랜지스터의 양 방향 열화에 의해 발생되는 것을 확인하고, 양 방향 열화를 모두 개선할 수 있는 구조와 공정 방법을 발명하였다.
구체적으로, 본 개시의 실시 예들에 따른 트랜지스터(TR)는 제1 및 제2 보조 전극(AUX1, AUX2)물질 층 하부에 제3 및 제4 보조 전극(AUX3, AUX4)물질 층이 배치됨으로써, 제1 및 제2 보조 전극(AUX1, AUX2)물질 층을 형성하거나 패터닝하는 공정에서 제3 및 제4 보조 전극(AUX3, AUX4)물질 층이 제1 액티브층(520)을 보호하는 역할을 하므로, 제1 액티브층(520)에 손상이 발생하는 것을 방지할 수 있다.
제3 및 제4 보조 전극(AUX3, AUX4)물질 층은 제1 액티브층(520)과 같이, 산화물 계열의 물질을 포함하므로, 제3 및 제4 보조 전극(AUX3, AUX4)물질 층에 포함된 원소들은 제1 액티브층(520) 표면에서 불순물로 작용하지 않을 수 있다. 따라서, 제1 액티브층(520) 계면 열화가 발생하는 현상을 방지할 수 있으며, 이에 따라, 표시 패널의 순간 잔상 문제 역시 발생하지 않을 수 있다.
제1 및 제2 보조 전극(AUX1, AUX2)과 동시에 식각 공정으로 형성되는 제3 및 제4 보조 전극(AUX3, AUX4) 각각이 적정한 두께(예: 70Å 내지 100Å)로 형성되고, 제1 및 제2 보조 전극(AUX1, AUX2)도 적정한 두께(예: 100Å 내지 200Å)로 형성되기 위해, 제3 및 제4 보조 전극(AUX3, AUX4)에 포함되는 원소의 함량이 조절될 수 있으며, 이에 따라, 식각 공정(예: 습식 식각)에서 제3 및 제4 보조 전극(AUX3, AUX4)을 형성하는 물질의 식각 속도가 조절될 수 있다.
예를 들어, 제3 및 제4 보조 전극(AUX3, AUX4)이 IZO (Indium Zinc Oxide)로 이루어지는 경우, 인듐(In)과 아연(Zn)의 함량 비율이 5:5 내지 7:3으로 이루어질 수 있다.
인듐(In)과 아연(Zn)의 비율에서, 인듐(In)의 함량이 더 높아지고 아연(Zn)의 함량이 더 낮아지는 경우(즉, 인듐 함량:아연 함량 = 8:2 내지 9:1 등인 경우), 제3 및 제4 보조 전극(AUX3, AUX4) 물질 층의 식각 속도가 매우 느려져, 제3 및 제4 보조 전극(AUX3, AUX4)을 원하는 두께와 형상으로 패터닝할 때, 제1 및 제2 보조 전극(AUX1, AUX2) 물질 층은 과 식각이 되는 문제가 발생할 수 있다.
또한, 인듐(In)과 아연(Zn)의 비율에서, 인듐(In)의 함량이 더 낮아지고 아연(Zn)의 함량이 더 높아지는 경우(즉, 인듐 함량:아연 함량 = 4:6 내지 1:9 등인 경우), 제3 및 제4 보조 전극(AUX3, AUX4)의 전기적 특성이 저하될 수 있다.
제3 및 제4 보조 전극(AUX3, AUX4)의 아래에 배치되는 제1 액티브층(520)의 두께는 200Å 내지 500Å로 이루어질 수 있다. 제1 액티브층(520)의 두께가 200Å 미만일 경우, 제1 액티브층(520)의 균일도가 저하될 수 있다. 또한, 제2 액티브층(520)의 두께가 500Å를 초과하는 경우, 이동도가 저하되어 박막 트랜지스터의 전기적 특성이 떨어질 수 있다.
도 5 및 도 6을 참조하면, 버퍼층(501)은 단일층 또는 다중층일 수 있다. 예를 들어, 버퍼층(501) 은 질화규소(SiNx), 이산화규소(SiO2) 등의 다양한 절연막 재료를 포함할 수 있다.
버퍼층(501)이 다중층인 경우, 버퍼층(501)은 제1 버퍼층 및 제1 버퍼층 상에 배치된 제2 버퍼층을 포함할 수 있다. 이 경우, 예를 들어, 제1 버퍼층은 질화규소(SiNx)일 수 있고, 제2 버퍼층은 이산화규소(SiO2)일 수 있다. 또는, 제1 버퍼층은 이산화규소(SiO2)일 수 있고, 제2 버퍼층은 질화규소(SiNx)일 수 있다.
제1 액티브층(520)의 채널 영역(525) 상에 위치하는 게이트 절연막(502)은 도 5 및 도 6에 도시된 바와 같이 제1 액티브층(520) 상에서 패터닝된 구조를 가질 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 제1 액티브층(520) 전면에 게이트 절연막(502)이 배치될 수도 있다.
이하에서는, 설명의 편의를 위해서 도 5 및 도 6에 도시된 바와 같이, 제1 액티브층(520) 상에 배치된 게이트 절연막(502)이 패터닝된 구조인 것을 중심으로 설명한다.
도 5 및 도 6을 참조하면, 제1 보조 전극(AUX1)은 제1 액티브층(520)의 제1 영역(521)의 전체 또는 일부분 상에 위치할 수 있다. 제1 보조 전극(AUX1)의 전체 또는 일부분은 게이트 절연막(502)의 개구부(식각 홀)를 통해 노출될 수 있다. 제1 전극(551)은, 게이트 절연막(502)의 개구부(식각 홀)를 통해 노출된 제1 보조 전극(AUX1)과 연결될 수 있다. 따라서, 제1 전극(551)은 제1 보조 전극(AUX1)을 통해 제1 액티브층(520)의 제1 영역(521)과 전기적으로 연결될 수 있다.
제2 보조 전극(AUX2)은 제1 액티브층(520)의 제2 영역(522)의 전체 또는 일부분 상에 위치할 수 있다. 제2 보조 전극(AUX2)의 전체 또는 일부분은 게이트 절연막(502)의 다른 개구부(식각 홀)를 통해 노출될 수 있다. 제2 전극(552)은, 게이트 절연막(502)의 개구부(식각 홀)를 통해 노출된 제2 보조 전극(AUX2)과 연결될 수 있다. 따라서, 제2 전극(552)은 제2 보조 전극(AUX2)을 통해 제1 액티브층(520)의 제2 영역(522)과 전기적으로 연결될 수 있다.
도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 표시 패널(110)에서, 라이트 쉴드(510)는 기판(500)과 버퍼층(501) 사이에 위치하며 제1 액티브층(520)의 채널 영역(525)과 중첩될 수 있다.
라이트 쉴드(510)는 단일층 또는 다중층일 수 있다. 라이트 쉴드(510)는 제1 전극(551), 제2 전극(552), 및 제3 전극(553) 각각은 구리, 알루미늄, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다.
도 5를 참조하면, 라이트 쉴드(510)가 다중층인 경우, 라이트 쉴드(510)는 하부 라이트 쉴드(510a) 및 하부 라이트 쉴드(510a) 상의 상부 라이트 쉴드(510b)를 포함할 수 있다.
하부 라이트 쉴드(510a)는 제1 하부 전극(551a), 제2 하부 전극(552a), 및/또는 제3 하부 전극(553a)에 포함된 제1 금속(예: MoTi)을 포함할 수 있다. 상부 라이트 쉴드(510b)는 제1 상부 전극(551b), 제2 상부 전극(552b), 및/또는 제3 상부 전극(553b)에 포함된 제2 금속(예: Cu)을 포함할 수 있다. 예를 들어, 제1 금속은 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴·티타늄(MoTi) 등을 포함할 수 있다. 제2 금속은 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있다.
도 5를 참조하면, 라이트 쉴드(510)에 포함된 하부 라이트 쉴드(510a) 및 상부 라이트 쉴드(510b)는 전기적으로 연결될 수 있고 연결되지 않을 수도 있다.
도 5를 참조하면, 제1 하부 전극(551a) 또는 제2 하부 전극(552a)은 버퍼층(501) 및 게이트 절연막(502)의 관통홀을 통해 상부 라이트 쉴드(510b)와 연결될 수 있다. 이에 따라, 라이트 쉴드(510)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다(도 4 참조).
도 6을 참조하면, 제1 전극(551), 제2 전극(552) 및 제3 전극(553)이 배치된 기판(500) 상에 절연막(603)이 배치될 수 있다.
절연막(603)은 질화규소(SiNx), 이산화규소(SiO2) 등의 다양한 절연막 재료를 포함할 수 있다.
도 6을 참조하면, 절연막(603) 상에는 픽셀 전극(670)이 배치될 수 있다.
픽셀 전극(670)은 절연막(603)에 구비된 컨택홀을 통해 트랜지스터(Tr)의 제2 전극(552)과 컨택될 수 있다. 도 6에서는 픽셀 전극(670)이 제2 전극(552)과 컨택되는 구조를 도시하였으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 픽셀 전극(670)은 제1 전극(551)의 표면의 일부를 노출하는 절연막(603)의 컨택홀을 통해 제1 전극(551)과 컨택될 수도 있다.
도 5 와 도 6에서는 제3 전극(553)이 제1 액티브층(520) 상부에 배치된 구조를 도시하였으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 제3 전극(553)이 제1 액티브층(520) 하부에 배치될 수도 있다.
도 5와 도 6에 도시된 구조를 갖는 트랜지스터는 표시 패널에 포함된 적어도 하나의 트랜지스터의 구조로 사용될 수 있다.
예를 들면, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치되는 트랜지스터는, 표시 영역(DA) 내 각 서브 픽셀(SP)마다 배치되는 트랜지스터(DRT, SCT, SENT)일 수 있다.
또한, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치되는 트랜지스터는, 비-표시 영역(NDA)에 형성된 GIP 타입의 게이트 구동 회로(130)에 포함되는 트랜지스터일 수도 있다.
도 7은 본 개시의 실시 예들에 따른 표시 패널에서 액티브 영역의 일부를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시 예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시 예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 7을 참조하면, 본 개시의 실시 예들에 따른 표시 패널의 적어도 하나의 서브 픽셀은 뱅크(770)에 의해 구분되는 발광 영역(EA) 및 비 발광 영역을 포함할 수 있다.
표시 패널의 액티브 영역에서 발광 영역(EA)은 뱅크(770)과 미 중첩된 영역이고, 비 발광 영역은 뱅크(770)와 중첩된 영역일 수 있다.
발광영역(EA)에는 애노드 전극, 유기층 및 캐소드 전극을 포함하는 유기발광소자(OLED)가 배치될 수 있다. 그리고, 유기발광소자(OLED) 상에는 컬러필터(780)가 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 표시 장치에 포함되는 다수의 서브 픽셀 중 일부 서브 픽셀에만 컬러필터(780)가 배치될 수도 있고, 표시 장치(100)에 포함되는 서브 픽셀 전체에 컬러필터(780)가 배치되지 않을 수도 있다.
도 7에 도시된 바와 같이, 컬러필터(780)는 발광 영역(EA) 전체 및 비 발광 영역의 일부와 중첩되도록 배치될 수 있다
하나의 서브 픽셀에는 적어도 하나의 트랜지스터가 배치될 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 하나의 서브 픽셀에는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 배치될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 중 적어도 하나의 하나의 트랜지스터는 도 5 또는 도 6의 구조로 이루어질 수 있다.
기판 상에는 라이트 쉴드(510)와 동일층에 배치되고, 제1 방향으로 연장된 제1 신호라인(701) 및 제2 신호라인(702)이 배치될 수 있다. 여기서, 제1 신호라인(701)은 도 2 내지 도 4의 구동 전압 라인(DVL)이고, 제2 신호라인(702)은 데이터 라인(도 2 내지 도 4의 DL)일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 예를 들면, 제1 및 제2 신호라인(701, 702) 각각이 데이터 라인일 수도 있다.
다만, 설명의 편의를 위해서, 후술하는 설명에서는 제1 신호라인(701)이 구동전압 라인이고, 제2 신호라인(702)이 데이터 라인인 구조를 중심으로 설명한다.
라이트 쉴드(510) 상에는 제1 액티브층(520)이 배치될 수 있다.
여기서, 제1 액티브층(520)의 일부는 라이트 쉴드(510)의 일부와 중첩될 수 있다.
도 7에서는 제1 액티브층(520) 아래에 라이트 쉴드(510)가 배치된 구조를 도시하였으나, 경우에 따라서는 도 6에 도시된 바와 같이, 제1 액티브층(520) 아래에 라이트 쉴드(510)가 미 배치될 수도 있다.
또한, 기판 상에는 제1 액티브층(520)과 동일층에 배치되고, 제1 액티브층(520)과 이격된 제2 액티브층(720)이 배치될 수 있다.
도 7을 참조하면, 제1 및 제2 액티브층(520, 720)이 배치된 기판 상에는 제1 보조 전극(AUX1)이 배치될 수 있다. 도 5 및 도 6에 도시된 바와 같이, 제1 보조 전극(AUX1) 하부에는 제3 보조 전극(AUX3)이 배치될 수 있다.
또한, 제3 보조 전극(AUX3)과 동일 층에는 서로 이격된 제1 추가 보조 전극(727), 제2 추가 보조 전극(728) 및 제3 추가 보조 전극(729)이 배치될 수 있다.
도 7을 참조하면, 제1 추가 보조 전극(727)은 제1 액티브층(520) 상에 배치되고, 제2 및 제3 추가 보조 전극(728, 729)은 제2 액티브층(720) 상에 배치될 수 있다.
제1 보조 전극(AUX1), 제3 보조 전극(AUX3) 및 제1 내지 제3 추가 보조 전극(727, 728, 729)이 배치된 기판 상에는 제3 전극(553), 제3 신호 라인(703), 제4 신호라인(704) 및 제4 전극(705)이 배치될 수 있다.
제3 전극(553)은 제1 트랜지스터(T1)의 게이트 전극일 수 있으며, 플레이트(554)와 일체로 형성될 수 있다.
제3 신호 라인(703)은 게이트 라인일 수 있다.
제3 신호 라인(703)은 제2 트랜지스터(T2)의 게이트 전극과 제3 트랜지스터(T3)이 게이트 전극일 수 있다.
제4 신호 라인(704)은 제1 신호 라인(701)의 일부와 중첩하도록 배치될 수 있다. 그리고, 제4 신호 라인(704) 하부에 배치된 다수의 절연막의 컨택홀을 통해 제4 신호 라인(704)과 제1 신호 라인(701)은 전기적으로 연결될 수 있다. 이를 통해, 신호 라인의 저항을 낮출 수 있다.
또한, 제4 신호 라인(704)은, 제1 신호 라인(701)이 연장되는 방향과 교차하는 방향으로 연장되는 연장부를 포함할 수 있다. 다수의 서브 픽셀은 제4 신호 라인(704)의 연장부를 통해 구동 전압을 공급받을 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 제1 신호 라인(701)이 데이터 라인일 경우, 제1 신호 라인(701) 상에 제4 신호 라인(704)이 배치되지 않을 수 있다.
도 7을 참조하면, 제1 트랜지스터(T1)는 제1 액티브층(520), 제1 보조 전극(AUX1, 제1 보조 전극 하부에 배치된 제3 보조 전극 포함), 제4 보조 전극(AUX4), 제3 전극(553), 제4 신호 라인(704) 및 플레이트(554)를 포함할 수 있다. 여기서, 제4 신호 라인(704)과 플레이트(554) 각각은 제1 트랜지스터(T1)의 소스 전극과 드레인 전극 중 각각 어느 하나의 역할을 할 수 있다.
도 7을 참조하면, 구체적으로. 제1 트랜지스터(T1)은 제1 액티브층(520) 상의 보조 전극은 제1 액티브층(520)의 상면의 일부에 배치된 제1 보조 전극(AUX1), 제1 보조 전극(AUX1) 하부에 배치된 제3 보조 전극(AUX3) 및 제1 액티브층(520)의 상면의 일부에 배치되고 제3 보조 전극(AUX4)과 이격된 제4 보조 전극(AUX4)을 포함할 수 있다.
여기서, 제1 보조 전극(AUX1)과 제3 보조 전극(AUX3)이 배치된 영역은 서브 픽셀의 리페어(repair) 영역일 수 있다.
표시 패널의 서브 픽셀 중 불량이 발생한 서브 픽셀이 존재하는 경우, 해당 서브 픽셀에 배치된 유기발광소자에 구동 트랜지스터로부터 공급되는 신호를 차단시킬 수 있도록 서브 픽셀의 리페어가 필요할 수 있다.
예를 들면, 서브 픽셀에 불량이 발생하는 경우, 제1 액티브층(520)을 레이저(laser)등을 통해 컷팅(cutting) 시킬 수 있다.
한편, 제1 액티브층(520)은 투명한 산화물 반도체로 이루어짐으로써, 레이저를 이용한 컷팅 공정에서 제1 액티브층(520)이 시인되지 않을 수 있다. 이에, 도 7에 도시된 바와 같이, 제1 액티브층(520) 상에 제1 보조 전극(AUX1)이 배치되고, 제1 보조 전극(AUX1)이 금속을 포함함으로써, 레이저 컷팅 시 제1 보조 전극(AUX1)을 통해 제1 액티브층(520)의 위치를 판단할 수 있다.
즉, 제1 보조 전극(AUX1)이 불투명한 상태이므로, 제1 보조 전극(AUX1)을 통해 리페어 위치를 용이하게 구별할 수 있는 효과가 있다.
특히, 제1 보조 전극(AUX1)의 두께가 100Å 내지 200Å으로 이루어질 수 있는데, 제1 보조 전극(AUX1)이 두께가 100Å 미만으로 이루어지는 경우 광의 투과 특성이 향상되어 리페어 위치를 구별하는데 어려울 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(720), 제2 추가 보조 전극(728), 제3 추가 보조 전극(729), 제3 신호 라인(703), 플레이트(554) 및 제4 전극(705)을 포함할 수 있다. 여기서, 플레이트(554)와 제4 전극(705) 각각은 제2 트랜지스터(T2)의 소스 전극과 드레인 전극 중 각각 어느 하나의 역할을 할 수 있다.
제3 트랜지스터(T3)는 제1 액티브층(520), 제4 보조 전극(AUX4), 제1 추가 보조 전극(727), 제3 신호 라인(703), 플레이트(554)를 포함할 수 있다. 여기서, 플레이트(554)는 제3 트랜지스터(T3)의 소스 전극과 드레인 전극 중 어느 하나의 역할을 할 수 있다(나머지 전극은 미 도시 됨).
제 1 트랜지스터(T1)는 구동 트랜지스터일 수 있으며, 하나의 서브 픽셀 내에는 스토리지 캐패시터(Cst)가 배치될 수 있다.
제1 트랜지스터(T1)와 스토리지 캐패시터(Cst)의 구조를 도 8 및 도 9를 참조하여 검토하면 다음과 같다.
도 8은 도 7의 A-B를 따라 절단한 단면도이고, 도 9는 도 7의 C-D를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시 예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시 예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 8을 참조하면, 본 개시의 실시 예들에 따른 제1 트랜지스터(T1)는 제1 액티브층(520), 제1 보조 전극(AUX1), 제3 보조 전극(AUX3), 제4 보조 전극(AUX4), 제1 전극(551), 제2 전극(552) 및 제3 전극(553)을 포함할 수 있다.
제1 액티브층(520) 하부에는 라이트 쉴드(510)가 배치될 수 있다.
도 8을 참조하면, 제1 트랜지스터(T1)의 제1 액티브층(520) 상에는 서로 이격된 제3 보조 전극(AUX3) 및 제4 보조 전극(AUX4)이 배치될 수 있다. 제3 보조 전극(AUX3) 상에는 제1 보조 전극(AUX1)이 배치될 수 있다.
적어도 하나의 서브 픽셀에서 제1 보조 전극(AUX1)이 배치된 영역은 리페어 영역에 해당할 수 있다. 금속 물질을 포함하는 제1 보조 전극(AUX1)이 리페어 영역에 배치됨으로써, 리페어 공정 시 제1 보조 전극(AUX1)의 위치를 통해 제1 액티브층(520)의 위치를 확인할 수 있으므로, 제1 액티브층(520)의 컷팅이 용이해질 수 있다.
제1 보조 전극(AUX1) 상에는 제1 전극(551)이 배치되고, 제4 보조 전극(AUX4) 상에는 제2 전극(552)이 배치될 수 있다.
도 8을 참조하면, 제1 액티브층(520) 상에는 게이트 절연막(502) 및 게이트 절연막 상에 제3 전극(553)이 배치될 수 있다. 여기서, 제1 전극(551), 제2 전극(552) 및 제3 전극(553)은 동일 층에 배치되고, 동일 물질을 포함할 수 있다.
도 9를 참조하면, 본 개시의 실시 예들에 따른 서브 픽셀은 적어도 하나의 스토리지 캐패시터(Cst)를 포함할 수 있다.
스토리지 캐패시터(Cst)는 다수의 캐패시터 전극을 포함할 수 있다. 예를 들면, 도 9에 도시된 바와 같이, 제1 캐패시터 전극(910), 제2 캐패시터 전극(925), 제3 캐패시터 전극(953)을 포함할 수 있다.
제1 캐패시터 전극(910)과 제2 캐패시터 전극(925) 사이에 버퍼층(501)이 배치될 수 있다.
제2 캐패시터 전극(910)과 제3 캐패시터 전극(953) 사이에는 게이트 절연막(502)이 배치될 수 있다.
도 9에서 스토리지 캐패시터(Cst)의 제1 캐패시터 전극(910)은 라이트 쉴드(510)가 연장된 전극, 라이트 쉴드(510)와 전기적으로 연결된 전극, 또는 라이트 쉴드(510)에 포함된 금속과 동일한 금속을 포함하는 전극일 수 있다.
라이트 쉴드(510)가 하부 라이트 쉴드(510a) 및 상부 라이트 쉴드(510b)를 포함하는 경우, 제1 캐패시터 전극(910)은 제1 하부 캐패시터 전극(910a) 및 제1 상부 캐패시터 전극(910b)을 포함할 수 있다.
제1 하부 캐패시터 전극(910a)은 하부 라이트 쉴드(510a)가 연장된 전극, 하부 라이트 쉴드(510a)와 전기적으로 연결된 전극, 또는 하부 라이트 쉴드(510a)에 포함된 금속과 동일한 금속을 포함하는 전극일 수 있다.
제1 상부 캐패시터 전극(910b)은 상부 라이트 쉴드(510b)가 연장된 전극, 상부 라이트 쉴드(510b)와 전기적으로 연결된 전극, 또는 상부 라이트 쉴드(510b)에 포함된 금속과 동일한 금속을 포함하는 전극일 수 있다.
도 9를 참조하면, 스토리지 캐패시터(Cst)의 제2 캐패시터 전극(925)은 제2 액티브층(720)에 포함된 반도체 물질과 동일한 반도체 물질을 포함하는 단일 층으로 구성될 수 있다. 이 경우, 제2 캐패시터 전극(925)은 제2 액티브층(720)의 반도체 물질과 동일한 반도체 물질이 도체화 된 전극일 수 있다.
제2 액티브층(720) 상에 제2 추가 보조 전극(728)이 더 배치되는 경우, 제2 캐패시터 전극(925)은 제2 하부 캐패시터 전극(925a) 및 제2 상부 캐패시터 전극(925b)을 포함할 수 있다.
제2 하부 캐패시터 전극(925a)은 제2 액티브층(720)의 반도체 물질을 포함할 수 있다. 여기서, 제2 하부 캐패시터 전극(925a)은 도체화되지 않은 반도체 물질이거나 도체화된 반도체 물질일 수 있다.
제2 상부 캐패시터 전극(925b)은 제2 추가 보조 전극(728)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 상부 캐패시터 전극(925b)은 전도성 산화물(예: IZO (Indium Zinc Oxide) 등)을 포함할 수 있다.
도 9를 참조하면, 스토리지 캐패시터(Cst)의 제3 캐패시터 전극(953)은 제1 전극(551), 제2 전극(552), 또는 제3 전극(553)이 연장된 전극이거나, 제1 전극(551), 제2 전극(552), 또는 제3 전극(553)과 전기적으로 연결된 전극이거나, 또는 제1 전극(551), 제2 전극(552), 또는 제3 전극(553)과 동일한 금속을 포함하는 전극일 수 있다.
제3 전극(553)이 제3 하부 전극(553a) 및 제3 상부 전극(553b)를 포함하는 경우, 제3 캐패시터 전극(953)은 제3 하부 캐패시터 전극(553a) 및 제3 상부 캐패시터 전극(553b)을 포함할 수 있다.
제3 하부 캐패시터 전극(553a)은 제1 전극(551), 제2 전극(552), 또는 제3 전극(553)의 하부 전극(551a, 552a, 또는 553a)에 포함되는 금속을 포함할 수 있다.
제3 상부 캐패시터 전극(953b)은 제1 전극(551), 제2 전극(552), 또는 제3 전극(553)의 상부 전극(551b, 552b, 또는 553b)에 포함되는 금속을 포함할 수 있다.
이러한 스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 소스 노드와 게이트 노드 사이에 연결될 수 있다. 예를 들어, 구동 트랜지스터(DRT)에서, 소스 노드는 제1 전극(551) 또는 제2 전극(552)일 수 있고, 게이트 노드는 제3 전극(553)일 수 있다. 구동 트랜지스터(DRT)의 소스 노드인 제1 전극(551) 또는 제2 전극(552)은 라이트 쉴드(510)와 전기적으로 연결될 수 있다.
예를 들어, 제3 캐패시터 전극(953)은 구동 트랜지스터(DRT)의 소스 노드인 제1 전극(551) 또는 제2 전극(552)과 전기적으로 연결될 수 있다. 제2 캐패시터 전극(925)은 구동 트랜지스터(DRT)의 게이트 노드인 제3 전극(553)과 전기적으로 연결될 수 있다. 제1 캐패시터 전극(910)은 구동 트랜지스터(DRT)의 소스 노드인 제1 전극(551) 또는 제2 전극(552)과 전기적으로 연결될 수 있다. 이에 따라, 스토리지 캐패시터(Cst)는 2개의 캐패시터가 병렬로 연결된 구조를 가질 수 있게 되어, 스토리지 캐패시터(Cst)의 값이 증가할 수 있다.
스토리지 캐패시터(Cst)를 구성하기 위해 병렬로 연결된 2개의 캐패시터는, 제2 캐패시터 전극(925)과 제3 캐패시터 전극(953) 사이에 형성된 제1 캐패시터 및 제2 캐패시터 전극(925)과 제1 캐패시터 전극(910) 사이에 형성된 제2 캐패시터를 포함할 수 있다.
한편, 도 7에서는 적어도 하나의 서브 픽셀에서 리페어 영역에만 대응되도록 금속을 포함하는 보조 전극이 배치되는 구조를 도시하였으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
도 10을 참조하여 본 개시의 실시 예들에 따른 표시 패널의 서브 픽셀 구조를 검토하면 다음과 같다.
도 10은 본 개시의 실시 예들에 따른 표시 패널에서 액티브 영역의 일부 영역에 대한 평면도이다.
후술하는 설명에서는 앞서 설명한 실시 예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시 예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 10은 도 7의 구조에서, 제1 액티브층(520) 상에 배치된 제2 보조 전극(AUX2, 제2 보조 전극 아래에 배치된 제4 보조 전극 포함) 및 제1 추가 보조 전극(727)과, 제2 액티브층(720) 상에 배치된 제2 추가 보조 전극(728) 및 제3 추가 보조 전극(729)을 더 포함할 수 있다.
도 10을 참조하면, 제1 및 제2 액티브층(520, 720)이 배치된 기판 상에는 제1 내지 제4 보조 전극(AUX1, AUX2, AUX3, AUX4)이 배치될 수 있다. 도 5 및 도 6에 도시된 바와 같이, 제3 보조 전극(AUX3)은 제1 보조 전극(AUX1) 하부에 배치되고, 제4 보조 전극(AUX4)은 제2 보조 전극(AUX2) 하부에 배치될 수 있다.
도 10에 도시된 바와 같이, 제1 액티브층(520) 상에는 제1 내지 제4 보조 전극(AUX1, AUX2, AUX3, AUX4)뿐만 아니라, 제1 내지 제4 보조 전극(AUX1, AUX2, AUX3, AUX4)과 이격되고, 제1 내지 제4 보조 전극(AUX1, AUX2, AUX3, AUX4)과 동일 층에 배치된 제1 추가 보조 전극(727)이 배치될 수 있다.
도 10을 참조하면, 제2 액티브층(720) 상에는 제1 추가 보조 전극(727)과 동일 층에 배치된 제2 추가 보조 전극(728) 및 제3 추가 보조 전극(729)을 포함할 수 있다. 제2 추가 보조 전극(728)과 제3 추가 보조 전극(729)은 서로 이격하여 배치될 수 있다.
제1 내지 제3 추가 보조 전극(727, 728, 729) 각각은 적어도 2개 층이 적층된 구조 일 수 있다. 예를 들면, 제1 내지 제3 추가 보조 전극(727, 728, 729) 각각은 도 5 및 도 6에서 제1 액티브층(520) 상에 배치된 제1 보조 전극(AUX1) 및 제3 보조 전극(AUX3)이 적층된 구조, 또는, 제1 액티브층(520) 상에 배치된 제2 보조 전극(AUX2) 및 제4 보조 전극(AUX4)이 적층된 구조와 대응되도록 2개 이상의 층이 적층된 구조일 수 있다.
이 때, 제1 내지 제3 추가 보조 전극(727, 728, 729) 각각의 하부 층은 산소를 포함하는 전도성 산화물을 포함할 수 있으며, 예를 들면, 전도성 산화물은 투명 전도성 산화물, 질산화물 및 유기물 등 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 추가 보조 전극(727, 728, 729) 각각의 상부 층은 금속을 포함할 수 있다.
제1 내지 제4 보조 전극(AUX1, AUX2, AUX3, AUX4)과 제1 내지 제3 추가 보조 전극(727, 728, 729)이 배치된 기판 상에는 제3 전극(553), 제3 신호 라인(703), 제4 신호라인(704) 및 제4 전극(705)이 배치될 수 있다.
제3 전극(553)은 제1 트랜지스터(T1)의 게이트 전극일 수 있으며, 플레이트(554)와 일체로 형성될 수 있다.
제3 신호 라인(703)은 게이트 라인일 수 있다.
제3 신호 라인(703)은 제2 트랜지스터(T2)의 게이트 전극과 제3 트랜지스터(T3)이 게이트 전극일 수 있다.
제4 신호 라인(704)은 제1 신호 라인(701)의 일부와 중첩하도록 배치될 수 있다. 그리고, 제4 신호 라인(704) 하부에 배치된 다수의 절연막의 컨택홀을 통해 제4 신호 라인(704)과 제1 신호 라인(701)은 전기적으로 연결될 수 있다. 이를 통해, 신호 라인의 저항을 낮출 수 있다.
또한, 제4 신호 라인(704)은, 제1 신호 라인(701)이 연장되는 방향과 교차하는 방향으로 연장되는 연장부를 포함할 수 있다. 다수의 서브 픽셀은 제4 신호 라인(704)의 연장부를 통해 구동 전압을 공급받을 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 제1 신호 라인(701)이 데이터 라인일 경우, 제1 신호 라인(701) 상에 제4 신호 라인(704)이 배치되지 않을 수 있다.
도 10을 참조하면, 제1 트랜지스터(T1)는 제1 액티브층(520), 제1 보조 전극(AUX1, 제1 보조 전극 하부에 배치된 제3 보조 전극 포함), 제2 보조 전극(AUX2, 제2 보조 전극 하부에 배치된 제4 보조 전극 포함), 제3 전극(553), 제4 신호 라인(704) 및 플레이트(554)를 포함할 수 있다. 여기서, 제4 신호 라인(704)과 플레이트(554) 각각은 제1 트랜지스터(T1)의 소스 전극과 드레인 전극 중 각각 어느 하나의 역할을 할 수 있다.
제2 트랜지스터(T2)는 제2 액티브층(720), 제2 추가 보조 전극(728), 제3 추가 보조 전극(729), 제3 신호 라인(703), 플레이트(554) 및 제4 전극(705)을 포함할 수 있다. 여기서, 플레이트(554)와 제4 전극(705) 각각은 제2 트랜지스터(T2)의 소스 전극과 드레인 전극 중 각각 어느 하나의 역할을 할 수 있다.
제3 트랜지스터(T3)는 제1 액티브층(520), 제2 보조 전극(AUX2), 제1 추가 보조 전극(727), 제3 신호 라인(703), 플레이트(554)를 포함할 수 있다. 여기서, 플레이트(554)는 제3 트랜지스터(T3)의 소스 전극과 드레인 전극 중 어느 하나의 역할을 할 수 있다.
제1 내지 제3 트랜지스터(T1)의 단면구조는 도 5 또는 도 6의 트랜지스터 구조와 대응될 수 있다.
또한, 도 10에 도시된 서브 픽셀에 배치된 스토리지 캐패시터(Cst)는 도 9의 구조와 상이할 수 있다.
이를 도 11을 참조하여 검토하면 다음과 같다.
도 11은 도 10의 E-F를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시 예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시 예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 11의 스토리지 캐패시터(Cst)는 다수의 캐패시터 전극을 포함할 수 있다. 예를 들면, 도 11에 도시된 바와 같이, 제1 캐패시터 전극(910), 제2 캐패시터 전극(925), 제3 캐패시터 전극(953)을 포함할 수 있다.
도 11의 스토리지 캐패시터(Cst)의 제1 캐패시터 전극(910)과 제3 캐패시터 전극(953)은 도 9의 스토리지 캐패시터(Cst)의 제1 캐패시터 전극(910) 및 제3 캐패시터 전극(953)과 동일할 수 있다.
도 11의 스토리지 캐패시터(Cst)의 제2 캐패시터 전극(910)은 제2 하부 캐패시터 전극(925a), 제2 상부 캐패시터 전극(925b) 및 추가 캐패시터 전극(925c)을 포함할 수 있다.
도 11을 참조하면, 추가 캐패시터 전극(925c)은 제2 추가 보조 전극(728)의 최 상부층이 연장된 전극일 수 있다. 이러한 추가 캐패시터 전극(925c)은 금속을 포함할 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
본 개시의 실시 예들은 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 제1 측에 위치하는 제1 영역, 및 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층, 제1 영역 상의 제1 전도체, 제2 영역 상의 제2 전도체 및 제1 전도체 상의 제1 보조 전극을 포함하고, 제1 보조 전극이 배치된 영역은 리페어 영역을 포함함으로써, 패널의 순간 잔상을 개선할 수 있는 동시에 서브 픽셀 리페어가 용이한 표시 패널을 제공할 수 있다.
본 개시의 실시 예들은 기판 상에 배치되고, 채널 영역, 채널 영역의 제1 측에 위치하는 제1 영역, 및 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층, 제1 영역 상의 제1 전도체, 제2 영역 상의 제2 전도체 및 제1 전도체 상의 제1 보조 전극, 제1 보조 전극 상의 제1 전극, 제2 전도체 상의 제2 전극, 채널영역과 중첩된 제3 전극을 포함하고, 제1 보조 전극이 배치된 영역은 리페어 영역을 포함하는 표시장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 액티브층 상의 일부 영역에 배치된 보조 전극을 포함함으로써, 패널의 순간 잔상 현상이 방지될 수 있는 표시 패널 및 표시장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 액티브층 상에 배치된 다수의 보조 전극을 포함함으로써, 패널의 순간 잔상 현상이 방지되는 동시에 액티브층의 컷팅을 통한 서브 픽셀 리페어 공정이 용이한 표시 패널 및 표시장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 제1 측에 위치하는 제1 영역, 및 상기 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층;
    상기 제1 영역 상의 제1 전도체;
    상기 제2 영역 상의 제2 전도체; 및
    상기 제1 전도체 상의 제1 보조 전극을 포함하고,
    상기 제1 보조 전극이 배치된 영역은 리페어 영역을 포함하는 표시 패널.
  2. 제1 항에 있어서,
    상기 제2 전도체 상에 배치된 제2 보조 전극을 더 포함하는 표시패널.
  3. 제2 항에 있어서,
    상기 제1 보조 전극과 상기 제2 보조 전극은 한 종류의 금속 또는 두 종류 이상의 금속 성분들이 혼합된 합금이고,
    상기 제1 전도체와 상기 제2 전도체는 투명 전도성 산화물을 포함하는 표시 패널.
  4. 제3 항에 있어서,
    제1 및 제2 보조 전극은 MoTi이고, 제1 및 제2 전도체는 IZO(Indium Zinc Oxide)인 표시 패널.
  5. 제4 항에 있어서,
    상기 제1 및 제2 전도체에 포함되는 인듐(In)과 아연(Zn)의 함량 비율은 5:5 내지 7:3인 표시 패널.
  6. 제3 항에 있어서,
    상기 제1 및 제2 보조 전극의 두께는 제1 및 제2 전도체의 두께보다 두껍거나 동일한 표시 패널.
  7. 제6 항에 있어서,
    제1 및 제2 보조 전극 각각의 두께는 100Å 내지 200Å이고,
    제1 및 제2 전도체 각각의 두께는 70Å 내지 100Å 인 표시 패널.
  8. 제3 항에 있어서,
    표시 패널의 리페어 과정에서, 상기 제1 보조 전극과 중첩된 상기 제1 영역이 컷팅되는 표시 패널.
  9. 제1 항에 있어서,
    상기 제1 보조 전극 상의 제1 전극;
    상기 제2 보조 전극 상의 제2 전극;
    상기 채널영역 상의 게이트 절연막; 및
    상기 게이트 절연막 상에 배치된 제3 전극을 포함하는 표시 패널.
  10. 제9 항에 있어서,
    상기 게이트 절연막은,
    상기 제1 보조 전극의 제1 단부 및 제2 단부 중에서, 상기 채널 영역과 더 멀리 위치하는 제1 단부를 덮으면서 배치되는 제1 게이트 절연막 부분;
    상기 제2 보조 전극의 제1 단부 및 제2 단부 중에서, 상기 채널 영역과 더 멀리 위치하는 제2 단부를 덮으면서 배치되는 제2 게이트 절연막 부분; 및
    상기 채널 영역 상에 위치하는 제3 게이트 절연막 부분을 포함하고,
    상기 제1 전극은 상기 제1 게이트 절연막 부분의 상면과 측면에 위치하며, 상기 제1 게이트 절연막 부분의 측면에서 상기 제1 보조 전극의 일부 상면과 접촉하고,
    상기 제2 전극은 상기 제2 게이트 절연막 부분의 상면과 측면에 위치하며, 상기 제2 게이트 절연막 부분의 측면에서 상기 제2 보조 전극의 일부 상면과 접촉하고,
    상기 제3 전극은 상기 제3 게이트 절연막 부분의 상면에 위치하는 표시 장치.
  11. 제9 항에 있어서,
    상기 제1 전극은 서로 전기적으로 연결된 제1 하부 전극 및 제1 상부 전극을 포함하고,
    상기 제2 전극은 서로 전기적으로 연결된 제2 하부 전극 및 제2 상부 전극을 포함하고,
    상기 제3 전극은 서로 전기적으로 연결된 제3 하부 전극 및 제3 상부 전극을 포함하고,
    상기 제1 하부 전극, 상기 제2 하부 전극, 및 상기 제3 하부 전극은 제1 금속을 공통으로 포함하고,
    상기 제1 상부 전극, 상기 제2 상부 전극, 및 상기 제3 상부 전극은 상기 제1 금속과 다른 제2 금속을 공통으로 포함하는 표시 패널.
  12. 제9 항에 있어서,
    상기 기판과 상기 버퍼층 사이에 위치하며, 상기 채널 영역과 중첩되는 라이트 쉴드를 더 포함하고,
    상기 라이트 쉴드는 하부 라이트 쉴드와 상기 하부 라이트 쉴드 상의 상부 라이트 쉴드를 포함하고,
    상기 하부 라이트 쉴드는 상기 제1 하부 전극, 상기 제2 하부 전극, 및 상기 제3 하부 전극에 포함된 상기 제1 금속을 포함하고,
    상기 상부 라이트 쉴드는 상기 제1 상부 전극, 상기 제2 상부 전극, 및 상기 제3 상부 전극에 포함된 상기 제2 금속을 포함하는 표시 패널.
  13. 제12 항에 있어서,
    상기 제1 하부 전극 또는 상기 제2 하부 전극은 상기 버퍼층 및 상기 게이트 절연막의 관통홀을 통해 상기 상부 라이트 쉴드와 연결되는 표시 패널.
  14. 제9 항에 있어서,
    표시 영역에 배치되며 상기 제1 액티브층, 상기 제1 전도체, 상기 제2 전도체, 상기 제1 보조 전극, 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극을 포함하는 구동 트랜지스터;
    상기 구동 트랜지스터의 상기 제1 전극과 상기 제3 전극 사이에 연결되는 스토리지 캐패시터; 및
    상기 기판과 상기 버퍼층 사이에 위치하며 상기 채널 영역과 중첩되는 라이트 쉴드를 더 포함하고,
    상기 스토리지 캐패시터는,
    제1 캐패시터 전극, 상기 제1 캐패시터 전극 위에 위치하는 제2 캐패시터 전극, 및 상기 제2 캐패시터 전극 위에 위치하는 제3 캐패시터 전극을 포함하고,
    상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이에 상기 버퍼층이 위치하고,
    상기 제1 캐패시터 전극과 상기 제3 캐패시터 전극 사이에 상기 게이트 절연막이 위치된 표시 패널.
  15. 제14 항에 있어서,
    상기 제1 캐패시터 전극은 상기 라이트 쉴드에 포함된 금속을 포함하고,
    상기 제2 캐패시터 전극은 산화막과 상기 산화막 상의 금속막을 포함하고,
    상기 산화막은 상기 액티브층에 포함된 산화물 반도체를 포함하고,
    상기 금속막은 상기 제1 전도체 및 상기 제2 전도체에 포함된 전도성 물질을 포함하고,
    상기 제3 캐패시터 전극은 상기 제3 전극에 포함된 금속을 포함하는 표시 패널.
  16. 제15 항에 있어서,
    상기 제2 캐패시터 전극은 상기 금속막 상에 배치된 추가 금속막을 더 포함하고,
    상기 추가 금속막은 상기 제1 보조 전극에 포함된 금속을 포함하는 표시 패널.
  17. 제15 항에 있어서,
    상기 제1 액티브층과 이격된 제2 액티브층을 더 포함하고,
    상기 제2 액티브층은 상기 제2 캐패시터 전극에 포함된 표시 패널.
  18. 제1 항에 있어서,
    상기 제1 액티브층은
    상기 제1 영역과 상기 채널 영역 사이에 배치된 제3 영역 및 상기 제2 영역과 상기 채널 영역 사이에 배치된 제4 영역을 더 포함하고,
    상기 제1 영역과 상기 제2 영역은 도체화 되지 않은 영역이고,
    상기 제3 영역과 상기 제4 영역은 도체화 된 영역인 표시 패널.
  19. 기판;
    상기 기판 상에 배치되고, 채널 영역, 상기 채널 영역의 제1 측에 위치하는 제1 영역, 및 상기 채널 영역의 제2 측에 위치하는 제2 영역을 포함하는 제1 액티브층;
    상기 제1 영역 상에 배치되고, 투명 전도성 산화물인 제1 전도체;
    상기 제2 영역 상에 배치되고, 투명 전도성 산화물인 제2 전도체; 및
    상기 제1 전도체 상에 배치되고, 한 종류의 금속 또는 두 종류 이상의 금속 성분들이 혼합된 합금인 제1 보조 전극;
    상기 제1 보조 전극 상의 제1 전극;
    상기 제2 전도체 상의 제2 전극;
    상기 채널영역과 중첩된 제3 전극을 포함하고,
    상기 제1 보조 전극이 배치된 영역은 리페어 영역을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    리페어 과정에서, 상기 제1 보조 전극과 중첩된 상기 제1 영역이 컷팅되는 표시 장치.
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