KR101933326B1 - 저온 폴리 실리콘 박막 트랜지스터 goa회로 - Google Patents

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Abstract

반방향 스캔 전송에 사용되며, 캐스케이디드(cascaded) 복수의 GOA유닛을 포함하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로에 있어서, N을 정수로 설정하면, 제N 단계 GOA유닛은 복수의 N형 트랜지스터와 복수의 P형 트랜지스터를 사용하고, 상기 제N 단계 GOA유닛은 전송 파트(100), 전송 제어파트(200), 자료 저장파트(300), 데이터 제거파트(400), 출력 제어파트(500) 및 출력 버퍼파트(600)를 포함한다. 전송 게이트를 이용하여 상하 단계의 신호를 전송하고, 노아 게이트 논리유닛과 낸드게이트 논리유닛을 이용하여 신호전환을 진행하며, 시퀀스 인버터와 인버터를 이용하여 신호를 저장 및 전송을 진행한다. 이는 LTPS 단일형 TFT의 부품 회로의 안정성 불량, 전력소모 큰 문제 및 단일형 GOA회로의 TFT 누전문제를 해결하였으며, 회로의 성능을 최적화 하였으며, 초 내로우 베젤 또는 제로베젤 설계로 구현할 수 있다.

Description

저온 폴리 실리콘 박막 트랜지스터 GOA회로{LOW-TEMPERATURE POLYCRYSTALLINE SILICON THIN-FILM TRANSISTOR GOA CIRCUIT}
본 발명은 디스플레이 분야에 관한 것이며, 특히 저온 폴리 실리콘 박막 트랜지스터 GOA회로에 관한 것이다.
GOA(Gate Drive On Array)는 박막 트랜지스터(thin film transistor, TFT)액정 디스플레이 어레이(Array) 제작 프로세스를 이용하여 게이트 전극 구동기기를 박막 트랜지스터 어레이 기판에 제작하여 라인 순서대로 스캔하는 것을 구현한 구동방식이다.
일반적으로, GOA회로는 주로 풀업파트(Pull-up part), 풀업제어파트(Pull-up control part), 하향 전송파트(Transfer part), 풀다운파트(Pull-down part), 풀다운 유지회로파트(Pull-down Holding part) 및 전위 상승을 책임지는 부스트파트(Boost part)로 구성되며, 부스트파트는 일반적으로 부트스트랩(bootstrap) 커패시터로 구성된다.
풀업파트는 주로 입력된 클럭(Clock)신호를 박막 트랜지스터의 게이트 전극으로 출력하여 액정 디스플레이의 구동신호로 사용되는 것을 책임진다. 제어파트는 주로 풀업파트를 활성화하는 것을 책임지며, 일반적으로 전 단계 GOA회로로부터 전달받은 신호로 작동된다. 풀다운파트는 주로 스캔신호를 출력한 후, 스캔신호(즉, 박막 트랜지스터의 게이트 전극의 전위)를 신속하게 낮은 레벨로 풀다운시키는 것을 책임진다. 풀다운 유지회로파트는 주로 스캔신호와 풀업파트의 신호를 비활성화 상태를 유지하도록 (즉, 설정된 네거티브전위) 책임진다. 부스트파트는 주로 풀업파트의 전위에 대하여 2차 상승시켜 풀업파트의 정상적 출력을 확보하는 것을 책임진다.
저온 폴리 실리콘(Low Temperature Poly-silicon, LTPS) 반도체 박막 트랜지스터(Thin-film transistor，TFT)의 발전에 따라 LTPS-TFT 액정 디스플레이도 점차적으로 주목을 받고 있다. LTPS-TFT 액정 디스플레이는 고해상도, 신속한 반응, 고선명도, 높은 구경비 등 장점을 구비한다. 저온 폴리 실리콘은 비정질 실리콘(a-Si)에 비하여 배열이 순서를 갖고 있으며 저온 폴리 실리콘 반도체 자체는 초고 전자이동성을 구비하며, 비정질 실리콘 반도체에 비해 상대적으로 100배이상이 더 높으므로, GOA기술을 채택하여 게이트 전극 구동기기를 박막 트랜지스터 어레이 기판에 제작하여 시스템을 통합하는 목적을 달성하고, 공간을 절약하고 또한 구동IC의 비용을 절감한다. 그러나 저온 폴리 실리콘 박막 트랜지스터에 있어서, 단일형 (단일 N형 또는 단일 P형)의 GOA회로는 구조 복잡하고, 회로 특성이 부족하고, 특히 전력소모 큰 문제가 존재한다. 특히, 중소 사이즈를 사용하게 되면, 전력소모가 그 성능평가의 중요한 지표가 되며, 따라서, 전력소모를 효율적으로 감소하는 것과 동시에 회로구조와 성능의 전반적인 안정성은 현재 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로가 직면할 문제가 되었다.
본 발명은, LTPS 단일형 TFT의 부품회로의 안정성 불량, 전력소모 큰 문제를 해결하고, 현재 단일형 GOA회로의 TFT 누전 문제를 해결하고, 회로의 성능을 최적화하고, 초 내로우(ultra narrow) 베젤 또는 제로베젤 설계로 구현 가능한 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로를 제공하였으며, 반방향 스캔 전송에 사용되며, 캐스케이디드(cascaded) 복수의 GOA유닛을 포함하고, N을 정수로 설정하면, 제N 단계 GOA유닛은 복수의 N형 트랜지스터와 복수의 P형 트랜지스터를 사용하고, 상기 제N 단계 GOA유닛은 전송 파트, 전송 제어파트, 자료 저장파트, 데이터 제거파트, 출력 제어파트 및 출력 버퍼파트를 포함하며;
상기 전송 파트는 제1 저주파 신호, 제2 저주파 신호, 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단 및 상기 자료 저장파트에 전기적으로 연결되고; 상기 전송 제어파트는 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단, 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단, 제M+2 단계 시퀀스신호, 전원 고전위, 전원 저전위 및 자료 저장파트에 전기적으로 연결되고; 상기 자료 저장파트는 상기 전송 파트, 전송 제어파트, 데이터 제거파트, 전원 고전위 및 전원 저전위에 전기적으로 연결되고; 상기 데이터 제거파트는 상기 자료 저장파트, 출력 제어파트, 전원 고전위 및 리셋 신호단에 전기적으로 연결되고; 상기 출력 제어파트는 상기 데이터 제거파트, 출력 버퍼파트, 구동 출력단, 제M 단계 시퀀스신호, 전원 고전위 및 전원 저전위에 전기적으로 연결되고; 상기 출력 버퍼파트는 상기 출력 제어파트, 출력단, 전원 고전위 및 전원 저전위에 전기적으로 연결되며;
상기 제1 저주파 신호는 직류 저전위에 해당되고, 상기 제2 저주파 신호는 직류 고전위에 해당되며;
상기 전송 파트는,
게이트 전극은 제1 저주파 신호에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 드레인 전극은 제1 노드에 전기적으로 연결되는 제3 P형 트랜지스터;
게이트 전극은 제2 저주파 신호에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제4 N형 트랜지스터를 포함하며;
상기 전송 제어파트는,
게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제6 P형 트랜지스터의 소스 전극에 전기적으로 연결되는 제5 P형 트랜지스터;
게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제5 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제7 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제6 P형 트랜지스터;
게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제7 N형 트랜지스터;
게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제8 N형 트랜지스터;
게이트 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제10 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제9 P형 트랜지스터;
게이트 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제9 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제10 N형 트랜지스터;
게이트 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제12 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 드레인 전극은 제M+2 단계 시퀀스신호에 전기적으로 연결되는 제11 P형 트랜지스터;
게이트 전극은 제9 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제11 P형 트랜지스터의 소스 전극에 전기적으로 연결되고, 드레인 전극은 제M+2 단계 시퀀스신호에 전기적으로 연결되는 제12 N형 트랜지스터를 포함하며;
상기 자료 저장파트는,
게이트 전극은 제11 P형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제14 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제13 N형 트랜지스터;
게이트 전극은 제11 P형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제13 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제14 P형 트랜지스터;
게이트 전극은 제13 N형 트랜지스터의 게이트 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제20 P형 트랜지스터의 소스 전극에 전기적으로 연결되는 제19 P형 트랜지스터;
게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제19 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제21 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제20 P형 트랜지스터;
게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제22 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제21 N형 트랜지스터;
게이트 전극은 제13 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제21 N형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제22 N형 트랜지스터를 포함하며;
상기 데이터 제거파트는,
게이트 전극은 리셋 신호단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제16 P형 트랜지스터의 드레인 전극에 전기적으로 연결되는 제23 P형 트랜지스터를 포함하며;
상기 출력 제어파트는,
게이트 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 구동 출력단에 전기적으로 연결되는 제24 P형 트랜지스터;
게이트 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 구동 출력단에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제25 N형 트랜지스터;
게이트 전극은 구동 출력단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제26 P형 트랜지스터;
게이트 전극은 구동 출력단에 전기적으로 연결되고, 소스 전극은 제29 N형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제27 N형 트랜지스터;
게이트 전극은 제M 단계 시퀀스신호에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제28 P형 트랜지스터;
게이트 전극은 제M 단계 시퀀스신호에 전기적으로 연결되고, 소스 전극은 제26 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제27 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제29 N형 트랜지스터를 포함하고;
상기 출력 버퍼파트는,
게이트 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제31 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제30 P형 트랜지스터;
게이트 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제30 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제31 N형 트랜지스터;
게이트 전극은 제30 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제33 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제32 P형 트랜지스터;
게이트 전극은 제30 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제32 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제33 N형 트랜지스터;
게이트 전극은 제32 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 출력단에 전기적으로 연결되는 제34 P형 트랜지스터;
게이트 전극은 제32 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제35 N형 트랜지스터를 포함한다.
상기 GOA회로는 제2 출력 제어파트와 제2 출력 버퍼파트를 더 포함하며;
상기 제2 출력 제어파트는 출력 제어파트, 구동 출력단, 제M+1 단계 시퀀스신호, 전원 고전위와 전원 저전위에 전기적으로 연결되고; 상기 제2 출력 버퍼파트는 상기 제2 출력 제어파트, 제N-1단계 GOA유닛의 출력단, 전원 고전위와 전원 저전위에 전기적으로 연결되며;
상기 제2 출력 제어파트는,
게이트 전극은 구동 출력단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제39 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제36 P형 트랜지스터;
게이트 전극은 구동 출력단에 전기적으로 연결되고, 소스 전극은 제39 N형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제37 N형 트랜지스터;
게이트 전극은 제M+1 단계 시퀀스신호에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제39 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제38 P형 트랜지스터;
게이트 전극은 제M+1 단계 시퀀스신호에 전기적으로 연결되고, 소스 전극은 제36 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제37 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제39 N형 트랜지스터를 포함하며;
상기 제2 출력 버퍼파트는,
게이트 전극은 제39 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제41 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제40 P형 트랜지스터;
게이트 전극은 제39 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제40 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제41 N형 트랜지스터;
게이트 전극은 제40 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제43 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제42 P형 트랜지스터;
게이트 전극은 제40 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제42 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제43 N형 트랜지스터;
게이트 전극은 제42 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제N-1 단계 GOA유닛의 출력단에 전기적으로 연결되는 제44 P형 트랜지스터;
게이트 전극은 제42 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제N-1 단계 GOA유닛의 출력단에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제45 N형 트랜지스터를 포함한다.
상기 GOA회로의 제1단계 연결관계에서, 제5 P형 트랜지스터의 게이트 전극, 제7 N형 트랜지스터의 게이트 전극은 모두 회로의 작동 신호단에 전기적으로 연결된다.
상기 GOA회로의 마지막 단계 연결관계에서, 상기 제3 P형 트랜지스터의 소스 전극, 제6 P형 트랜지스터의 소스 전극, 제6 P형 트랜지스터의 게이트 전극, 제8 N형 트랜지스터의 게이트 전극은 모두 회로의 작동신호단에 전기적으로 연결된다.
상기 전송 파트에서, 제3 P형 트랜지스터와 제4 N형 트랜지스터는 제N+1 단계 GOA유닛의 구동 출력신호를 자료 저장파트로 반방향으로 전송하기 위한 전송 게이트를 구성한다.
상기 전송 제어파트에서 제5 P형 트랜지스터, 제6 P형 트랜지스터, 제7 N형 트랜지스터, 제8 N형 트랜지스터는 노아 게이트 논리유닛을 구성하고; 제9 P형 트랜지스터, 제10 N형 트랜지스터는 인버터를 구성하고; 제11 P형 트랜지스터와 제12 N형 트랜지스터는 전송 게이트를 구성하고; 상기 전송 제어파트는 제M+2 단계 시퀀스신호를 제어하여 자료 저장파트로 전송한다.
상기 자료 저장파트에서, 제19 P형 트랜지스터, 제20 P형 트랜지스터, 제21 N형 트랜지스터, 제22 N형 트랜지스터는 시퀀스 인버터를 구성하고; 제13 N형 트랜지스터, 제14 P형 트랜지스터는 인버터를 구성하고; 상기 자료 저장파트는 제N+1 단계 GOA유닛의 구동 출력단과 제M+2 단계 시퀀스신호가 전입된 신호를 저장 및 전송을 한다.
상기 데이터 제거파트는 회로의 구동 출력단의 전위에 대하여 적절한 시간에 제거 한다.
상기 출력 제어파트에서, 제26 P형 트랜지스터, 제27 N형 트랜지스터, 제28 P형 트랜지스터, 제29 N형 트랜지스터는 낸드게이트 논리유닛을 구성하고; 제24 P형 트랜지스터, 제25 N형 트랜지스터는 인버터를 구성하고; 상기 출력 제어파트는 출력단에서 출력된 스캔신호를 제어하여 시퀀스에 부합된 스캔신호를 출력한다.
상기 출력 버퍼파트에서, 제30 P형 트랜지스터와 제31 N형 트랜지스터, 제32 P형 트랜지스터와 제33 N형 트랜지스터, 제34 P형 트랜지스터와 제35 N형 트랜지스터는 각각 3개의 인버터를 구성하여 시퀀스를 통해 조정된 스캔신호를 조정하여, 밴드의 수용능력을 증강시킨다.
상기 제2 출력 제어파트에서, 제36 P형 트랜지스터, 제37 N형 트랜지스터, 제38 P형 트랜지스터, 제39 N형 트랜지스터는 낸드게이트 논리유닛을 구성하여 시퀀스에 부합되는 스캔신호를 출력되도록 제N-1 단계 GOA유닛의 출력단에서 출력한 스캔신호를 제어하며; 상기 제2 출력 버퍼파트에서, 제40 P형 트랜지스터와 제41 N형 트랜지스터, 제42 P형 트랜지스터와 제43 N형 트랜지스터, 제44 P형 트랜지스터와 제45 N형 트랜지스터는 각각 3개의 인버터를 구성하여, 시퀀스를 통해 조정된 스캔신호를 조정하여 밴드 수용능력을 증강시키도록 사용되며; 상기 제2 출력 제어파트와 제2 출력 버퍼파트는 구동 출력단의 출력신호와 제M+1 단계 시퀀스신호에 의하여, 제N-1 단계 GOA유닛의 출력단으로부터 전 단계 스캔신호를 출력하므로, 단일 단계 GOA유닛이 두 단계 회로의 반방향 스캔출력을 제어한다.
상기 제M 단계 시퀀스신호는 4그룹의 시퀀스신호 즉, 이는 제1 시퀀스신호, 제2 시퀀스신호, 제3 시퀀스신호, 제4 시퀀스신호를 포함하며, 상기 제M 단계 시퀀스신호가 제3 시퀀스신호인 경우, 상기 제M+2 단계 시퀀스신호는 제2 시퀀스신호가 되고, 상기 제M 단계 시퀀스신호가 제3 시퀀스신호인 경우, 상기 제M+2 단계 시퀀스신호는 제1 시퀀스신호가 되고, 상기 제M 단계 시퀀스신호가 제4 시퀀스신호인 경우, 상기 제M+1 단계 시퀀스신호는 제1 시퀀스신호가 된다.
본 발명의 유익한 효과는 다음과 같다. 즉, 본 발명은 저온 폴리 실리콘 반도체박막 트랜지스터 GOA회로를 제공하며, 반방향 스캔 전송에 사용되며, 제N 단계 GOA유닛은 복수의 N형 트랜지스터와 복수의 P형 트랜지스터를 사용하며, 전송 파트, 전송 제어파트, 자료 저장파트, 데이터 제거파트, 출력 제어파트, 및 출력 버퍼파트를 포함한다. 상기 전송 파트는 전송 게이트를 구비하며; 상기 전송 제어파트는 노아 게이트 논리유닛, 인버터 및 전송 게이트를 구비하며; 상기 자료 저장파트는 시퀀스 인버터, 인버터를 구비하고; 상기 출력 제어파트는 낸드게이트 논리유닛, 인버터를 구비하고; 상기 출력 버퍼파트는 인버터를 구비하고; 전송 게이트를 이용하여 상하 단계의 신호를 전송하고, 노아 게이트 논리유닛과 낸드게이트 논리유닛을 이용하여 신호전환을 진행하며, 시퀀스 인버터와 인버터를 이용하여 신호를 저장 및 전송을 진행한다. 이는 LTPS 단일형 TFT의 부품 회로의 안정성 불량, 전력소모 큰 문제 및 단일형 GOA회로의 TFT 누전문제를 해결하였으며, 회로의 성능을 최적화 하였으며; 제2 출력 제어파트와 제2 출력 버퍼파트를 설정하므로 구동 출력단을 공유하여 단일 단계 GOA유닛이 두 단계 회로의 반방향 스캔출력을 제어하여 TFT의 수량을 감소하여 초 내로우 베젤 또는 제로베젤 설계로 구현할 수 있다.
이하는 첨부한 도면을 결합하여 본 발명의 구체적 실시방식에 대하여 상세한 설명을 통해 본 발명의 기술방안과 기타 유익한 효과들이 명확하게 나타나게 한다.
첨부한 도면에서,
도 1은 본 발명의 제1 실시예에 따른 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로의 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로의 제1 단계 연결관계의 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로의 마지막 단계 연결관계의 회로도이다.
도 4는 본 발명의 제2 실시예에 따른 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로의 회로도이다.
도 5는 본 발명의 따른 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로의 핵심 노드의 파형도이다.
본 발명에서 채택한 기술수단 및 그 효과를 더 구체적으로 설명하기 위하여, 이하에서는 본 발명의 바람직한 실시예와 첨부한 도면을 결합하여 상세설명을 한다.
도 1을 참조하면, 이는 본 발명의 제1 실시예의 회로도이다. 도 1에서 도시된 바와 같이, 본 발명은 저온 폴리 실리콘 박막 트랜지스터 GOA회로를 제공하였으며, 반방향 스캔 전송에 사용되며, 캐스케이디드(cascaded) 복수의 GOA유닛을 포함하고, N을 정수로 설정하면, 제N 단계 GOA유닛은 복수의 N형 트랜지스터와 복수의 P형 트랜지스터를 사용하고, 상기 제N 단계 GOA유닛은 전송 파트(100), 전송 제어파트(200), 자료 저장파트(300), 데이터 제거파트(400), 출력 제어파트(500) 및 출력 버퍼파트(600)를 포함하며;
상기 전송 파트(100)는 제1 저주파 신호UD, 제2 저주파 신호DU, 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단(ST(N+1)) 및 상기 자료 저장파트(300)에 전기적으로 연결되고; 상기 전송 제어파트(200)는 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단(ST(N+1)), 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단(ST(N-1)), 제M+2 단계 시퀀스신호(CK(M+2)), 전원 고전위(H), 전원 저전위(L) 및 자료 저장파트(300)에 전기적으로 연결되고; 상기 자료 저장파트(300)는 상기 전송 파트(100), 전송 제어파트(200), 데이터 제거파트(400), 전원 고전위(H) 및 전원 저전위(L)에 전기적으로 연결되고; 상기 데이터 제거파트(400)는 상기 자료 저장파트(300), 출력 제어파트(500), 전원 고전위(H) 및 리셋 신호단Reset에 전기적으로 연결되고; 상기 출력 제어파트(500)는 상기 데이터 제거파트(400), 출력 버퍼파트(600), 구동 출력단(ST(N)), 제M 단계 시퀀스신호(CK(M)), 전원 고전위(H) 및 전원 저전위(L)에 전기적으로 연결되고; 상기 출력 버퍼파트(600)는 상기 출력 제어파트(500), 출력단(G(N)), 전원 고전위(H) 및 전원 저전위(L)에 전기적으로 연결된다;
상기 제1 저주파 신호UD는 직류 저전위에 해당되고, 상기 제2 저주파 신호DU는 직류 고전위에 해당된다;
상기 전송 파트(100)는 게이트 전극은 제1 저주파 신호UD에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단(ST(N+1))에 전기적으로 연결되고, 드레인 전극은 제1노드(Q(N))에 전기적으로 연결되는 제3 P형 트랜지스터(T3); 게이트 전극은 제2 저주파 신호DU에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단(ST(N+1))에 전기적으로 연결되고, 드레인 전극은 제1노드(Q(N)) 에 전기적으로 연결되는 제4 N형 트랜지스터(T4);
상기 제3 P형 트랜지스터(T3)와 제4 N형 트랜지스터(T4)는 제N+1 단계 GOA유닛의 구동 출력신호(ST(N+1))를 자료 저장파트(300)로 반방향 전송을 위해 전송 게이트를 구성한다.
상기 전송 제어파트(200)는 게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단(ST(N-1))에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제6 P형 트랜지스터(T6)의 소스 전극에 전기적으로 연결되는 제5 P형 트랜지스터(T5); 게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단(ST(N+1))에 전기적으로 연결되고, 소스 전극은 제5 P형 트랜지스터(T5)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제7 N형 트랜지스터(T7)의 소스 전극에 전기적으로 연결되는 제6 P형 트랜지스터(T6); 게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단(ST(N-1))에 전기적으로 연결되고, 소스 전극은 제6 P형 트랜지스터(T6)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제7 N형 트랜지스터(T7); 게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단(ST(N+1))에 전기적으로 연결되고, 소스 전극은 제6 P형 트랜지스터(T6)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제8 N형 트랜지스터(T8); 게이트 전극은 제6 P형 트랜지스터(T6)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제10 N형 트랜지스터(T10)의 소스 전극에 전기적으로 연결되는 제9 P형 트랜지스터(T9); 게이트 전극은 제6 P형 트랜지스터(T6)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제9 P형 트랜지스터(T9)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제10 N형 트랜지스터(T10); 게이트 전극은 제6 P형 트랜지스터(T6)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제12 N형 트랜지스터(T12)의 소스 전극에 전기적으로 연결되고, 드레인 전극은 제M+2 단계 시퀀스신호(CK(M+2))에 전기적으로 연결되는 제11 P형 트랜지스터(T11); 게이트 전극은 제9 P형 트랜지스터(T9)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제11 N형 트랜지스터(T11)의 소스 전극에 전기적으로 연결되고, 드레인 전극은 제M+2 단계 시퀀스신호(CK(M+2))에 전기적으로 연결되는 제12 N형 트랜지스터(T12)를 포함한다;
여기서, 상기 제5 P형 트랜지스터(T5), 제6 P형 트랜지스터(T6), 제7 N형 트랜지스터(T7), 제8 N형 트랜지스터(T8)는 노아(NOR) 게이트 논리유닛을 구성하고; 제9 P형 트랜지스터(T9), 제10 N형 트랜지스터(T10)는 인버터를 구성하고; 제11 P형 트랜지스터(T11)와 제12 N형 트랜지스터(T12)는 전송 게이트를 구성하고; 상기 전송 제어파트(200)는 제M+2 단계 시퀀스신호(CK(M+2))를 제어하여 자료 저장파트(300)로 전송한다.
상기 자료 저장파트(300)는 게이트 전극은 제11 P형 트랜지스터(T11)의 소스 전극에 전기적으로 연결되고, 소스 전극은 제14 P형 트랜지스터(T14)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제13 N형 트랜지스터(T13); 게이트 전극은 제11 P형 트랜지스터(T11)의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제13 N형 트랜지스터(T13)의 소스 전극에 전기적으로 연결되는 제14 P형 트랜지스터(T14); 게이트 전극은 제13 N형 트랜지스터(T13)의 게이트 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제20 P형 트랜지스터(T20)의 소스 전극에 전기적으로 연결되는 제19 P형 트랜지스터(T19); 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제19 P형 트랜지스터(T19)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제21 N형 트랜지스터(T21)의 소스 전극에 전기적으로 연결되는 제20 P형 트랜지스터(T20); 게이트 전극은 제1노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제20 P형 트랜지스터(T20)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제22 N형 트랜지스터(T22)의 소스 전극에 전기적으로 연결되는 제21 N형 트랜지스터(T21); 게이트 전극은 제13 N형 트랜지스터(T13)의 소스 전극에 전기적으로 연결되고, 소스 전극은 제21 N형 트랜지스터(T21)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제22 N형 트랜지스터(T22)를 포함한다;
여기서, 상기 제19 P형 트랜지스터(T19), 제20 P형 트랜지스터(T20), 제21 N형 트랜지스터(T21), 제22 N형 트랜지스터(T22)는 시퀀스 인버터를 구성하고; 제13 N형 트랜지스터(T13), 제14 P형 트랜지스터(T14)는 인버터를 구성하고; 상기 자료 저장파트(300)는 제N+1 단계 GOA유닛의 구동 출력단(ST(N+1))과 제M+2 단계 시퀀스신호(CK(M+2))로부터 전입된 신호를 저장과 전송을 한다.
상기 데이터 제거파트(400)는 게이트 전극은 리셋 신호단Reset에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제20 P형 트랜지스터(T20)의 드레인 전극에 전기적으로 연결되는 제23 P형 트랜지스터(T23)를 포함하며; 상기 데이터 제거파트(400)는 회로의 구동 출력단(ST(N)) 전위를 미리 설한 시간에 제거하는데 사용되며, 주로 한 프레임이 시작될 때, 리셋 신호단Reset이 펄스 리셋 신호를 수신하여 구동 출력단(ST(N))을 방전시켜, 구동 출력단(ST(N))의 전위를 제거한다.
상기 출력 제어파트(500)는 게이트 전극은 제20 P형 트랜지스터(T20)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 구동 출력단(ST(N))에 전기적으로 연결되는 제24 P형 트랜지스터(T24); 게이트 전극은 제20 P형 트랜지스터(T20)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 구동 출력단(ST(N))에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제25 N형 트랜지스터(T25); 게이트 전극은 구동 출력단(ST(N)) 에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제29 N형 트랜지스터(T29)의 소스 전극에 전기적으로 연결되는 제26 P형 트랜지스터(T26); 게이트 전극은 구동 출력단(ST(N)) 에 전기적으로 연결되고, 소스 전극은 제29 N형 트랜지스터(T29)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제27 N형 트랜지스터(T27); 게이트 전극은 제M 단계 시퀀스신호(CK(M))에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제29 N형 트랜지스터(T29)의 소스 전극에 전기적으로 연결되는 제28 P형 트랜지스터(T28); 게이트 전극은 제M 단계 시퀀스신호(CK(M))에 전기적으로 연결되고, 소스 전극은 제26 P형 트랜지스터(T26)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제27 N형 트랜지스터(T27)의 소스 전극에 전기적으로 연결되는 제29 N형 트랜지스터(T29);
여기서, 상기 제26 P형 트랜지스터(T26), 제27 N형 트랜지스터(T27), 제28 P형 트랜지스터(T28), 제29 N형 트랜지스터(T29)는 낸드(NAND)게이트 논리유닛을 구성하고; 제24 P형 트랜지스터(T24), 제25 N형 트랜지스터(T25)는 인버터를 구성하고; 상기 출력 제어파트(500)는 출력단(G(N))에서 출력된 스캔신호를 제어하여 시퀀스를 부합하는 스캔신호를 출력하는데 사용된다.
상기 출력 버퍼파트(600)는 게이트 전극은 제29 N형 트랜지스터(T29)의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제31 N형 트랜지스터(T31)의 소스 전극에 전기적으로 연결되는 제30 P형 트랜지스터(T30); 게이트 전극은 제29 N형 트랜지스터(T29)의 소스 전극에 전기적으로 연결되고, 소스 전극은 제30 P형 트랜지스터(T30)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제31 N형 트랜지스터(T31); 게이트 전극은 제30 P형 트랜지스터(T30)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제33 N형 트랜지스터(T33)의 소스 전극에 전기적으로 연결되는 제32 P형 트랜지스터(T32); 게이트 전극은 제30 P형 트랜지스터(T30)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제32 P형 트랜지스터(T32)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제33 N형 트랜지스터(T33); 게이트 전극은 제32 P형 트랜지스터(T32)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 출력단(G(N))에 전기적으로 연결되는 제34 P형 트랜지스터(T34); 게이트 전극은 제32 P형 트랜지스터(T32)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 출력단(G(N))에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제35 N형 트랜지스터(T35)를 포함한다.
여기서, 상기 제30 P형 트랜지스터(T30)와 제31 N형 트랜지스터(T31), 제32 P형 트랜지스터(T32)와 제33 N형 트랜지스터(T33), 제34 P형 트랜지스터(T34)와 제35 N형 트랜지스터(T35)는 각각 3개의 인버터를 구성하였으며; 시퀀스를 통해 조정된 스캔신호를 조정하여 밴드 수용능력을 증강시키는데 사용된다.
도 2 내지 3에 도시된 바와 같이, 본 발명의 저온 폴리 실리콘 박막 트랜지스터 GOA회로의 제1 단계 연결관계에서, 제5 P형 트랜지스터(T5)의 게이트 전극, 제7 N형 트랜지스터(T7)의 게이트 전극은 모두 회로의 작동신호단(STV)에 전기적으로 연결되고; 마지막 단계 연결관계에서, 상기 제3 P형 트랜지스터(T3)의 소스 전극, 상기 제4 P형 트랜지스터(T4)의 소스 전극, 상기 제6 P형 트랜지스터(T6)의 게이트 전극, 제8 N형 트랜지스터(T8)의 게이트 전극은 모두 회로의 작동신호단(STV)에 전기적으로 연결된다.
도 5를 참조하면, 이는 본 발명의 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로의 핵심 노드의 파형도이다, 도 5를 통해 각 핵심 노드의 파형은 설계요구를 만족하고, 여기서, 제2 저주파 신호DU와 제1 저주파 신호UD가 반방향으로 스캔할 경우 직류의 고저 전위에 해당되는 것을 알 수 있으며; 상기 제M 단계 시퀀스신호(CK(M))는 4 그룹의 시퀀스신호를 포함하며, 이들은 각각 제1 시퀀스신호(CK(1)), 제2 시퀀스신호(CK(2)), 제3 시퀀스신호(CK(3)), 제4 시퀀스신호(CK(4))들이다. 상기 제M 단계 시퀀스신호(CK(M))가 제4 시퀀스신호(CK(4))인 경우, 상기 제M+2 단계 시퀀스신호(CK(M+2))는 제2 시퀀스신호(CK(2))가 되고, 상기 제M 단계 시퀀스신호(CK(M))가 제3 시퀀스신호(CK(3))인 경우, 상기 제M+2 단계 시퀀스신호(CK(M+2))는 제1 시퀀스신호(CK(1))가 되고, 상기 제M 단계 시퀀스신호(CK(M))가 제4 시퀀스신호(CK(4))인 경우, 상기 제M+1 단계 시퀀스신호(CK(M+1))는 제1 시퀀스신호(CK(1))가 된다. 상기 제M 단계 시퀀스신호(CK(M))의 펄스신호는 (CK(1)) 내지 (CK(4))의 순서로 순차적 도래하며, 제2 시퀀스신호(CK(2))는 제1단계 출력단G(1)의 출력신호에 대응하고, 제1 시퀀스신호(CK(1))는 제2단계 출력단(G(2))의 출력신호에 대응하고, 제4 시퀀스신호(CK(4))는 제3단계 출력단(G(3))의 출력신호에 대응하고, 제3 시퀀스신호(CK(3))는 제4단계 출력단(G(4))의 출력신호에 대응하고, 순차적으로 유추한다.
도 4를 참조하면, 이는 본 발명의 제2 실시예에 따른 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로의 회로도이다, 도 4에서 도시된 바와 같이, 상기 제2 실시예와 제1 실시예의 차이점은 제2 출력 제어파트(501), 제2 출력 버퍼파트(601)를 더 포함하는 것이다. 상기 제2 출력 제어파트(501)는 출력 제어파트(500), 구동 출력단(ST(N)), 제M+1 단계 시퀀스신호(CK(M+1)), 전원 고전위(H) 및 전원 저전위(L)에 전기적으로 연결되고; 상기 제2 출력 버퍼파트(601)는 상기 제2 출력 제어파트(501), 제N-1 단계 GOA유닛의 출력단(G(N-1)), 전원 고전위(H) 및 전원 저전위(L)에 전기적으로 연결된다.
상기 제2 출력 제어파트(501)는 게이트 전극은 구동 출력단(ST(N))에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제39 N형 트랜지스터(T39)의 소스 전극에 전기적으로 연결되는 제36 P형 트랜지스터(T36); 게이트 전극은 구동 출력단(ST(N))에 전기적으로 연결되고, 소스 전극은 제39 N형 트랜지스터(T39)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제37 N형 트랜지스터(T37); 게이트 전극은 제M+1 단계 시퀀스신호(CK(M+1))에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제39 N형 트랜지스터(T39)의 소스 전극에 전기적으로 연결되는 제38 P형 트랜지스터(T38); 게이트 전극은 제M+1 단계 시퀀스신호(CK(M+1))에 전기적으로 연결되고, 소스 전극은 제36 P형 트랜지스터(T36)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제37 N형 트랜지스터(T37)의 소스 전극에 전기적으로 연결되는 제39 N형 트랜지스터(T39)를 포함한다;
상기 제2 출력 버퍼파트(601)는 게이트 전극은 제39 N형 트랜지스터(T39)의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제41 N형 트랜지스터(T41)의 소스 전극에 전기적으로 연결되는 제40 P형 트랜지스터(T40); 게이트 전극은 제39 N형 트랜지스터(T39)의 소스 전극에 전기적으로 연결되고, 소스 전극은 제40 P형 트랜지스터(T40)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제41 N형 트랜지스터(T41); 게이트 전극은 제40 P형 트랜지스터(T40)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위(H)에 전기적으로 연결되고, 드레인 전극은 제43 N형 트랜지스터(T43)의 소스 전극에 전기적으로 연결되고 제42 P형 트랜지스터(T42); 게이트 전극은 제40 P형 트랜지스터(T40)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제42 P형 트랜지스터(T42)의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제43 N형 트랜지스터(T43); 게이트 전극은 제42 P형 트랜지스터(T42)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위(H) 에 전기적으로 연결되고, 드레인 전극은 제N-1 단계 GOA유닛의 출력단(G(N-1))에 전기적으로 연결되는 제44 P형 트랜지스터(T44); 게이트 전극은 제42 P형 트랜지스터(T42)의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제N-1 단계 GOA유닛의 출력단(G(N-1))에 전기적으로 연결되고, 드레인 전극은 전원 저전위(L)에 전기적으로 연결되는 제45 N형 트랜지스터(T45)를 포함한다.
상기 제2 출력 제어파트(501)에서 제36 P형 트랜지스터(T36), 제37 N형 트랜지스터(T37), 제38 P형 트랜지스터(T38), 제39 N형 트랜지스터(T39)는 낸드게이트 논리유닛을 구성하여, 제N-1 단계 GOA유닛의 출력단(G(N-1))에서 출력된 스캔신호를 제어하여 시퀀스에 부합하는 스캔신호를 출력하는데 사용되었으며; 상기 제2 출력 버퍼파트(601)에서 제40 P형 트랜지스터(T40)와 제41 N형 트랜지스터(T41), 제42 P형 트랜지스터(T42)와 제43 N형 트랜지스터(T43), 제44 P형 트랜지스터(T44)와 제45 N형 트랜지스터(T45)는 각각 3개의 인버터를 구성하여 시퀀스를 통해 조정된 스캔신호를 조정하여 밴드 수용능력을 증강시키는데 사용되었으며; 상기 제2 출력 제어파트(501)와 제2 출력 버퍼파트(601)는 구동 출력단(ST(N))에서 출력된 신호와 제M+1 단계 시퀀스신호(CK(M+1))에 의하여 제N-1 단계 GOA유닛의 출력단(G(N-1))으로부터 전 단계 스캔신호를 출력하여 단일 단계 GOA유닛이 두 단계 회로의 반방향의 스캔출력을 제어하는 것을 구현하였다.
제2 출력 제어파트(501), 제2 출력 버퍼파트(601)를 더 추가함으로, 단일 단계 GOA유닛이 두 단계 회로를 제어하여 반방향 스캔출력의 효과를 구현할 수 있으며, 또한, 상기 제2 출력 제어파트(501)와 출력 제어파트(500)가 구동 출력단(ST(N))을 공유하며, 구동 출력단(ST(N))의 공유를 통해 TFT의 개수를 줄일 수 있으며, 초 내로우 베젤 또는 제로베젤 설계로 구현될 수 있다.
상기 내용에 의하면, 본 발명의 저온 폴리 실리콘 반도체 박막 트랜지스터 GOA회로는 반방향 스캔 전송에 사용되며, 제N 단계 GOA유닛은 복수의 N형 트랜지스터와 복수의 P형 트랜지스터를 사용하며, 전송 파트, 전송 제어파트, 자료 저장파트, 데이터 제거파트, 출력 제어파트, 및 출력 버퍼파트를 포함한다. 상기 전송 파트는 전송 게이트를 구비하며; 상기 전송 제어파트는 노아 게이트 논리유닛, 인버터 및 전송 게이트를 구비하며; 상기 자료 저장파트는 시퀀스 인버터, 인버터를 구비하고; 상기 출력 제어파트는 낸드게이트 논리유닛, 인버터를 구비하고; 상기 출력 버퍼파트는 인버터를 구비하고; 전송 게이트를 이용하여 상하 단계의 신호를 전송하고, 노아 게이트 논리유닛과 낸드게이트 논리유닛을 이용하여 신호전환을 진행하며, 시퀀스 인버터와 인버터를 이용하여 신호를 저장 및 전송을 진행한다. 이는 LTPS 단일형 TFT의 부품 회로의 안정성 불량, 전력소모 큰 문제 및 단일형 GOA회로의 TFT 누전문제를 해결하였으며, 회로의 성능을 최적화 하였으며; 제2 출력 제어파트와 제2 출력 버퍼파트를 설정하므로 구동 출력단을 공유하여 단일 단계 GOA유닛이 두 단계 회로의 반방향 스캔출력을 제어하여 TFT의 수량을 감소하여 초 내로 베젤 또는 제로베젤 설계로 구현할 수 있다.
본 기술분야의 기술자는 상기 내용을 본 발명의 기술방안과 기술사상에 의하여, 기타 대응된 다양한 변화와 변형을 할 수 있으나, 이러한 변화와 변형은 전부다 본 발명의 청구범위가 보호하는 범위에 속하게 된다.

Claims (13)

  1. 반방향 스캔 전송에 사용되며, 캐스케이디드(cascaded) 복수의 GOA유닛을 포함하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로있어서, N을 정수로 설정하면, 제N 단계 GOA유닛은 복수의 N형 트랜지스터와 복수의 P형 트랜지스터를 사용하고, 상기 제N 단계 GOA유닛은 전송 파트, 전송 제어파트, 자료 저장파트, 데이터 제거파트, 출력 제어파트 및 출력 버퍼파트를 포함하며;
    상기 전송 파트는 제1 저주파 신호, 제2 저주파 신호, 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단 및 상기 자료 저장파트에 전기적으로 연결되고; 상기 전송 제어파트는 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단, 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단, 제M+2 단계 시퀀스신호, 전원 고전위, 전원 저전위 및 자료 저장파트에 전기적으로 연결되고; 상기 자료 저장파트는 상기 전송 파트, 전송 제어파트, 데이터 제거파트, 전원 고전위 및 전원 저전위에 전기적으로 연결되고; 상기 데이터 제거파트는 상기 자료 저장파트, 출력 제어파트, 전원 고전위 및 리셋 신호단에 전기적으로 연결되고; 상기 출력 제어파트는 상기 데이터 제거파트, 출력 버퍼파트, 구동 출력단, 제M 단계 시퀀스신호, 전원 고전위 및 전원 저전위에 전기적으로 연결되고; 상기 출력 버퍼파트는 상기 출력 제어파트, 출력단, 전원 고전위 및 전원 저전위에 전기적으로 연결되며;
    상기 제1 저주파 신호는 직류 저전위에 해당되고, 상기 제2 저주파 신호는 직류 고전위에 해당되며;
    상기 전송 파트는, 게이트 전극은 제1 저주파 신호에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 드레인 전극은 제1 노드에 전기적으로 연결되는 제3 P형 트랜지스터; 게이트 전극은 제2 저주파 신호에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제4 N형 트랜지스터를 포함하며;
    상기 전송 제어파트는,
    게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제6 P형 트랜지스터의 소스 전극에 전기적으로 연결되는 제5 P형 트랜지스터;
    게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제5 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제7 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제6 P형 트랜지스터;
    게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제7 N형 트랜지스터;
    게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제8 N형 트랜지스터;
    게이트 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제10 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제9 P형 트랜지스터;
    게이트 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제9 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제10 N형 트랜지스터;
    게이트 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제12 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 드레인 전극은 제M+2 단계 시퀀스신호에 전기적으로 연결되는 제11 P형 트랜지스터;
    게이트 전극은 제9 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제11 P형 트랜지스터의 소스 전극에 전기적으로 연결되고, 드레인 전극은 제M+2 단계 시퀀스신호에 전기적으로 연결되는 제12 N형 트랜지스터를 포함하며;
    상기 자료 저장파트는,
    게이트 전극은 제11 P형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제14 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제13 N형 트랜지스터;
    게이트 전극은 제11 P형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제13 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제14 P형 트랜지스터;
    게이트 전극은 제13 N형 트랜지스터의 게이트 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제20 P형 트랜지스터의 소스 전극에 전기적으로 연결되는 제19 P형 트랜지스터;
    게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제19 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제21 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제20 P형 트랜지스터;
    게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제22 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제21 N형 트랜지스터;
    게이트 전극은 제13 P형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제21 N형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제22 N형 트랜지스터를 포함하며;
    상기 데이터 제거파트는,
    게이트 전극은 리셋 신호단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되는 제23 P형 트랜지스터를 포함하며;
    상기 출력 제어파트는,
    게이트 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 구동 출력단에 전기적으로 연결되는 제24 P형 트랜지스터;
    게이트 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 구동 출력단에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제25 N형 트랜지스터;
    게이트 전극은 구동 출력단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제26 P형 트랜지스터;
    게이트 전극은 구동 출력단에 전기적으로 연결되고, 소스 전극은 제29 N형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제27 N형 트랜지스터;
    게이트 전극은 제M 단계 시퀀스신호에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제28 P형 트랜지스터;
    게이트 전극은 제M 단계 시퀀스신호에 전기적으로 연결되고, 소스 전극은 제26 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제27 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제29 N형 트랜지스터를 포함하고;
    상기 출력 버퍼파트는,
    게이트 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제31 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제30 P형 트랜지스터;
    게이트 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제30 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제31 N형 트랜지스터;
    게이트 전극은 제30 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제33 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제32 P형 트랜지스터;
    게이트 전극은 제30 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제32 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제33 N형 트랜지스터;
    게이트 전극은 제32 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 출력단에 전기적으로 연결되는 제34 P형 트랜지스터;
    게이트 전극은 제32 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제35 N형 트랜지스터를 포함하는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  2. 청구항 제1항에 있어서,
    상기 GOA회로는 제2 출력 제어파트와 제2 출력 버퍼파트를 더 포함하며;
    상기 제2 출력 제어파트는 출력 제어파트, 구동 출력단, 제M+1 단계 시퀀스신호, 전원 고전위와 전원 저전위에 전기적으로 연결되고; 상기 제2 출력 버퍼파트는 상기 제2 출력 제어파트, 제N-1단계 GOA유닛의 출력단, 전원 고전위와 전원 저전위에 전기적으로 연결되며;
    상기 제2 출력 제어파트는,
    게이트 전극은 구동 출력단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제39 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제36 P형 트랜지스터;
    게이트 전극은 구동 출력단에 전기적으로 연결되고, 소스 전극은 제39 N형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제37 N형 트랜지스터;
    게이트 전극은 제M+1 단계 시퀀스신호에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제39 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제38 P형 트랜지스터;
    게이트 전극은 제M+1 단계 시퀀스신호에 전기적으로 연결되고, 소스 전극은 제36 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제37 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제39 N형 트랜지스터를 포함하며;
    상기 제2 출력 버퍼파트는,
    게이트 전극은 제39 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제41 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제40 P형 트랜지스터;
    게이트 전극은 제39 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제40 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제41 N형 트랜지스터;
    게이트 전극은 제40 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제43 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제42 P형 트랜지스터;
    게이트 전극은 제40 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제42 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제43 N형 트랜지스터;
    게이트 전극은 제42 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제N-1 단계 GOA유닛의 출력단에 전기적으로 연결되는 제44 P형 트랜지스터;
    게이트 전극은 제42 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제N-1 단계 GOA유닛의 출력단에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제45 N형 트랜지스터를 포함하는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  3. 청구항 제1항에 있어서,
    상기 GOA회로의 제1단계 연결관계에서, 제5 P형 트랜지스터의 게이트 전극, 제7 N형 트랜지스터의 게이트 전극은 모두 회로의 작동 신호단에 전기적으로 연결되는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  4. 청구항 제1항에 있어서,
    상기 GOA회로의 마지막 단계 연결관계에서, 상기 제3 P형 트랜지스터의 소스 전극, 제4 N형 트랜지스터의 소스 전극, 제6 P형 트랜지스터의 게이트 전극, 제8 N형 트랜지스터의 게이트 전극은 모두 회로의 작동신호단에 전기적으로 연결되는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  5. 청구항 제1항에 있어서,
    상기 전송 파트에서, 제3 P형 트랜지스터와 제4 N형 트랜지스터는 제N+1 단계 GOA유닛의 구동 출력신호를 자료 저장파트로 반방향으로 전송하기 위한 전송 게이트를 구성하는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  6. 청구항 제1항에 있어서,
    상기 전송 제어파트에서 제5 P형 트랜지스터, 제6 P형 트랜지스터, 제7 N형 트랜지스터, 제8 N형 트랜지스터는 노아 게이트 논리유닛을 구성하고; 제9 P형 트랜지스터, 제10 N형 트랜지스터는 인버터를 구성하고; 제11 P형 트랜지스터와 제12 N형 트랜지스터는 전송 게이트를 구성하고; 상기 전송 제어파트는 제M+2 단계 시퀀스신호를 제어하여 자료 저장파트로 전송하는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  7. 청구항 제1항에 있어서,
    상기 자료 저장파트에서, 제19 P형 트랜지스터, 제20 P형 트랜지스터, 제21 N형 트랜지스터, 제22 N형 트랜지스터는 시퀀스 인버터를 구성하고; 제13 N형 트랜지스터, 제14 P형 트랜지스터는 인버터를 구성하고; 상기 자료 저장파트는 제N+1 단계 GOA유닛의 구동 출력단과 제M+2 단계 시퀀스신호가 전입된 신호를 저장 및 전송을 하는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  8. 청구항 제1항에 있어서,
    상기 데이터 제거파트는 회로의 구동 출력단의 전위에 대하여 미리 설정된 시간에 제거 하는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  9. 청구항 제1항에 있어서,
    상기 출력 제어파트에서, 제26 P형 트랜지스터, 제27 N형 트랜지스터, 제28 P형 트랜지스터, 제29 N형 트랜지스터는 낸드게이트 논리유닛을 구성하고; 제24 P형 트랜지스터, 제25 N형 트랜지스터는 인버터를 구성하고; 상기 출력 제어파트는 출력단에서 출력된 스캔신호를 제어하여 시퀀스에 부합된 스캔신호를 출력하는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  10. 청구항 제1항에 있어서,
    상기 출력 버퍼파트에서, 제30 P형 트랜지스터와 제31 N형 트랜지스터, 제32 P형 트랜지스터와 제33 N형 트랜지스터, 제34 P형 트랜지스터와 제35 N형 트랜지스터는 각각 3개의 인버터를 구성하여 시퀀스를 통해 조정된 스캔신호를 조정하여, 밴드의 수용능력을 증강시키는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  11. 청구항 제2항에 있어서,
    상기 제2 출력 제어파트에서, 제36 P형 트랜지스터, 제37 N형 트랜지스터, 제38 P형 트랜지스터, 제39 N형 트랜지스터는 낸드게이트 논리유닛을 구성하여 시퀀스에 부합되는 스캔신호가 출력되도록 제N-1 단계 GOA유닛의 출력단에서 출력한 스캔신호를 제어하며; 상기 제2 출력 버퍼파트에서, 제40 P형 트랜지스터와 제41 N형 트랜지스터, 제42 P형 트랜지스터와 제43 N형 트랜지스터, 제44 P형 트랜지스터와 제45 N형 트랜지스터는 각각 3개의 인버터를 구성하여, 시퀀스를 통해 조정된 스캔신호를 조정하여 밴드 수용능력을 증강시키도록 사용되며; 상기 제2 출력 제어파트와 제2 출력 버퍼파트는 구동 출력단의 출력신호와 제M+1 단계 시퀀스신호에 의하여, 제N-1 단계 GOA유닛의 출력단으로부터 전 단계 스캔신호를 출력하므로, 단일 단계 GOA유닛이 두 단계 회로의 반방향 스캔출력을 제어하는 것을 구현하는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  12. 청구항 제2항에 있어서,
    상기 제M 단계 시퀀스신호는 4그룹의 시퀀스신호 즉, 이는 제1 시퀀스신호, 제2 시퀀스신호, 제3 시퀀스신호, 제4 시퀀스신호를 포함하며, 상기 제M 단계 시퀀스신호가 제4 시퀀스신호인 경우, 상기 제M+2 단계 시퀀스신호는 제2 시퀀스신호가 되고, 상기 제M 단계 시퀀스신호가 제3 시퀀스신호인 경우, 상기 제M+2 단계 시퀀스신호는 제1시퀀스신호가 되고, 상기 제M 단계 시퀀스신호가 제4 시퀀스신호인 경우, 상기 제M+1 단계 시퀀스신호는 제1 시퀀스신호가 되는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
  13. 반방향 스캔 전송에 사용되며, 캐스케이디드(cascaded) 복수의 GOA유닛을 포함하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로에 있어서, N을 정수로 설정하면, 제N 단계 GOA유닛은 복수의 N형 트랜지스터와 복수의 P형 트랜지스터를 사용하고, 상기 제N 단계 GOA유닛은 전송 파트, 전송 제어파트, 자료 저장파트, 데이터 제거파트, 출력 제어파트 및 출력 버퍼파트를 포함하며;
    상기 전송 파트는 제1 저주파 신호, 제2 저주파 신호, 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단 및 상기 자료 저장파트에 전기적으로 연결되고; 상기 전송 제어파트는 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단, 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단, 제M+2 단계 시퀀스신호, 전원 고전위, 전원 저전위 및 자료 저장파트에 전기적으로 연결되고; 상기 자료 저장파트는 상기 전송 파트, 전송 제어파트, 데이터 제거파트, 전원 고전위 및 전원 저전위에 전기적으로 연결되고; 상기 데이터 제거파트는 상기 자료 저장파트, 출력 제어파트, 전원 고전위 및 리셋 신호단에 전기적으로 연결되고; 상기 출력 제어파트는 상기 데이터 제거파트, 출력 버퍼파트, 구동 출력단, 제M 단계 시퀀스신호, 전원 고전위 및 전원 저전위에 전기적으로 연결되고; 상기 출력 버퍼파트는 상기 출력 제어파트, 출력단, 전원 고전위 및 전원 저전위에 전기적으로 연결되며;
    상기 제1 저주파 신호는 직류 저전위에 해당되고, 상기 제2 저주파 신호는 직류 고전위에 해당되며;
    상기 전송 파트는 게이트 전극은 제1 저주파 신호에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 드레인 전극은 제1 노드에 전기적으로 연결되는 제3 P형 트랜지스터; 게이트 전극은 제2 저주파 신호에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 드레인 전극은 제1노드에 전기적으로 연결되는 제4 N형 트랜지스터;
    상기 전송 제어파트는,
    게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제6 P형 트랜지스터의 소스 전극에 전기적으로 연결되는 제5 P형 트랜지스터;
    게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제5 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제7 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제6 P형 트랜지스터;
    게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제7 N형 트랜지스터;
    게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동 출력단에 전기적으로 연결되고, 소스 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제8 N형 트랜지스터;
    게이트 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제10 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제9 P형 트랜지스터;
    게이트 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제9 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제10 N형 트랜지스터;
    게이트 전극은 제6 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제12 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 드레인 전극은 제M+2 단계 시퀀스신호에 전기적으로 연결되는 제11 P형 트랜지스터;
    게이트 전극은 제9 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제11 P형 트랜지스터의 소스 전극에 전기적으로 연결되고, 드레인 전극은 제M+2 단계 시퀀스신호에 전기적으로 연결되는 제12 N형 트랜지스터를 포함하며;
    상기 자료 저장파트는,
    게이트 전극은 제11 P형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제14 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제13 N형 트랜지스터;
    게이트 전극은 제11 P형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제13 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제14 P형 트랜지스터;
    게이트 전극은 제13 N형 트랜지스터의 게이트 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제20 P형 트랜지스터의 소스 전극에 전기적으로 연결되는 제19 P형 트랜지스터;
    게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제19 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제21 N형 트랜지스터의 소스 전에 전기적으로 연결되는 제20 P형 트랜지스터;
    게이트 전극은 제1노드에 전기적으로 연결되고, 소스 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제22 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제21 N형 트랜지스터;
    게이트 전극은 제13 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제21 N형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제22 N형 트랜지스터를 포함하며;
    상기 데이터 제거파트는,
    게이트 전극은 리셋 신호단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되는 제23 P형 트랜지스터를 포함하며;
    상기 출력 제어파트는,
    게이트 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 구동 출력단에 전기적으로 연결되는 제24 P형 트랜지스터;
    게이트 전극은 제20 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 구동 출력단에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제25 N형 트랜지스터;
    게이트 전극은 구동 출력단에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제26 P형 트랜지스터;
    게이트 전극은 구동 출력단에 전기적으로 연결되고, 소스 전극은 제29 N형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제27 N형 트랜지스터;
    게이트 전극은 제M 단계 시퀀스신호에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제28 P형 트랜지스터;
    게이트 전극은 제M 단계 시퀀스신호에 전기적으로 연결되고, 소스 전극은 제26 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 제27 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제29 N형 트랜지스터를 포함하고;
    상기 출력 버퍼파트는,
    게이트 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제31 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제30 P형 트랜지스터;
    게이트 전극은 제29 N형 트랜지스터의 소스 전극에 전기적으로 연결되고, 소스 전극은 제30 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제31 N형 트랜지스터;
    게이트 전극은 제30 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 제33 N형 트랜지스터의 소스 전극에 전기적으로 연결되는 제32 P형 트랜지스터;
    게이트 전극은 제30 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 제32 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제33 N형 트랜지스터;
    게이트 전극은 제32 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 전원 고전위에 전기적으로 연결되고, 드레인 전극은 출력단에 전기적으로 연결되는 제34 P형 트랜지스터;
    게이트 전극은 제32 P형 트랜지스터의 드레인 전극에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 전원 저전위에 전기적으로 연결되는 제35 N형 트랜지스터를 포함하며;
    여기서, 상기 전송 파트에서, 제3 P형 트랜지스터와 제4 N형 트랜지스터는 제N+1 단계 GOA유닛의 구동 출력신호를 자료 저장파트로 반방향으로 전송하기 위한 전송 게이트를 구성하며;
    여기서, 상기 전송 제어파트에서 제5 P형 트랜지스터, 제6 P형 트랜지스터, 제7 N형 트랜지스터, 제8 N형 트랜지스터는 노아 게이트 논리유닛을 구성하고; 제9 P형 트랜지스터, 제10 N형 트랜지스터는 인버터를 구성하고; 제11 P형 트랜지스터와 제12 N형 트랜지스터는 전송 게이트를 구성하고; 상기 전송 제어파트는 제M+2 단계 시퀀스신호를 제어하여 자료 저장파트로 전송하며;
    여기서, 상기 자료 저장파트에서, 제19 P형 트랜지스터, 제20 P형 트랜지스터, 제21 N형 트랜지스터, 제22 N형 트랜지스터는 시퀀스 인버터를 구성하고; 제13 N형 트랜지스터, 제14 P형 트랜지스터는 인버터를 구성하고; 상기 자료 저장파트는 제N+1 단계 GOA유닛의 구동 출력단과 제M+2 단계 시퀀스신호가 전입된 신호를 저장 및 전송을 하며;
    여기서, 상기 데이터 제거파트는 회로의 구동 출력단의 전위에 대하여 미리 설정된 시간에 제거하며;
    여기서, 상기 출력 제어파트에서, 제26 P형 트랜지스터, 제27 N형 트랜지스터, 제28 P형 트랜지스터, 제29 N형 트랜지스터는 낸드게이트 논리유닛을 구성하고; 제24 P형 트랜지스터, 제25 N형 트랜지스터는 인버터를 구성하고; 상기 출력 제어파트는 출력단에서 출력된 스캔신호를 제어하여 시퀀스에 부합된 스캔신호를 출력하며;
    여기서, 상기 출력 버퍼파트에서, 제30 P형 트랜지스터와 제31 N형 트랜지스터, 제32 P형 트랜지스터와 제33 N형 트랜지스터, 제34 P형 트랜지스터와 제35 N형 트랜지스터는 각각 3개의 인버터를 구성하여 시퀀스를 통해 조정된 스캔신호를 조정하여, 밴드의 수용능력을 증강시키는 것을 특징으로 하는 저온 폴리 실리콘 박막 트랜지스터 GOA회로.
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