JP6488378B2 - 低温ポリシリコン薄膜トランジスタｇｏａ回路 - Google Patents

低温ポリシリコン薄膜トランジスタｇｏａ回路 Download PDF

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Description

この発明は、表示技術に関し、特に低温ポリシリコン薄膜トランジスタＧＯＡ回路に関する
ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅ Ｏｎ Ａｒｒａｙ）は、薄膜トランジスタ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）液晶ディスプレーのアレイ（Ａｒｒａｙ）製造工程を利用してゲート電極ドライバーを薄膜トランジスタのアレイ基板上に作成し、プログレッシブスキャンを達成する技術である。
通常ＧＯＡ回路は、主にプルアップ部(Ｐｕｌｌ−ｕｐ ｐａｒｔ)と、プルアップコントロール部（Ｐｕｌｌ−ｕｐ ｃｏｎｔｒｏｌ ｐａｒｔ)と、トランスファー部（Ｔｒａｎｓｆｅｒ Ｐａｒｔ）と、プルダウン部（Ｐｕｌｌ−ｄｏｗｎ ｐａｒｔ）と、プルダウンホールディング回路部（Ｐｕｌｌ−ｄｏｗｎ Ｈｏｌｄｉｎｇ ｐａｒｔ）と、及び電位を上げるためのブースト部（Ｂｏｏｓｔ ｐａｒｔ）とによって構成され、一般にブースト部は、ブーストラップコンデンサによって構成される。
プルアップ部分は、主に入力したクロック信号（Ｃｌｏｃｋ）を薄膜トランジスタのゲート電極に出力して液晶表示装置の駆動信号とする。プルアップコントロール部分は、プルアップ部分の開放を制御する。一般には前１段のＧＯＡ回路から伝送される信号の作用によるものである。プルダウン部分は走査信号を出力した後、走査信号（即ち、薄膜トランジスタのゲート電極の電位）をプルダウンして低電位にする。プルダウンホールディング回路部分は、走査信号とプルアップ部分の信号をオフ状態（即ち、設定した負電位）に保持する。ブースト部分はプルアップ部分に対して第二次ブーストを行い、プルアップ部分の正常な出力を確保する。
低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ-ｓｉｌｉｃｏｎ、ＬＴＰＳ）半導体薄膜トランジスタの発展にともない、ＬＴＰＳ-ＴＦＴ液晶表示装置もますます注目を浴びるようになってきた。ＬＴＰＳ-ＴＦＴＲ液晶表示装置は高い解像度を具え、反応速度が速く、高開口率を有するなどの長所を具える。低温ポリシリコンはアモルファスシリコン（ａ-Ｓｉ）に比して比較的配列に順序がある。温ポリシリコン半導体自身は極めて高い電子移動度を有し、アモルファスシリコン半導体に比して１００倍以上になる。よって、ＧＯＡ技術に採用することで、ゲート電極ドライバーを薄膜トランジスタアレイ基板に形成する上で、システム整合の目標を達成することができ、スペースの節約、ドライバー１Ｃのコスト節減を得ることができる。然しながら、低温ポリシリコン半導体をトランジスタにとって単一型（単一Ｎ型、又は単一Ｐ型）のＧＯＡ回路には構造が複雑で、回路の特性が劣るという問題が存在する。何よりも電力消費の問題が挙げられ、特に中、小サイズに用いる場合、電力消費は性能を検証する上での重要な指標となる。よって、如何にして電力消費を効率よく減少させ、同時に回路構造を増強し、性能の総体的な安定性を得るかが目下の低温ポリシリコン薄膜半導体ＧＯＡ回路にとっての重要な問題となっている。
この発明は、この発明はＬＴＰＳ単一型ＴＦＴ素子の回路の安定性が得られ、電力消費を抑制し、かつ単一型ＧＯＡ回路のＴＦＴの漏電問題を解消し、回路の性能を向上さ、かつ極細、又はフレームレスの設計を実現する低温ポリシリコン薄膜トランジスタＧＯＡ回路を提供することを課題とする。
上述する課題を解決するために、この発明の提供する低温ポリシリコン薄膜半導体トランジスタに基づくＧＯＡ回路は、逆方向のスキャン伝送に用いる低温ポリシリコン薄膜トランジスタＧＯＡ回路であって、カスケード接続する複数のＧＯＡユニットを含んでなり、Ｎを正の整数に設定し、第Ｎ段ＧＯＡユニットが複数のＮ型トランジスタと複数のＰ型トランジスタとを採用し、該第Ｎ段ＧＯＡユニットが伝送部分と、伝送制御部分と、データストレージ部分と、データ消去部分と、出力制御部分と、出力バッファ部分とを含む。
該伝送部分は第１低周波信号と、第２低周波信号と、該第Ｎ段ＧＯＡユニットの次の一段であるＮ＋１段ＧＯＡユニットの駆動出力端と、該データストレージ部分とに電気的に接続し、
該伝送制御部分は、該第Ｎ段ＧＯＡユニットの次１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端と、該第Ｎ段ＧＯＡユニットの前１段であるＮ‐１段ＧＯＡユニットの駆動出力端と、第Ｍ＋２段シーケンス信号と、高電位電源と、低電位電源と、データストレージ部分とに電気的に接続し、
該データストレージ部分は該伝送部分と、該伝送制御部分と、該データ消去部分と、高電位電源と、低電位電源とに電気的に接続し、
該データ消去部分は、該データストレージ部分と、該出力制御部分と、高電位電源と、リセット信号端とに電気的に接続し、
該出力制御部分は、該出力バッファ部分と、駆動出力端と、と、シーケンス信号と、高電位電源と、低電位電源とに電気的に接続し、
該出力バッファ部分は出力制御部分と、出力端と、高電位電源と、低電位電源とに電気的に接続する、
該第1低周波信号は直流低電位に相当し、該第２低周波信号は直流高電位に相当し、
該伝送部分は、第３Ｐ型トランジスタと第４Ｎ型トランジスタとを含み、該第３Ｐ型トランジスタは、ゲート電極が第１低周波信号に電気的に接続し、ソース電極が第Ｎ段ＧＯＡユニットの次の１段であるＮ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続する。
該第４Ｎ型トランジスタは、ゲート電極が第２低周波信号に電気的に接続し、ソース電極が第Ｎ段ＧＯＡユニットの次の１段であるＮ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続する。
該伝送制御部分は、第５Ｐ型トランジスタと、第６Ｐ型トラジスタと、第７Ｎ型トランジスタと、第８Ｎ型トランジスタと、第９Ｐ型トランジスタと、第１０Ｎ型トランジスタと、第１１Ｐ型トランジスタと、第１２Ｎ型トランジスタとを含み、該第５Ｐ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの前１段Ｎ−１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が第６Ｐ型トランジスタのソース電極に電気的に接続する。
該第６Ｐ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの次１段Ｎ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が該第５Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第７Ｎ型トランジスタのソース電極に電気的に接続する。
該第７Ｎ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの前１段Ｎ−１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第８Ｎ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの次１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ＋１）に電気的に接続し、ソース電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第９Ｐ型トランジスタは、ゲート電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第１０Ｎ型トランジスタのソース電極に電気的に接続する。
該第１０Ｎ型トランジスタは、ゲート電極が該第６Ｐ型トランジスタＴ６のドレイン電極に電気的に接続し、ソース電極が第９Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第１１Ｐ型トランジスタは、ゲート電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が該第１２Ｎ型トランジスタのソース電極に電気的に接続し、ドレイン電極がＭ＋２段シーケンス信号に電気的に接続する。
該第１２Ｎ型トランジスタ２は、ゲート電極が該第９Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が該第１１Ｐ型トランジスタのソース電極に電気的に接続し、ドレイン電極が第Ｍ＋２段シーケンス信号に電気的に接続する。
該データストレージ部分は、第１３Ｎ型トランジスタと、第１４Ｐ型トランジスタＴと、第１９Ｐ型トランジスタと、第２０Ｐ型トランジスタと、第２１Ｎ型トランジスタと、第２２Ｎ型トランジスタとを含み、該第１３Ｎ型トランジスタは、ゲート電極が該第１１Ｐ型トランジスタのソース電極に電気的に接続し、ソース電極が該第１４Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第１４Ｐ型トランジスタは、ゲート電極が該第１１Ｐ型トランジスタのソース電極に電気的に接続し、ソース電極が高電位電源電気的に接続し、ドレイン電極が、第１３Ｎ型トランジスタのソース電極に電気的に接続する。
第１９Ｐ型トランジスタは、ゲート電極が該第１３Ｐ型トランジスタのソース電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２０Ｐ型トランジスタのソース電極に電気的に接続する。
該第２０Ｐ型トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が該第１９Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第２１Ｎ型トランジスタのソース電極に電気的に接続する。
該第２１Ｎ型トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が該第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第２２Ｎ型トランジスタのソース電極に電気的に接続する。
該第２２Ｎ型トランジスタは、ゲート電極が該第１３Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が該第２１Ｎ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該データ消去部分は第２３Ｐ型トランジスタを含み、該第２３Ｐ型トランジスタは、ゲート電極がリセット信号端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２０Ｐ型トランジスタのドレイン電極に電気的に接続する。
該出力制御部分は、第２４Ｐ型トランジスタと、第２５Ｎ型トランジスタと、第２６Ｐ型トランジスタと、第２７Ｎ型トランジスタと、第２８Ｐ型トランジスタと、第２９Ｎ型トランジスタとを含み、該第２４Ｐ型トランジスタは、ゲート電極が該第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が駆動出力端に電気的に接続する。
該第２５Ｎ型トランジスタは、ゲート電極が第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が駆動出力端に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第２６Ｐ型トランジスタは、ゲート電極が駆動出力端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２９Ｎ型トランジスタのソース電極に電気的に接続する。
該第２７Ｎ型トランジスタは、ゲート電極が駆動出力端に電気的に接続し、ソース電極が該第２９Ｎ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第２８Ｐ型トランジスタは、ゲート電極がシーケンス信号に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２９Ｎ型トランジスタのソース電極に電気的に接続する。
該第２９Ｎ型トランジスタは、ゲート電極がシーケンス信号に電気的に接続し、ソース電極が該第２６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第２７Ｎ型トランジスタのソース電極に電気的に接続する。
該出力バッファ部分は、第３０Ｐ型トランジスタと、第３１Ｎ型トランジスタと、第３２Ｐ型トランジスタと、第３３Ｎ型トランジスタと、第３４Ｐ型トランジスタと、第３５Ｎ型トランジスタＴとを含む。
該第３０Ｐ型トランジスタは、ゲート電極が第２９Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が第３１Ｎ型トランジスタのソース電極に電気的に接続し、
該第３１Ｎ型トランジスタは、ゲート電極が該第２９Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が該第３０Ｐ型トランジスタ０のドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第３２Ｐ型トランジスタは、ゲート電極が該第３０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第３３Ｎ型トランジスタのソース電極に電気的に接続する。
該第３３Ｎ型トランジスタは、ゲート電極が該第３０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が該第３２Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第３４Ｐ型トランジスタは、ゲート電極が該第３２Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が出力端に電気的に接続する。
該第３５Ｎ型トランジスタは、ゲート電極が該第３２Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が出力端に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
前記低温ポリシリコン薄膜トランジスタＧＯＡ回路が、第２出力制御部分と第２出力バッファ部分とをさらに含み、該第２出力制御部分が出力制御部分と駆動出力端と第Ｍ＋１段シーケンス信号と高電位電源と低電位電源とに電気的に接続し、該第２バッファ部分が出力制御部分と第Ｎ−１段ＧＯＡユニットの出力端と高電位電源と低電位電源とに電気的に接続する。
該第２出力制御部分が第３６Ｐ型トランジスタと、第３７Ｎ型トランジスタと、第３８Ｐ型トランジスタと、第３９Ｎ型トランジスタとを含み、
該第３６Ｐ型トランジスタ６は、ゲート電極が駆動出力端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第３９Ｎ型トランジスタのソース電極に電気的に接続する。
該第３７Ｎ型トランジスタは、ゲート電極が駆動出力端に電気的に接続し、ソース電極が該第３９Ｎ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第３８Ｐ型トランジスは、ゲート電極が第Ｍ＋１シーケンス信号に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第３９Ｎ型トランジスタのソース電極に電気的に接続する。
該第３９Ｎ型トランジスタは、ゲート電極が第Ｍ＋１段シーケンス信号に電気的に接続し、ソース電極が該第３６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第３７Ｎ型トランジスタのソース電極に電気的に接続する。
該第２バッファ部分が第４０Ｐ型トランジスタと、第４１Ｎ型トランジスタと、第４２Ｐ型トランジスタと、第４３Ｎ型トランジスタと、第４４Ｐ型トランジスタと、第４５Ｎ型トランジスタとを含み、
該第４０Ｐ型トランジスタは、ゲート電極が該第３９Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第４１Ｎ型トランジスタのソース電極に電気的に接続する。
該第４１Ｎ型トランジスタは、ゲート電極が該第３９Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が該第４０Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第４２Ｐ型トランジスタは、ゲート電極が該第４０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第４３Ｎ型トランジスタのソース電極に電気的に接続する。
該第４３Ｎ型トランジスタは、ゲート電極が第４０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が第４２Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
該第４４Ｐ型トランジスタは、ゲート電極が該第４２Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が第Ｎ−１段ＧＯＡユニットの出力端に電気的に接続する。
該第４５Ｎ型トランジスタは、ゲート電極が該第４２Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が第Ｎ‐１段ＧＯＡユニットの出力端に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する。
前記低温ポリシリコン薄膜トランジスタＧＯＡ回路の第１段の接続関係において、該第５Ｐ型トランジスタのゲート電極と、該第７Ｎ型トランジスタのゲート電極とが、いずれも回路の起動信号端に電気的に接続する。
前記低温ポリシリコン薄膜トランジスタＧＯＡ回路の最後の１段の接続関係において、該第３Ｐ型トランジスタのソース電極と、該第４Ｎ型トランジスタのソース電極と、該第６Ｐ型トランジスタのゲート電極と、該第８Ｎ型トランジスタのゲート電極とのいずれもが回路の起動信号に電気的に接続する。
記伝送部分の第３Ｐ型トランジスタと第４Ｎ型トランジスタとによって伝送ゲートを形成し、第Ｎ＋１段ＧＯＡユニットの駆動出力端信号をしてデータストレージ部分への逆方向の伝送を行わせるために用いる。
前記伝送制御部分の第５Ｐ型トランジスタと、第６Ｐ型トランジスタと、第７Ｎ型トランジスタと、第８Ｎ型トランジスタとによってＮＯＲゲートロジックユニットを構成し、第９Ｐ型トランジスタと、第１０Ｎ型トランジスタとによってインバータを構成し、第１１Ｐ型トランジスタと、第１２Ｎ型トランジスタとによって伝送ゲートを構成し、該伝送制御部分が第Ｍ＋２段シーケンス信号を制御し、かつデータストレージ部分に伝送するために用いられる。
前記データストレージ部分の第１９Ｐ型トランジスタと、第２０Ｐ型トランジスタと、第２１Ｎ型トランジスタと、第２２Ｎ型トランジスタとによってシーケンスインバータを構成し、第１３Ｎ型トランジスタと、第１４Ｐ型トランジスタとによってインバータを構成し、該データストレージ部分が第Ｎ＋１段ＧＯＡユニットの駆動出力端から第Ｍ＋２段シーケンス信号と入力する信号に対して保存と伝送を行うために用いられる。
前記データ消去部分が回路の駆動出力端に対して適時の電位消去を行う。
前記伝送制御部分の第２６Ｐ型トランジスタと、第２７Ｎ型トランジスタと、第２８Ｐ型トランジスタと、第２９Ｎ型トランジスタ９とによってＮＡＮＤゲートロジックユニットを構成し、第２４Ｐ型トランジスタと、第２５Ｎ型トランジスタとによってインバータを構成し、該出力制御部分が出力端の出力する走査信号に対して制御を行い、シーケンスの適合する走査信号を出力するために用いられる、
前記出力バッファ部分の第３０Ｐ型トランジスタと、第３１Ｎ型トランジスタと、第３２Ｐ型トランジスタと、第３３Ｎ型トランジスタと、第３４Ｐ型トランジスタと、第３５Ｎ型トランジスタとによって、それぞれ３つのインバータを構成してシーケンスを調整した走査信号に対して調整を行い、同時に負荷能力を高めるために用いる。
前記第２出力制御部の第３６Ｐ型トランジスタと、第３７Ｎ型トランジスタと、第３８Ｐ型トランジスタと、第３９Ｎ型トランジスタとによってＮＡＮＤゲートロジックユニットを構成し、第Ｎ＋１段ＧＯＡユニットの出力端の出力する走査信号に対して制御を行ない、シーケンスに適合した走査信号を出力するために用いられ、
該第２バッファ部分の第４０Ｐ型トランジスタと、第４１Ｎ型トランジスタと、第４２Ｐ型トランジスタと、第４３Ｎ型トランジスタ、第４４Ｐ型トランジスタと、第４５Ｎ型トランジスタとによって、それぞれ３つのインバータを構成し、シーケンスを調整した走査信号に対して調整を行い、同時に負荷能力を高めるために用いられ、
該第２制御部分と該第２バッファ部分が駆動信号端の出力信号と第Ｍ＋１段シーケンス信号に基づき、第Ｎ-１段ＧＯＡユニットの出力端から前１段の走査信号を出力して単一段ＧＯＡユニットの制御によって２段の回路の逆方向への走査出力を制御する。
前記シーケンス信号が、第１シーケンス信号と、第２シーケンス信号と、第３シーケンス信号と、第４シーケンス信号の４組のシーケンス信号を含み、かつ該シーケンス信号が該第４シーケンス信号である場合、第Ｍ＋２段シーケンス信号が該第２シーケンス信号であって、該シーケンス信号が該第３シーケンス信号である場合、第Ｍ＋２段シーケンス信号が該第１シーケンス信号であって、該シーケンス信号が該第４シーケンス信号である場合、第Ｍ＋１段シーケンス信号が該第１シーケンス信号である。
この発明の提供する低温ポリシリコン薄膜トランジスタＧＯＡ回路は、逆方向へのスキャン伝送を行うために用いられ、第Ｎ段ＧＯＡユニットが複数のＮ型トランジスタと複数のＰ型トランジスタとを採用し、該第Ｎ段ＧＯＡユニットが伝送部分と、伝送制御部分と、データストレージ部分と、データ消去部分と、出力制御部分と、出力バッファ部分とを含み、該伝送制御部分がＮＯＲゲートロジックユニットと、インバータと、伝送ゲートとＫを含み、データストレージ部分がシーケンスインバータと、インバータとを含み、該バッファ部分がインバータを具え、伝送ゲートを利用して上下段への信号の伝送を行い、ＮＯＲゲートロジックユニットとＮＡＮＤゲートロジックユニットを採用して信号変換を行い、シーケンスインバータとインバータを使用して保存と伝送を行ことによって、ＬＴＰＳ単一型ＴＦＴ素子の回路の安定性が得られ、電力消費を抑制し、かつ単一型ＧＯＡ回路のＴＦＴの漏電問題を解消し、回路の性能を向上させる。また、第２出力制御部分と第２出力バッファ部分を設けて駆動出力端の共有を実現し、単一段ＧＯＡユニットによって２段の回路の順方向へのスキャン出力を制御することによってＴＦＴの数を減らし、極細のフレーム、もしくはフレームレスの設計を実現する。
この発明による低温ポリシリコン薄膜半導体トランジスタＧＯＡ回路の第１の実施の形態の回路図である。 第１の実施の形態の低温ポリシリコン薄膜半導体トランジスタＧＯＡ回路の第１段の接続関係を示した回路図である。 第１の実施の形態の低温ポリシリコン薄膜半導体トランジスタＧＯＡ回路の最後の１段の接続関係を示した回路図である。 この発明による低温ポリシリコン薄膜半導体トランジスタＧＯＡ回路の第２の実施の形態の回路図である。 の発明による低温ポリシリコン薄膜半導体トランジスタＧＯＡ回路のキーポイントノードの波形図である。
この発明で採用する技術方式とその効果をさらに一歩進んで説明するために、優先的な実施例を挙げ図面を参照にして以下に詳述する。図１は、この発明の第１の実施の形態の回路図である。図面に開示するように、この発明は低温ポリシリコン薄膜トランジスタＧＯＡ回路を提供するものであって、逆方向のスキャン伝送に用いる。カスケード接続する複数のＧＯＡユニットを含んでなり、Ｎを正の整数に設定し、第Ｎ段ＧＯＡユニットが複数のＮ型トランジスタと複数のＰ型トランジスタとを採用する。第Ｎ段ＧＯＡユニットは伝送部分１００と、伝送制御部分２００と、データストレージ部分３００と、データ消去部分４００と、出力制御部分５００と、出力バッファ部分６００とを含む。
伝送部分１００は第１低周波信号ＵＤと、第２低周波信号ＤＵと、該第Ｎ段ＧＯＡユニットの次の１段Ｎ＋１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ＋１）とデータストレージ部分３００とに電気的に接続する。伝送制御部分２００は、該第Ｎ段ＧＯＡユニットの次１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ＋１）と、第Ｎ段ＧＯＡユニットの前１段であるＮ−１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ−１）と、第Ｍ＋２段シーケンス信号ＣＫ（Ｍ＋２）と、高電位電源Ｈと、低電位電源Ｌと、データストレージ部分３００とに電気的に接続する。データストレージ部分３００は、伝送部分１００と、伝送制御部分２００と、データ消去部分４００と、高電位電源Ｈと、低電位電源Ｌとに電気的に接続する。データ消去部分４００は、データストレージ部分３００と、出力制御部分５００と、高電位電源Ｈと、リセット信号端Ｒｅｓｅｔとに電気的に接続する。出力制御部分５００は、データ消去部分４００と、出力バッファ部分６００と、駆動出力端ＳＴ（Ｎ）と、シーケンス信号ＣＫ（Ｍ）と、高電位電源Ｈと、低電位電源Ｌとに電気的に接続する。出力バッファ部分６００は出力制御部分５００と出力端Ｇ（Ｎ）と、高電位電源Ｈと、低電位電源Ｌとに電気的に接続する。
第1低周波信号ＵＤは直流低電位に相当し、第２低周波信号ＤＵは直流高電位に相当する。
伝送部分１００は、第３Ｐ型トランジスタＴ３と第４Ｎ型トランジスタＴ２４を含み、第３Ｐ型トランジスタＴ３は、ゲート電極が第１低周波信号ＤＵに電気的に接続し、ソース電極が第Ｎ段ＧＯＡユニットの次の１段Ｎ‐１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ＋１）に電気的に接続し、ドレイン電極が第１ノードＱ（Ｎ）に電気的に接続する。第４Ｎ型トランジスタＴ４は、ゲート電極が第２低周波信号ＵＤに電気的に接続し、ソース電極が第Ｎ段ＧＯＡユニットの次の１段Ｎ＋１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ＋１）に電気的に接続し、ドレイン電極が第１ノードＱ（Ｎ）に電気的に接続する。
第３Ｐ型トランジスタＴ３と第４Ｎ型トランジスタＴ４とによって伝送ゲートを形成し、第Ｎ＋１段ＧＯＡユニットの駆動出力端信号ＳＴ（Ｎ＋１）をしてデータストレージ部分３００への逆方向の伝送を行わせるために用いる。
伝送制御部分２００は、第５Ｐ型トランジスタＴ５と、第６Ｐ型トランジスタＴ６と、第７Ｎ型トランジスタＴ７と、第８Ｎ型トランジスタＴ８と、第９Ｐ型トランジスタＴ９と、第１０Ｎ型トランジスタＴ１０と、第１１Ｐ型トランジスタＴ１１と、第１２Ｎ型トランジスタＴ１２とを含む。第５Ｐ型トランジスタＴ５は、ゲート電極が第Ｎ段ＧＯＡユニットの前１段Ｎ−１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ‐１）に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第６Ｐ型トランジスタＴ６のソース電極に電気的に接続する。第６Ｐ型トランジスタＴ６は、ゲート電極が第Ｎ段ＧＯＡユニットの次１段Ｎ＋１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ＋１）に電気的に接続し、ソース電極が第５Ｐ型トランジスタＴ５のドレイン電極に電気的に接続し、ドレイン電極が第７Ｎ型トランジスタＴ７のソース電極に電気的に接続する。第７Ｎ型トランジスタＴ７は、ゲート電極が第Ｎ段ＧＯＡユニットの前１段Ｎ−１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ−１）に電気的に接続し、ソース電極が第６Ｐ型トランジスタＴ６のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第８Ｎ型トランジスタＴ８は、ゲート電極が第Ｎ段ＧＯＡユニットの次１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ＋１）に電気的に接続し、ソース電極が第６Ｐ型トランジスタＴ６のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第９Ｐ型トランジスタＴ９は、ゲート電極が第６Ｐ型トランジスタＴ６のドレイン電極に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第１０Ｎ型トランジスタＴ１０のソース電極に電気的に接続する。第１０Ｎ型トランジスタＴ１０は、ゲート電極が第６Ｐ型トランジスタＴ６のドレイン電極に電気的に接続し、ソース電極が第９Ｐ型トランジスタＴ９のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第１１Ｐ型トランジスタＴ１１は、ゲート電極が第６Ｐ型トランジスタＴ６のドレイン電極に電気的に接続し、ソース電極が第１２Ｎ型トランジスタＴ１２のソース電極に電気的に接続し、ドレイン電極がＭ＋２段シーケンス信号ＣＫ（Ｍ＋２）に電気的に接続する。第１２Ｎ型トランジスタＴ１２は、ゲート電極が第９Ｐ型トランジスタＴ９のドレイン電極に電気的に接続し、ソース電極が第１１Ｎ型トランジスタＴ１１のソース電極に電気的に接続し、ドレイン電極が第Ｍ＋２段シーケンス信号ＣＫ（Ｍ＋２）に電気的に接続する。
第５Ｐ型トランジスタＴ５と、第６Ｐ型トランジスタＴ６と、第７Ｎ型トランジスタＴ７と、第８Ｎ型トランジスタＴ８とによってＮＯＲゲートロジックユニットを構成する。第９Ｐ型トランジスタＴ９と、第１０Ｎ型トランジスタＴ１０とによってインバータを構成する。第１１Ｐ型トランジスタＴ１１と、第１２Ｎ型トランジスタＴ１２とによって伝送ゲートを構成する。伝送制御部分は第Ｍ＋２段シーケンス信号ＣＫ（Ｍ＋２）を制御し、かつデータストレージ部分３００に伝送するために用いる。
データストレージ部分３００は、第１３Ｎ型トランジスタＴ１３と、第１４Ｐ型トランジスタＴ１４と、第１９Ｐ型トランジスタＴ１９と、第２０Ｐ型トランジスタＴ２０と、第２１Ｎ型トランジスタＴ２１と、第２２Ｎ型トランジスタＴ２２とを含む。第１３Ｎ型トランジスタＴ１３は、ゲート電極が第１１Ｐ型トランジスタＴ１１のソース電極に電気的に接続し、ソース電極が第１４Ｐ型トランジスタＴ１４のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第１４Ｐ型トランジスタＴ１４は、ゲート電極が第１１Ｐ型トランジスタＴ１１のソース電極に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が、第１３Ｎ型トランジスタＴ１３のソース電極に電気的に接続する。第１９Ｐ型トランジスタＴ１９は、ゲート電極が第１３Ｎ型トランジスタＴ１３のゲート電極に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第２０Ｐ型トランジスタＴ２０のソース電極に電気的に接続する。第２０Ｐ型トランジスタＴ２０は、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ソース電極が第１９Ｐ型トランジスタＴ１９のドレイン電極に電気的に接続し、ドレイン電極が第２１Ｎ型トランジスタＴ２１のソース電極に電気的に接続する。第２１Ｎ型トランジスタＴ２１は、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ソース電極が第２０Ｐ型トランジスタＴ２０のドレイン電極に電気的に接続し、ドレイン電極が第２２Ｎ型トランジスタＴ２２のソース電極に電気的に接続する。第２２Ｎ型トランジスタＴ２２は、ゲート電極が第１３Ｎ型トランジスタＴ１３のソース電極に電気的に接続し、ソース電極が第２１Ｎ型トランジスタＴ２１のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。
第１９Ｐ型トランジスタＴ１９と、第２０Ｐ型トランジスタＴ２０と、第２１Ｎ型トランジスタＴ２１と、第２２Ｎ型トランジスタＴ２２とによってシーケンスインバータを構成する。第１３Ｎ型トランジスタＴ１３と、第１４Ｐ型トランジスタＴ１４とによってインバータを構成する。データストレージ部分３００は、第Ｎ＋１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ＋１）から第Ｍ＋２段シーケンス信号ＣＫ（Ｍ＋２）と入力する信号に対して保存と伝送を行うために用いる。
データ消去部分４００は第２３Ｐ型トランジスタＴ２３を含み、第２３Ｐ型トランジスタＴ２３は、ゲート電極がリセット信号端Ｒｅｓｅｔに電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第２０Ｐ型トランジスタＴ２０のドレイン電極に電気的に接続する。データ消去部分は回路の駆動出力端ＳＴ（Ｎ）に対して適時の電位消去を行う。主に、１フレーム毎の開示時にリセット信号Ｒｅｓｅｔがパルスリセット信号を受信し、駆動出力端ＳＴ（Ｎ）に放電を行い、ここから駆動出力端ＳＴ（Ｎ）の電位に対して消去を行う。
出力制御部分５００は、第２４Ｐ型トランジスタＴ２４と、第２５Ｎ型トランジスタＴ２５と、第２６Ｐ型トランジスタＴ２６と、第２７Ｎ型トランジスタＴ２７と、第２８Ｐ型トランジスタＴ２８と、第２９Ｎ型トランジスタＴ２９とを含む。第２４Ｐ型トランジスタＴ２４は、ゲート電極が第２０Ｐ型トランジスタＴ２０のドレイン電極に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が駆動出力端ＳＴ（Ｎ）に電気的に接続する。第２５Ｎ型トランジスタＴ２５は、ゲート電極が第２０Ｐ型トランジスタＴ２０のドレイン電極に電気的に接続し、ソース電極が駆動出力端ＳＴ（Ｎ）に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第２６Ｐ型トランジスタＴ２６は、ゲート電極が駆動出力端ＳＴ（Ｎ）に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第２９Ｎ型トランジスタＴ２９のソース電極に電気的に接続する。第２７Ｎ型トランジスタＴ２７は、ゲート電極が駆動出力端ＳＴ（Ｎ）に電気的に接続し、ソース電極が第２９Ｎ型トランジスタＴ２９のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第２８Ｐ型トランジスタＴ２８は、ゲート電極がシーケンス信号ＣＫ（Ｍ）に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第２９Ｎ型トランジスタＴ２９のソース電極に電気的に接続する。第２９Ｎ型トランジスタＴ２９は、ゲート電極がシーケンス信号ＣＫ（Ｍ）に電気的に接続し、ソース電極が第２６Ｐ型トランジスタＴ２６のドレイン電極に電気的に接続し、ドレイン電極が第２７Ｎ型トランジスタＴ２７のソース電極に電気的に接続する。
第２６Ｐ型トランジスタＴ２６と、第２７Ｎ型トランジスタＴ２７と、第２８Ｐ型トランジスタＴ２８と、第２９Ｎ型トランジスタＴ２９とによってＮＡＮＤゲートロジックユニットを構成する。第２４Ｐ型トランジスタＴ２４と、第２５Ｎ型トランジスタＴ２５とによってインバータを構成する。出力制御部分５００は、出力端Ｇ（Ｎ）の出力する走査信号に対して制御を行い、シーケンスの適合する走査信号を出力する。
出力バッファ部分６００は、第３０Ｐ型トランジスタＴ３０と、第３１Ｎ型トランジスタＴ３１と、第３２Ｐ型トランジスタＴ３２と、第３３Ｎ型トランジスタＴ３３と、第３４Ｐ型トランジスタＴ３４と、第３５Ｎ型トランジスタＴ３５とを含む。第３０Ｐ型トランジスタＴ３０は、ゲート電極が第２９Ｎ型トランジスタＴ２９のソース電極に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第３１Ｎ型トランジスタＴ３１のソース電極に電気的に接続する。第３１Ｎ型トランジスタＴ３１は、ゲート電極が第２９Ｎ型トランジスタＴ２９のソース電極に電気的に接続し、ソース電極が第３０Ｐ型トランジスタＴ３０のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第３２Ｐ型トランジスタＴ３２は、ゲート電極が第３０Ｐ型トランジスタＴ３０のドレイン電極に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第３３Ｎ型トランジスタＴ３３のソース電極に電気的に接続する。第３３Ｎ型トランジスタＴ３３は、ゲート電極が第３０Ｐ型トランジスタＴ３０のドレイン電極に電気的に接続し、ソース電極が第３２Ｐ型トランジスタＴ３２のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第３４Ｐ型トランジスタＴ３４は、ゲート電極が第３２Ｐ型トランジスタＴ３２のドレイン電極に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が出力端Ｇ（Ｎ）に電気的に接続する。第３５Ｎ型トランジスタＴ３５は、ゲート電極が第３２Ｐ型トランジスタＴ３２のドレイン電極に電気的に接続し、ソース電極が出力端Ｇ（Ｎ）に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。
第３０Ｐ型トランジスタＴ３０と、第３１Ｎ型トランジスタＴ３１と、第３２Ｐ型トランジスタＴ３２と、第３３Ｎ型トランジスタＴ３３と、第３４Ｐ型トランジスタＴ３４と、第３５Ｎ型トランジスタＴ３５とによって、それぞれ３つのインバータを構成し、シーケンスを調整した走査信号に対して調整を行い、同時に負荷能力を高める。
図２、３に開示するように、この発明による低温ポリシリコン薄膜トランジスタＧＯＡ回路の第１段の接続関係において、第５Ｐ型トランジスタＴ５のゲート電極と、第７Ｎ型トランジスタＴ７のゲート電極とのいずれもが回路の起動信号端ＳＴＶに電気的に接続する。最後の１段の接続関係においては、第３Ｐ型トランジスＴ３タのソース電極と、第４Ｎ型トランジスタＴ４のソース電極と、第６Ｐ型トランジスタＴ６のゲート電極と、第８Ｎ型トランジスタＴ８のゲート電極とは、いずれも回路の起動信号端ＳＴＶに電気的に接続する。
図５は、この発明による低温ポリシリコン薄膜トランジスタＧＯＡ回路のキーポイントノードの波形図である。図５の開示から明らかなように、それぞれのキーポイントノードの波形は、設計の要求を満たしている。第２低周波信号ＤＵと第１低周波信号ＵＤとが逆方向に走査する場合は直流高低電位に相当する。シーケンス信号ＣＫ（Ｍ）は４組のシーケンス信号を含み、それぞれ第１シーケンス信号ＣＫ（１）と、第２シーケンス信号ＣＫ（２）と、第３シーケンス信号ＣＫ（３）と、第４シーケンス信号ＣＫ（４）である、シーケンス信号ＣＫ（Ｍ）が第４シーケンス信号ＣＫ（４）である。Ｍ＋２段シーケンス信号ＣＫ（Ｍ＋２）は第２シーケンス信号ＣＫ（２）である。シーケンス信号ＣＫ（Ｍ）が第３シーケンス信号ＣＫ（３）である場合、第Ｍ＋２段シーケンス信号ＣＫ（Ｍ＋２）は第１シーケンス信号ＣＫ（１）である。シーケンス信号ＣＫ（Ｍ）が第４シーケンス信号ＣＫ（４）である場合、第Ｍ＋１段シーケンス信号ＣＫ（Ｍ＋１）は第１シーケンス信号ＣＫ（１）である。シーケンス信号ＣＫ（Ｍ）のパルス信号はＣＫ（１）からＣＫ（４）の順序で到来する。第２シーケンス信号ＣＫ（２）は第１段の出力端Ｇ（１）の出力信号に対応する。第１シーケンス信号ＣＫ（１）は第２段の出力端Ｇ（２）の出力信号に対応する。第４シーケンス信号ＣＫ（４）は第３段の出力端Ｇ（３）の出力信号に対応する。第３シーケンス信号ＣＫ（３）は第４段の出力端Ｇ（４）の出力信号に対応する。その他は、これらを以て類推する。
図４は、この発明による低温ポリシリコン薄膜トランジスタＧＯＡ回路の第２の実施の形態の回路図である。図４に開示するように、第２の実施の形態は、第２出力制御部分５０１と第２出力バッファ部分６０１とをさらに含む点において第１の実施の形態と異なる。第２出力制御部分５０１は出力制御部分５００と駆動出力端ＳＴ（Ｎ）と第Ｍ＋１段シーケンス信号ＣＫ（Ｍ＋１）と高電位電源Ｈと低電位電源Ｌとに電気的に接続する。第２バッファ部分６０１は第２出力制御部分５０１と第Ｎ−１段ＧＯＡユニットの出力端Ｇ（Ｎ−１）と高電位電源Ｈと低電位電源Ｌとに電気的に接続する。
第２出力制御部分５０１は、第３６Ｐ型トランジスタＴ３６と、第３７Ｎ型トランジスタＴ３７と、第３８Ｐ型トランジスタＴ３８と、第３９Ｎ型トランジスタＴ３９とを含む。第３６Ｐ型トランジスタＴ３６は、ゲート電極が駆動出力端ＳＴ（Ｎ）に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第３９Ｎ型トランジスタＴ３９のソース電極に電気的に接続する。第３７Ｎ型トランジスタＴ３７は、ゲート電極が駆動出力端ＳＴ（Ｎ）に電気的に接続し、ソース電極が第３９Ｎ型トランジスタＴ３９のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第３８Ｐ型トランジスＴ３８は、ゲート電極が第Ｍ＋１シーケンス信号ＣＫ（Ｍ＋１）に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第３９Ｎ型トランジスタＴ３９のソース電極に電気的に接続する。第３９Ｎ型トランジスタＴ３９は、ゲート電極が第Ｍ＋１段シーケンス信号ＣＫ（Ｍ＋１）に電気的に接続し、ソース電極が第３６Ｐ型トランジスタＴ３６のドレイン電極に電気的に接続し、ドレイン電極が第３７Ｎ型トランジスタＴ３７のソース電極に電気的に接続する。
第２バッファ部分６０１は、第４０Ｐ型トランジスタＴ４０と、第４１Ｎ型トランジスタＴ４１と、第４２Ｐ型トランジスタＴ４２と、第４３Ｎ型トランジスタＴ４３と、第４４Ｐ型トランジスタＴ４４と、第４５Ｎ型トランジスタＴ４５とを含む。第４０Ｐ型トランジスタＴ４０は、ゲート電極が第３９Ｎ型トランジスタＴ３９のソース電極に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第４１Ｎ型トランジスタＴ４１のソース電極に電気的に接続する。第４１Ｎ型トランジスタＴ４１は、ゲート電極が第３９Ｎ型トランジスタＴ３９のソース電極に電気的に接続し、ソース電極が第４０Ｐ型トランジスタＴ４０のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第４２Ｐ型トランジスタＴ４２は、ゲート電極が第４０Ｐ型トランジスタＴ４０のドレイン電極に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第４３Ｎ型トランジスタＴ４３のソース電極に電気的に接続する。第４３Ｎ型トランジスタＴ４３は、ゲート電極が第４０Ｐ型トランジスタＴ４０のドレイン電極に電気的に接続し、ソース電極が第４２Ｐ型トランジスタＴ４２のドレイン電極に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。第４４Ｐ型トランジスタＴ４４は、ゲート電極が第４２Ｐ型トランジスタＴ４２のドレイン電極に電気的に接続し、ソース電極が高電位電源Ｈに電気的に接続し、ドレイン電極が第Ｎ−１段ＧＯＡユニットの出力端Ｇ（Ｎ-１）に電気的に接続する。第４５Ｎ型トランジスタＴ４５は、ゲート電極が第４２Ｐ型トランジスタＴ４２のドレイン電極に電気的に接続し、ソース電極が第Ｎ−１段ＧＯＡユニットの出力端Ｇ（Ｎ−１）に電気的に接続し、ドレイン電極が低電位電源Ｌに電気的に接続する。
第２出力制御部５０１の第３６Ｐ型トランジスタＴ３６と、第３７Ｎ型トランジスタＴ３７と、第３８Ｐ型トランジスタＴ３８と、第３９Ｎ型トランジスタＴ３９とによってＮＡＮＤゲートロジックユニットを構成し、第Ｎ−１段ＧＯＡユニットの出力端Ｇ（Ｎ−１）の出力する走査信号に対して制御を行ない、シーケンスに適合した走査信号を出力するために用いられる。第２バッファ部分６０１の第４０Ｐ型トランジスタＴ４０と、第４１Ｎ型トランジスタＴ４１と、第４２Ｐ型トランジスタＴ４２と、第４３Ｎ型トランジスタＴ４３、第４４Ｐ型トランジスタＴ４４と、第４５Ｎ型トランジスタＴ４５とによって、それぞれ３つのインバータを構成し、シーケンスを調整した走査信号に対して調整を行い、同時に負荷能力を高めるために用いる。第２制御部分５０１と第２バッファ部分６０１は駆動信号端ＳＴ（Ｎ）の出力信号と第Ｍ＋１段シーケンス信号ＣＫ（Ｍ＋１）に基づき、第Ｎ-１段ＧＯＡユニットの出力端Ｇ（Ｎ−１）から前１段の走査信号を出力して単一段ＧＯＡユニットの制御による２段の回路の逆方向への走査出力の制御を実現する。
第２出力制御部分５０１と第２出力バッファ６０１を加えることによって、単一段ＧＯＡユニットによる２段の回路の逆方向への走査出力の制御を達成するという効果が得られ、かつ第２出力制御部分５０１と出力制御部分５００とが一つの駆動出力端ＳＴ（Ｎ）を共有する。駆動出力端ＳＴ（Ｎ）を共有することでＴＦＴの数を減少させることができ、極細のフレーム、もしくはフレームレスの設計を実現することができる。
以上をまとめると、この発明による低温ポリシリコン薄膜トランジスタＧＯＡ回路は、逆方向のスキャン伝送に用いるものであって、第Ｎ段ＧＯＡユニットに複数のＮ型トランジスタと複数のＰ型トランジスタとを採用し、伝送部分と、伝送制御部分と、データストレージ部分と、データ消去部分と、出力制御部分と、出力バッファ部分とを含む。該伝送部分は伝送ゲートを具え、該伝送制御部分はＮＯＲゲートロジックユニットと、インバータと、伝送ゲートとを具える。該データストレージ部分はシーケンスインバータと、インバータとを具え、該出力制御部分はＮＡＮＤゲートロジックユニットと、インバータとを具える。該出力バッファ部分はインバータを具える。伝送ゲートを採用して上下段へ信号伝送を行い、ＮＯＲゲートロジックユニットとＮＡＮＤゲートロジックユニットとを採用して信号に対して転換を行ない、シーケンスインバータとインバータとを用いて保存と伝送を行ってＬＴＰＳ単一型ＴＦＴ素子の回路が安定性に欠け、かつ消費電力が大きいという問題を解決し、かつ単一型ＧＯＡ回路のＴＦＴの漏電問題を改善して回路の性能を向上させる。第２出力制御部分と第２出力バッファ部分とを設けることによって、駆動出力端の共有を実現し、単一段ＧＯＡユニットによる２段の回路の順方向へのスキャン出力を制御し、ＴＦＴの数を節減して極細のフレーム、又はフレームレスの設計を実現する。
以上述べたことについて、当業者の技術者がこの発明の技術プランと技術思想に基づいて各種の修正、変更を加えることは可能である。但し、これら修正、変更はいずれもこの発明の特許請求の範囲に含まれるものとする。
１００ 伝送部分
２００ 伝送制御部分
３００ データストレージ部分
４００ データ消去部分
５００ 出力制御部分
５０１ 第２出力制御部分
６００ 出力バッファ部分
６０１ 第２出力バッファ部分
ＣＫ（１） 第１シーケンス信号
ＣＫ（２） 第２シーケンス信号
ＣＫ（３） 第３シーケンス信号
ＣＫ（４） 第４シーケンス信号
ＣＫ（Ｍ） シーケンス信号
ＣＫ（Ｍ＋１） シーケンス信号
ＣＫ（Ｍ−２） シーケンス信号
ＤＵ 第２低周波信号
Ｇ（Ｎ） 出力端
Ｇ（１） 出力端
Ｇ（２） 出力端
Ｇ（Ｎ＋１） 出力端
Ｇ（Ｎ−１） 出力端
Ｈ 高電位電源
Ｌ 低電位電源
Ｑ（Ｎ） 第１ノード
Ｒｅｓｅｔ リセット信号
ＳＴ（Ｎ） 駆動出力端
ＳＴ（Ｎ＋１） 駆動出力端
ＳＴ（Ｎ−１） 駆動出力端
ＳＴＶ 起動信号端
Ｔ３ 第３Ｐ型トランジスタ
Ｔ４ 第４Ｎ型トランジスタ
Ｔ５ 第５Ｐ型トランジスタ
Ｔ６ 第６Ｐ型トランジスタ
Ｔ７ 第７Ｎ型トランジスタ
Ｔ８ 第８Ｎ型トランジスタ
Ｔ９ 第９Ｐ型トランジスタ
Ｔ１０ 第１０Ｎ型トランジスタ
Ｔ１１ 第１１Ｐ型トランジスタ
Ｔ１２ 第１２Ｎ型トランジスタ
Ｔ１３ 第１３Ｎ型トランジスタ
Ｔ１４ 第１４Ｐ型トランジスタ
Ｔ１９ 第１９Ｐ型トランジスタ
Ｔ２０ 第２０Ｐ型トランジスタ
Ｔ２１ 第２１Ｎ型トランジスタ
Ｔ２２ 第２２Ｎ型トランジスタ
Ｔ２３ 第２３Ｐ型トランジスタ
Ｔ２４ 第２４Ｐ型トランジスタ
Ｔ２５ 第２５Ｎ型トランジスタ
Ｔ２６ 第２６Ｐ型トランジスタ
Ｔ２７ 第２７Ｎ型トランジスタ
Ｔ２８ 第２８Ｐ型トランジスタ
Ｔ２９ 第２９Ｎ型トランジスタ
Ｔ３０ 第３０Ｐ型トランジスタ
Ｔ３１ 第３１Ｎ型トランジスタ
Ｔ３２ 第３２Ｐ型トランジスタ
Ｔ３３ 第３３Ｎ型トランジスタ
Ｔ３４ 第３４Ｐ型トランジスタ
Ｔ３５ 第３５Ｎ型トランジスタ
Ｔ３６ 第３６Ｐ型トランジスタ
Ｔ３７ 第３７Ｎ型トランジスタ
Ｔ３８ 第３８Ｐ型トランジスタ
Ｔ３９ 第３９Ｎ型トランジスタ
Ｔ４０ 第４０Ｐ型トランジスタ
Ｔ４１ 第４１Ｎ型トランジスタ
Ｔ４２ 第４２Ｐ型トランジスタ
Ｔ４３ 第４３Ｎ型トランジスタ
Ｔ４４ 第４４Ｐ型トランジスタ
Ｔ４５ 第４５Ｎ型トランジスタ
ＵＤ 第１低周波信号

Claims (13)

  1. 逆方向のスキャン伝送に用いる低温ポリシリコン薄膜トランジスタＧＯＡ回路であって、
    カスケード接続する複数のＧＯＡユニットを含んでなり、
    Ｎを正の整数に設定し、
    第Ｎ段ＧＯＡユニットが複数のＮ型トランジスタと複数のＰ型トランジスタとを採用し、
    該第Ｎ段ＧＯＡユニットが、伝送部分と、伝送制御部分と、データストレージ部分と、データ消去部分と、出力制御部分と、出力バッファ部分と、を含み、
    該伝送部分は、第１低周波信号と、第２低周波信号と、該第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端と、該データストレージ部分と、に電気的に接続し、
    該伝送制御部分は、該第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端と、該第Ｎ段ＧＯＡユニットの前段である第Ｎ−１段ＧＯＡユニットの駆動出力端と、第Ｍ＋２段シーケンス信号と、高電位電源と、低電位電源と、データストレージ部分と、に電気的に接続し、
    該データストレージ部分は、該伝送部分と、該伝送制御部分と、該データ消去部分と、高電位電源と、低電位電源と、に電気的に接続し、
    該データ消去部分は、該データストレージ部分と、該出力制御部分と、高電位電源と、リセット信号端と、に電気的に接続し、
    該出力制御部分は、該データ消去部分と、該出力バッファ部分と、駆動出力端と、シーケンス信号と、高電位電源と、低電位電源と、に電気的に接続し、
    該出力バッファ部分は、出力制御部分と、出力端と、高電位電源と、低電位電源と、に電気的に接続し、
    該第１低周波信号は直流低電位に相当し、該第２低周波信号は直流高電位に相当し、
    該伝送部分は、第３Ｐ型トランジスタと第４Ｎ型トランジスタとを含み、
    該第３Ｐ型トランジスタは、ゲート電極が第１低周波信号に電気的に接続し、ソース電極が第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、
    該第４Ｎ型トランジスタは、ゲート電極が第２低周波信号に電気的に接続し、ソース電極が第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、
    該伝送制御部分は、第５Ｐ型トランジスタと、第６Ｐ型トランジスタと、第７Ｎ型トランジスタと、第８Ｎ型トランジスタと、第９Ｐ型トランジスタと、第１０Ｎ型トランジスタと、第１１Ｐ型トランジスタと、第１２Ｎ型トランジスタと、を含み、
    該第５Ｐ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの前段である第Ｎ−１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が第６Ｐ型トランジスタのソース電極に電気的に接続し、
    該第６Ｐ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が該第５Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第７Ｎ型トランジスタのソース電極に電気的に接続し、
    該第７Ｎ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの前段である第Ｎ−１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第８Ｎ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第９Ｐ型トランジスタは、ゲート電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第１０Ｎ型トランジスタのソース電極に電気的に接続し、
    該第１０Ｎ型トランジスタは、ゲート電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が第９Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第１１Ｐ型トランジスタは、ゲート電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が該第１２Ｎ型トランジスタのソース電極に電気的に接続し、ドレイン電極が第Ｍ＋２段シーケンス信号に電気的に接続し、
    該第１２Ｎ型トランジスタは、ゲート電極が該第９Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が該第１１Ｐ型トランジスタのソース電極に電気的に接続し、ドレイン電極が第Ｍ＋２段シーケンス信号に電気的に接続し、
    該データストレージ部分は、第１３Ｎ型トランジスタと、第１４Ｐ型トランジスタと、第１９Ｐ型トランジスタと、第２０Ｐ型トランジスタと、第２１Ｎ型トランジスタと、第２２Ｎ型トランジスタとを含み、該第１３Ｎ型トランジスタは、ゲート電極が該第１１Ｐ型トランジスタのソース電極に電気的に接続し、ソース電極が該第１４Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第１４Ｐ型トランジスタは、ゲート電極が該第１１Ｐ型トランジスタのソース電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が第１３Ｎ型トランジスタのソース電極に電気的に接続し、
    第１９Ｐ型トランジスタは、ゲート電極が該第１３Ｎ型トランジスタのゲート電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２０Ｐ型トランジスタのソース電極に電気的に接続し、
    該第２０Ｐ型トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が該第１９Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第２１Ｎ型トランジスタのソース電極に電気的に接続し、
    該第２１Ｎ型トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が該第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第２２Ｎ型トランジスタのソース電極に電気的に接続し、
    該第２２Ｎ型トランジスタは、ゲート電極が該第１３Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が該第２１Ｎ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該データ消去部分は第２３Ｐ型トランジスタを含み、該第２３Ｐ型トランジスタは、ゲート電極がリセット信号端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、
    該出力制御部分は、第２４Ｐ型トランジスタと、第２５Ｎ型トランジスタと、第２６Ｐ型トランジスタと、第２７Ｎ型トランジスタと、第２８Ｐ型トランジスタと、第２９Ｎ型トランジスタとを含み、該第２４Ｐ型トランジスタは、ゲート電極が該第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が駆動出力端に電気的に接続し、
    該第２５Ｎ型トランジスタは、ゲート電極が第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が駆動出力端に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第２６Ｐ型トランジスタは、ゲート電極が駆動出力端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２９Ｎ型トランジスタのソース電極に電気的に接続し、
    該第２７Ｎ型トランジスタは、ゲート電極が駆動出力端に電気的に接続し、ソース電極が該第２９Ｎ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第２８Ｐ型トランジスタは、ゲート電極がシーケンス信号に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２９Ｎ型トランジスタのソース電極に電気的に接続し、
    該第２９Ｎ型トランジスタは、ゲート電極がシーケンス信号に電気的に接続し、ソース電極が該第２６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第２７Ｎ型トランジスタのソース電極に電気的に接続し、
    該出力バッファ部分は、第３０Ｐ型トランジスタと、第３１Ｎ型トランジスタと、第３２Ｐ型トランジスタと、第３３Ｎ型トランジスタと、第３４Ｐ型トランジスタと、第３５Ｎ型トランジスタとを含み、
    該第３０Ｐ型トランジスタは、ゲート電極が第２９Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が第３１Ｎ型トランジスタのソース電極に電気的に接続し、
    該第３１Ｎ型トランジスタは、ゲート電極が該第２９Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が該第３０Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第３２Ｐ型トランジスタは、ゲート電極が該第３０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第３３Ｎ型トランジスタのソース電極に電気的に接続し、
    該第３３Ｎ型トランジスタは、ゲート電極が該第３０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が該第３２Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第３４Ｐ型トランジスタは、ゲート電極が該第３２Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が出力端に電気的に接続し、
    該第３５Ｎ型トランジスタは、ゲート電極が該第３２Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が出力端に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  2. 請求項１に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記低温ポリシリコン薄膜トランジスタＧＯＡ回路が、第２出力制御部分と第２出力バッファ部分とをさらに含み、該第２出力制御部分が出力制御部分と駆動出力端と第Ｍ＋１段シーケンス信号と高電位電源と低電位電源とに電気的に接続し、該第２出力バッファ部分が該第２出力制御部分と第Ｎ−１段ＧＯＡユニットの出力端と高電位電源と低電位電源とに電気的に接続し、
    該第２出力制御部分が第３６Ｐ型トランジスタと、第３７Ｎ型トランジスタと、第３８Ｐ型トランジスタと、第３９Ｎ型トランジスタとを含み、
    該第３６Ｐ型トランジスタは、ゲート電極が駆動出力端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第３９Ｎ型トランジスタのソース電極に電気的に接続し、
    該第３７Ｎ型トランジスタは、ゲート電極が駆動出力端に電気的に接続し、ソース電極が該第３９Ｎ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第３８Ｐ型トランジスタは、ゲート電極が第Ｍ＋１段シーケンス信号に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第３９Ｎ型トランジスタのソース電極に電気的に接続し、
    該第３９Ｎ型トランジスタは、ゲート電極が第Ｍ＋１段シーケンス信号に電気的に接続し、ソース電極が該第３６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第３７Ｎ型トランジスタのソース電極に電気的に接続し、
    該第２出力バッファ部分が第４０Ｐ型トランジスタと、第４１Ｎ型トランジスタと、第４２Ｐ型トランジスタと、第４３Ｎ型トランジスタと、第４４Ｐ型トランジスタと、第４５Ｎ型トランジスタとを含み、
    該第４０Ｐ型トランジスタは、ゲート電極が該第３９Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第４１Ｎ型トランジスタのソース電極に電気的に接続し、
    該第４１Ｎ型トランジスタは、ゲート電極が該第３９Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が該第４０Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第４２Ｐ型トランジスタは、ゲート電極が該第４０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第４３Ｎ型トランジスタのソース電極に電気的に接続し、
    該第４３Ｎ型トランジスタは、ゲート電極が第４０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が第４２Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第４４Ｐ型トランジスタは、ゲート電極が該第４２Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が第Ｎ−１段ＧＯＡユニットの出力端に電気的に接続し、
    該第４５Ｎ型トランジスタは、ゲート電極が該第４２Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が第Ｎ‐１段ＧＯＡユニットの出力端に電気的に接続し、ドレイン電極が低電位電源に電気的に接続する
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  3. 請求項１に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記低温ポリシリコン薄膜トランジスタＧＯＡ回路の第１段の接続関係において、該第５Ｐ型トランジスタのゲート電極と、該第７Ｎ型トランジスタのゲート電極とが、いずれも回路の起動信号端に電気的に接続する
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  4. 請求項１に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記低温ポリシリコン薄膜トランジスタＧＯＡ回路の最後の１段の接続関係において、該第３Ｐ型トランジスタのソース電極と、該第４Ｎ型トランジスタのソース電極と、該第６Ｐ型トランジスタのゲート電極と、該第８Ｎ型トランジスタのゲート電極とのいずれもが回路の起動信号に電気的に接続する
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  5. 請求項１に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記伝送部分の前記第３Ｐ型トランジスタと前記第４Ｎ型トランジスタとによって伝送ゲートを形成し、第Ｎ＋１段ＧＯＡユニットの駆動出力端信号をデータストレージ部分へ向かう逆方向の伝送を行わせるために用いる
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  6. 請求項１に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記伝送制御部分の前記第５Ｐ型トランジスタと前記第６Ｐ型トランジスタと前記第７Ｎ型トランジスタと前記第８Ｎ型トランジスタとによってＮＯＲゲートロジックユニットを構成し、
    前記第９Ｐ型トランジスタと前記第１０Ｎ型トランジスタとによってインバータを構成し、
    前記第１１Ｐ型トランジスタと前記第１２Ｎ型トランジスタとによって伝送ゲートを構成し、
    該伝送制御部分が第Ｍ＋２段シーケンス信号を制御し、かつデータストレージ部分に伝送するために用いられる
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  7. 請求項１に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記データストレージ部分の前記第１９Ｐ型トランジスタと前記第２０Ｐ型トランジスタと前記第２１Ｎ型トランジスタと前記第２２Ｎ型トランジスタとによってシーケンスインバータを構成し、
    前記第１３Ｎ型トランジスタと前記第１４Ｐ型トランジスタとによってインバータを構成し、
    該データストレージ部分が、第Ｎ＋１段ＧＯＡユニットの駆動出力端と第Ｍ＋２段シーケンス信号から入力される信号に対して保存と伝送を行うために用いられる
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  8. 請求項１に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記データ消去部分が回路の駆動出力端に対して適時の電位消去を行う
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  9. 請求項１に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記伝送制御部分の前記第２６Ｐ型トランジスタと前記第２７Ｎ型トランジスタと前記第２８Ｐ型トランジスタと前記第２９Ｎ型トランジスタとによってＮＡＮＤゲートロジックユニットを構成し、
    前記第２４Ｐ型トランジスタと前記第２５Ｎ型トランジスタとによってインバータを構成し、
    該出力制御部分が出力端の出力する走査信号に対して制御を行い、シーケンスの適合する走査信号を出力するために用いられる
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  10. 請求項１に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記出力バッファ部分において、前記第３０Ｐ型トランジスタと前記第３１Ｎ型トランジスタの組、前記第３２Ｐ型トランジスタと前記第３３Ｎ型トランジスタの組、前記第３４Ｐ型トランジスタと前記第３５Ｎ型トランジスタの組、によって、それぞれ３つのインバータを構成してシーケンスを調整した走査信号に対して調整を行い、同時に負荷能力を高めるために用いる
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  11. 請求項２に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記第２出力制御部分の前記第３６Ｐ型トランジスタと、前記第３７Ｎ型トランジスタと、前記第３８Ｐ型トランジスタと、前記第３９Ｎ型トランジスタと、によってＮＡＮＤゲートロジックユニットを構成し、第Ｎ−１段ＧＯＡユニットの出力端の出力する走査信号に対して制御を行ない、シーケンスに適合した走査信号を出力するために用いられ、
    該第２出力バッファ部分において、前記第４０Ｐ型トランジスタと前記第４１Ｎ型トランジスタの組、前記第４２Ｐ型トランジスタと前記第４３Ｎ型トランジスタの組、前記第４４Ｐ型トランジスタと前記第４５Ｎ型トランジスタの組、によって、それぞれ３つのインバータを構成し、シーケンスを調整した走査信号に対して調整を行い、同時に負荷能力を高めるために用いられ、
    該第２出力制御部分と該第２出力バッファ部分が駆動信号端の出力信号と第Ｍ＋１段シーケンス信号に基づき、第Ｎ−１段ＧＯＡユニットの出力端から前段の走査信号を出力することで、単一段ＧＯＡユニットの制御によって２段の回路の逆方向への走査出力を制御する
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  12. 請求項２に記載の低温ポリシリコン薄膜トランジスタＧＯＡ回路において、
    前記シーケンス信号が、第１シーケンス信号と、第２シーケンス信号と、第３シーケンス信号と、第４シーケンス信号の４組のシーケンス信号を含み、かつ、
    該シーケンス信号が該第４シーケンス信号である場合、第Ｍ＋２段シーケンス信号が該第２シーケンス信号であって、
    該シーケンス信号が該第３シーケンス信号である場合、第Ｍ＋２段シーケンス信号が該第１シーケンス信号であって、
    該シーケンス信号が該第４シーケンス信号である場合、第Ｍ＋１段シーケンス信号が該第１シーケンス信号である
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
  13. 逆方向のスキャン伝送に用いる低温ポリシリコン薄膜トランジスタＧＯＡ回路であって、
    カスケード接続する複数のＧＯＡユニットを含んでなり、
    Ｎを正の整数に設定し、
    第Ｎ段ＧＯＡユニットが複数のＮ型トランジスタと複数のＰ型トランジスタとを採用し、
    該第Ｎ段ＧＯＡユニットが、伝送部分と、伝送制御部分と、データストレージ部分と、データ消去部分と、出力制御部分と、出力バッファ部分と、を含み、
    該伝送部分は第１低周波信号と、第２低周波信号と、該第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端と、該データストレージ部分とに電気的に接続し、
    該伝送制御部分は、該第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端と、該第Ｎ段ＧＯＡユニットの前段である第Ｎ−１段ＧＯＡユニットの駆動出力端と、第Ｍ＋２段シーケンス信号と、高電位電源と、低電位電源と、データストレージ部分と、に電気的に接続し、
    該データストレージ部分は該伝送部分と、該伝送制御部分と、該データ消去部分と、高電位電源と、低電位電源とに電気的に接続し、
    該データ消去部分は、該データストレージ部分と、該出力制御部分と、高電位電源と、リセット信号端とに電気的に接続し、
    該出力制御部分は、該データ消去部分と、該出力バッファ部分と、駆動出力端と、と、シーケンス信号と、高電位電源と、低電位電源とに電気的に接続し、
    該出力バッファ部分は、出力制御部分と、出力端と、高電位電源と、低電位電源とに電気的に接続し、
    該第１低周波信号は直流低電位に相当し、該第２低周波信号は直流高電位に相当し、
    該伝送部分は、第３Ｐ型トランジスタと第４Ｎ型トランジスタとを含み、
    該第３Ｐ型トランジスタは、ゲート電極が第１低周波信号に電気的に接続し、ソース電極が第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、
    該第４Ｎ型トランジスタは、ゲート電極が第２低周波信号に電気的に接続し、ソース電極が第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ドレイン電極が第１ノードに電気的に接続し、
    該伝送制御部分は、第５Ｐ型トランジスタと、第６Ｐ型トランジスタと、第７Ｎ型トランジスタと、第８Ｎ型トランジスタと、第９Ｐ型トランジスタと、第１０Ｎ型トランジスタと、第１１Ｐ型トランジスタと、第１２Ｎ型トランジスタと、を含み、
    該第５Ｐ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの前段である第Ｎ−１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が第６Ｐ型トランジスタのソース電極に電気的に接続し、
    該第６Ｐ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が該第５Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第７Ｎ型トランジスタのソース電極に電気的に接続し、
    該第７Ｎ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの前段である第Ｎ−１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第８Ｎ型トランジスタは、ゲート電極が第Ｎ段ＧＯＡユニットの次の１段である第Ｎ＋１段ＧＯＡユニットの駆動出力端に電気的に接続し、ソース電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第９Ｐ型トランジスタは、ゲート電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第１０Ｎ型トランジスタのソース電極に電気的に接続し、
    該第１０Ｎ型トランジスタは、ゲート電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が第９Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第１１Ｐ型トランジスタは、ゲート電極が該第６Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が該第１２Ｎ型トランジスタのソース電極に電気的に接続し、ドレイン電極が第Ｍ＋２段シーケンス信号に電気的に接続し、
    該第１２Ｎ型トランジスタは、ゲート電極が該第９Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が該第１１Ｐ型トランジスタのソース電極に電気的に接続し、ドレイン電極が第Ｍ＋２段シーケンス信号に電気的に接続し、
    該データストレージ部分は、第１３Ｎ型トランジスタと、第１４Ｐ型トランジスタと、第１９Ｐ型トランジスタと、第２０Ｐ型トランジスタと、第２１Ｎ型トランジスタと、第２２Ｎ型トランジスタとを含み、
    該第１３Ｎ型トランジスタは、ゲート電極が該第１１Ｐ型トランジスタのソース電極に電気的に接続し、ソース電極が該第１４Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第１４Ｐ型トランジスタは、ゲート電極が該第１１Ｐ型トランジスタのソース電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が前記第１３Ｎ型トランジスタのソース電極に電気的に接続し、
    前記第１９Ｐ型トランジスタは、ゲート電極が該第１３Ｎ型トランジスタのゲート電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２０Ｐ型トランジスタのソース電極に電気的に接続し、
    該第２０Ｐ型トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が該第１９Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第２１Ｎ型トランジスタのソース電極に電気的に接続し、
    該第２１Ｎ型トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が該第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第２２Ｎ型トランジスタのソース電極に電気的に接続し、
    該第２２Ｎ型トランジスタは、ゲート電極が該第１３Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が該第２１Ｎ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該データ消去部分は第２３Ｐ型トランジスタを含み、該第２３Ｐ型トランジスタは、ゲート電極がリセット信号端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、
    該出力制御部分は、第２４Ｐ型トランジスタと、第２５Ｎ型トランジスタと、第２６Ｐ型トランジスタと、第２７Ｎ型トランジスタと、第２８Ｐ型トランジスタと、第２９Ｎ型トランジスタとを含み、該第２４Ｐ型トランジスタは、ゲート電極が該第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が駆動出力端に電気的に接続し、
    該第２５Ｎ型トランジスタは、ゲート電極が前記第２０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が駆動出力端に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第２６Ｐ型トランジスタは、ゲート電極が駆動出力端に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２９Ｎ型トランジスタのソース電極に電気的に接続し、
    該第２７Ｎ型トランジスタは、ゲート電極が駆動出力端に電気的に接続し、ソース電極が該第２９Ｎ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第２８Ｐ型トランジスタは、ゲート電極がシーケンス信号に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第２９Ｎ型トランジスタのソース電極に電気的に接続し、
    該第２９Ｎ型トランジスタは、ゲート電極がシーケンス信号に電気的に接続し、ソース電極が該第２６Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が該第２７Ｎ型トランジスタのソース電極に電気的に接続し、
    該出力バッファ部分は、第３０Ｐ型トランジスタと、第３１Ｎ型トランジスタと、第３２Ｐ型トランジスタと、第３３Ｎ型トランジスタと、第３４Ｐ型トランジスタと、第３５Ｎ型トランジスタとを含み、
    該第３０Ｐ型トランジスタは、ゲート電極が前記第２９Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が前記第３１Ｎ型トランジスタのソース電極に電気的に接続し、
    該第３１Ｎ型トランジスタは、ゲート電極が該第２９Ｎ型トランジスタのソース電極に電気的に接続し、ソース電極が該第３０Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第３２Ｐ型トランジスタは、ゲート電極が該第３０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が該第３３Ｎ型トランジスタのソース電極に電気的に接続し、
    該第３３Ｎ型トランジスタは、ゲート電極が該第３０Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が該第３２Ｐ型トランジスタのドレイン電極に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該第３４Ｐ型トランジスタは、ゲート電極が該第３２Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が高電位電源に電気的に接続し、ドレイン電極が出力端に電気的に接続し、
    該第３５Ｎ型トランジスタは、ゲート電極が該第３２Ｐ型トランジスタのドレイン電極に電気的に接続し、ソース電極が出力端に電気的に接続し、ドレイン電極が低電位電源に電気的に接続し、
    該伝送部分の前記第３Ｐ型トランジスタと前記第４Ｎ型トランジスタとによって伝送ゲートを形成し、第Ｎ＋１段ＧＯＡユニットの駆動出力端信号をデータストレージ部分へ向かう逆方向の伝送を行わせるために用い、
    該伝送制御部分の前記第５Ｐ型トランジスタと、前記第６Ｐ型トランジスタと、前記第７Ｎ型トランジスタと、前記第８Ｎ型トランジスタと、によってＮＯＲゲートロジックユニットを構成し、
    前記第９Ｐ型トランジスタと前記第１０Ｎ型トランジスタとによってインバータを構成し、前記第１１Ｐ型トランジスタと前記第１２Ｎ型トランジスタとによって伝送ゲートを構成し、該伝送制御部分が第Ｍ＋２段シーケンス信号を制御し、かつデータストレージ部分に伝送するために用いられ、
    該データストレージ部分の前記第１９Ｐ型トランジスタと、前記第２０Ｐ型トランジスタと、前記第２１Ｎ型トランジスタと、前記第２２Ｎ型トランジスタとによってシーケンスインバータを構成し、
    前記第１３Ｎ型トランジスタと前記第１４Ｐ型トランジスタとによってインバータを構成し、
    該データストレージ部分が、第Ｎ＋１段ＧＯＡユニットの駆動出力端と第Ｍ＋２段シーケンス信号から入力される信号に対して保存と伝送を行うために用いられ、
    該データ消去部分が回路の駆動出力端に対して適時の電位消去を行ない、
    該伝送制御部分の前記第２６Ｐ型トランジスタと、前記第２７Ｎ型トランジスタと、前記第２８Ｐ型トランジスタと、前記第２９Ｎ型トランジスタとによってＮＡＮＤゲートロジックユニットを構成し、
    前記第２４Ｐ型トランジスタと前記第２５Ｎ型トランジスタとによってインバータを構成し、該出力制御部分が出力端の出力する走査信号に対して制御を行い、シーケンスの適合する走査信号を出力するために用いられ、
    該出力バッファ部分の前記第３０Ｐ型トランジスタと前記第３１Ｎ型トランジスタの組、前記第３２Ｐ型トランジスタと前記第３３Ｎ型トランジスタの組、前記第３４Ｐ型トランジスタと前記第３５Ｎ型トランジスタとの組、によって、それぞれ３つのインバータを構成してシーケンスを調整した走査信号に対して調整を行い、同時に負荷能力を高めるために用いる
    ことを特徴とする低温ポリシリコン薄膜トランジスタＧＯＡ回路。
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