CN104885229A - 薄膜晶体管及其制造方法 - Google Patents

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Abstract

本发明提供一种不具有蚀刻阻挡层的背沟道蚀刻型TFT，TFT的氧化物半导体层对源-漏电极形成时所使用的酸蚀刻溶液的耐性优异，且应力耐受性优异。该TFT的特征在于，是具有氧化物半导体层由Sn及In、以及选自Ga和Zn中的至少1种和O构成的第1氧化物半导体层；以及由选自In、Zn、Sn及Ga中的1种以上的元素和O构成的第2氧化物半导体层的层叠体，按照所述栅极绝缘膜、所述第2氧化物半导体层、所述第1氧化物半导体层的顺序形成，且在薄膜晶体管的层叠方向截面中，通过[100×(源-漏电极端正下方的第1氧化物半导体层的膜厚-第1氧化物半导体层中央部的膜厚)/源-漏电极端正下方的第1氧化物半导体层的膜厚]求出的值为5％以下。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及用于液晶显示器或有机EL显示器等显示装置的薄膜晶体管(Thin Film Transistor、TFT)及其制造方法。
技术背景
非晶(非晶质)氧化物半导体与通用的非晶硅(a-Si)相比，具有高载流子迁移度(也称为场效应迁移率。以下，有时仅称为“迁移率”。)，光学带隙大，能够以低温成膜。因此，期待其面向要求大型、高分辨率、高速驱动的新一代显示器、耐热性低的树脂基板等的应用。
作为所述氧化物半导体，由铟(In)、镓(Ga)、锌(Zn)及氧(O)构成的非晶氧化物半导体(In-Ga-Zn-O、以下有时称作“IGZO”。)、由铟(In)、锌(Zn)、锡(Sn)及氧(O)构成的非晶氧化物半导体(In-Zn-Sn-O、以下有时称作“IZTO”。)由于具有高的迁移率而被使用。
另外，使用了所述氧化物半导体的底栅型TFT的结构大致分为图1(a)所示的具有蚀刻阻挡层9的蚀刻阻挡型(ESL型)、和图1(b)所示的不具有蚀刻阻挡层的背沟道蚀刻型(BCE型)这两种。
上述图1(b)的不具有蚀刻阻挡层的BCE型TFT在制造工序中，不需要蚀刻阻挡层形成的工序，因此生产率优异。
但是，该BCE型TFT的制造工序中存在以下那样的问题。即，在氧化物半导体层上形成源-漏电极用薄膜，在对该源-漏电极用薄膜进行图案化时使用湿蚀刻液(例如包含磷酸、硝酸、醋酸等的酸系蚀刻液)。氧化物半导体层的暴露于所述酸系蚀刻液的部分被削去或受到损伤，其结果是，可能产生TFT特性降低这样的问题。
例如前述的IGZO对于用作源-漏电极的湿蚀刻液的无机酸系湿蚀刻液的可溶性高，极容易被无机酸系湿蚀刻液蚀刻。因此，存在IGZO膜消失而TFT的制作变得困难、或者TFT特性降低等问题。
在上述BCE型TFT中，作为抑制氧化物半导体层的损伤的技术，提出有例如下述的专利文献1～3的技术。这些技术是通过在氧化物半导体层与源-漏电极之间形成牺牲层(或陷入部)，从而抑制对氧化物半导体层的损伤的技术。但是，为了形成上述牺牲层(或陷入部)，需要增加工序。另外，非专利文献1中虽然示出了除去氧化物半导体层表面的损伤层，但难以均匀地除去该损伤层。
现有技术文献
专利文献
专利文献1：日本特开2012-146956号公报
专利文献2：日本特开2011-54812号公报
专利文献3：日本特开2009-4787号公报
非专利文献
非专利文献1：C.-J.Kim et.al，Electrochem.Solid-State Lett.12(4)，H95-H97(2009)
发明内容
发明要解决的课题
本发明是鉴于上述情况而完成的，其目的在于，提供一种不具有蚀刻阻挡层的BCE型TFT，其具备氧化物半导体层，所述氧化物半导体层保持高的场效应迁移率，并且应力耐受性优异(即，相对于光或偏压应力等来说阈值电压的变化量小)。
用于解决课题的手段
能够解决上述课题的本发明的薄膜晶体管的特征在于，是一种在基板上至少依次具有栅电极、栅极绝缘膜、氧化物半导体层、源-漏电极、以及保护所述源-漏电极的保护膜的薄膜晶体管，
所述氧化物半导体层是具有由Sn及In、以及选自Ga和Zn中的至少1种和O构成的第1氧化物半导体层；以及由选自In、Zn、Sn及Ga中的1种以上的元素和O构成的第2氧化物半导体层的层叠体，
所述第2氧化物半导体层在所述栅极绝缘膜上形成，并且，所述第1氧化物半导体层在所述第2氧化物半导体层与所述保护膜或所述源-漏电极之间形成，
且在薄膜晶体管的层叠方向截面中，通过[100×(源-漏电极端正下方的第1氧化物半导体层的膜厚-第1氧化物半导体层中央部的膜厚)/源-漏电极端正下方的第1氧化物半导体层的膜厚]求出的值为5％以下。
在本发明的优选实施方式中，用X射线光电子能谱法测定所述第1氧化物半导体层的表面时，氧1s光谱的强度最高的峰的能量在529.0～531.3eV的范围内。
在本发明的优选实施方式中，所述第1氧化物半导体层满足Sn的含量相对于全部金属元素为9原子％以上且50原子％以下。
在本发明的优选实施方式中，所述第1氧化物半导体层由In、Ga、Zn及Sn和O构成，且将In、Ga、Zn及Sn的合计量设为100原子％时，满足In的含量为15原子％以上且25原子％以下、Ga的含量为5原子％以上且20原子％以下、Zn含量为40原子％以上且60原子％以下、以及Sn的含量为5原子％以上且25原子％以下。
在本发明的优选实施方式中，所述第1氧化物半导体层包含Zn，且其表层的Zn浓度(单位：原子％)为该第1氧化物半导体层的Zn含量(单位：原子％)的1.0～1.6倍。
在本发明的优选实施方式中，所述源-漏电极包含导电性氧化物层，且该导电性氧化物层与所述氧化物半导体层直接接合。
在本发明的优选实施方式中，所述源-漏电极具有如下层叠结构：从氧化物半导体层侧开始依次为导电性氧化物层；和包含选自Al、Cu、Mo、Cr、Ti、Ta及W中的1种以上的元素的1层以上的金属层(X层，包括Al合金层)。
在本发明的优选实施方式中，所述金属层(X层)具有如下层叠结构：从氧化物半导体层侧开始依次为包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层(X2层)；和选自纯Al层、Al合金层、纯Cu层及Cu合金层中的1个以上的金属层(X1层)。
在本发明的优选实施方式中，所述金属层(X层)具有如下层叠结构：从氧化物半导体层侧开始依次为选自纯Al层、Al合金层、纯Cu层及Cu合金层中的1个以上的金属层(X1层)；和包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层(X2层)。
在本发明的优选实施方式中，所述金属层(X层)具有如下层叠结构：从氧化物半导体层侧开始依次为包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层(X2层)；选自纯Al层、Al合金层、纯Cu层及Cu合金层中的1个以上的金属层(X1层)；和包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层(X2层)。
在本发明的优选实施方式中，所述Al合金层包含0.1原子％以上的选自Ni、Co、Cu、Ge、Ta、Mo、Hf、Zr、Ti、Nb、W及稀土元素中的1种以上的元素。
在本发明的优选实施方式中，所述导电性氧化物层由选自In、Ga、Zn及Sn中的1种以上的元素和O构成。
在本发明的优选实施方式中，所述源-漏电极具有如下层叠结构：从氧化物半导体层侧开始依次为由选自Mo、Cr、Ti、Ta及W中的1种以上的元素构成的阻挡金属层；和Al合金层。
在本发明的优选实施方式中，所述源-漏电极中的阻挡金属层由纯Mo或Mo合金构成。
在本发明的优选实施方式中，所述源-漏电极中的Al合金层合计包含0.1～4原子％的选自Ni和Co中的1种以上的元素。
在本发明的优选实施方式中，所述源-漏电极中的Al合金层合计包含0.05～2原子％的选自Cu和Ge中的1种以上的元素。
在本发明的优选实施方式中，所述源-漏电极中的Al合金层还包含选自Nd、Y、Fe、Ti、V、Zr、Nb、Mo、Hf、Ta、Mg、Cr、Mn、Ru、Rh、Pd、Ir、Pt、La、Gd、Tb、Dy、Sr、Sm、Ge及Bi中的至少1种元素。
本发明还包括上述薄膜晶体管的制造方法。该制造方法的特征在于，使用酸系蚀刻液进行形成在所述氧化物半导体层上的所述源-漏电极的图案化，然后，对所述氧化物半导体层的至少暴露于酸系蚀刻液的部分进行氧化处理后，形成所述保护膜。
在优选实施方式中，所述氧化处理为热处理和N2O等离子处理中的至少一种(更优选为热处理和N2O等离子处理)。
在优选实施方式中，所述热处理在130℃以上且400℃以下的加热温度下进行。
发明效果
根据本发明，能够提供一种应力耐受性优异的BCE型TFT，其在BCE型TFT的制造工序中，使在源-漏电极形成时暴露于使用的酸系蚀刻液的第1氧化物半导体层包含Sn，并且该氧化物半导体层在暴露于所述酸系蚀刻液的后实施氧化处理，因此该氧化物半导体层的膜厚均匀且该氧化物半导体层的表面状态良好。
另外，根据本发明的方法，能够以湿蚀刻进行源-漏电极的形成，因此能够容易且以低成本得到特性高的显示装置。
而且，本发明的TFT由于如上所述不具有蚀刻阻挡层，TFT制造工序阻挡掩膜形成工序数少，能够充分削减成本。另外，BCE型TFT由于不像ESL型TFT那样具有蚀刻阻挡层与源-漏电极的重叠部分，因此比起ESL型TFT能够实现TFT的小型化。
附图说明
图1(a)是用于说明现有的薄膜晶体管(ESL型)的示意截面图，图1(b)是用于说明本发明的薄膜晶体管(BCE型)的示意截面图。
图2(a)～(e)是示意性示出本发明的薄膜晶体管中的源-漏电极的截面结构的图。
图3是用于说明本发明的薄膜晶体管的示意截面图。
图4是实施例中的本发明例的FE-SEM(Field Emission-ScanningElectron Microscope)观察照片，图4(b)是将图4(a)的虚线框放大的照片。
图5是实施例中的比较例的FE-SEM观察照片，图5(b)是将图5(a)的虚线框放大的照片。
图6表示实施例中的应力耐受性试验结果(比较例)。
图7表示实施例中的应力耐受性试验结果(本发明例)。
图8表示实施例中的X射线光电子能谱分析(X-ray PhotoelectronSpectroscopy、XPS)观察结果。
图9表示实施例中的分析试样1的XPS(X射线光电子能谱分析)观察结果。
图10表示实施例中的分析试样2的XPS(X射线光电子能谱分析)观察结果。
图11表示实施例中的XPS(X射线光电子能谱分析)观察结果(氧化物半导体层的膜厚方向的组成分布测定结果)。
图12是表示实施例中的热处理温度与表层Zn浓度比的关系的图。
具体实施方式
本发明人等在BCE型TFT中，为了解决上述课题而反复深入研究。其结果是，通过
·使作为第1氧化物半导体层与第2氧化物半导体层的层叠体的氧化物半导体层的、源-漏电极形成时暴露于酸系蚀刻液的第1氧化物半导体层特别地包含Sn；以及
·在TFT制造工序中，在源-漏电极形成后，即，进行酸蚀刻后，对所述氧化物半导体层、特别是第1氧化物半导体层的至少暴露于酸系蚀刻液的部分实施后述的氧化处理，
由此能够利用湿蚀刻(酸蚀刻)除去污染物、损伤。而且发现其结果能够得到氧化物半导体层的膜厚均匀且具有良好的应力耐受性的TFT，从而完成本发明。
首先，对本发明的氧化物半导体层的成分组成和构成进行说明。
本发明的TFT中的氧化物半导体层的特征在于，是第1氧化物半导体层与第2氧化物半导体层的层叠体，源-漏电极形成时暴露于酸系蚀刻液的第1氧化物半导体层包含Sn及In(特别是Sn)作为必须成分。
以下，对第1氧化物半导体层、第2氧化物半导体层分别进行说明。
[第1氧化物半导体层]
第1氧化物半导体层通过包含Sn，酸系蚀刻液导致的该氧化物半导体层的蚀刻被抑制，能够平滑地保持氧化物半导体层的表面。第1氧化物半导体层还包含In。进一步包含选自Ga和Zn中的至少1种。
为了充分地发挥上述效果，第1氧化物半导体层的Sn量(是指相对于第1氧化物半导体层中所含全部金属元素的比例。以下，对于其它金属元素量也同样)优选设为5原子％以上，更优选设为9原子％以上。进一步优选为15原子％以上，更进一步优选为19原子％以上。
另一方面，第1氧化物半导体层的Sn量若过多，则有时应力耐受性降低，并且对氧化物半导体层的加工用湿蚀刻液的蚀刻速率降低。因此，上述Sn量优选为50原子％以下，更优选设为30原子％以下，进一步优选为28原子％以下，更进一步优选为25原子％以下。
在为了形成源-漏电极的湿蚀刻时，第1氧化物半导体层暴露于酸系蚀刻液。但是如上所述通过使第1氧化物半导体层包含Sn，该氧化物半导体层的蚀刻被抑制。更具体来说，酸系蚀刻液导致的氧化物半导体层的蚀刻速率抑制在以下。其结果是，得到的TFT中，源-漏电极端正下方的氧化物半导体层的膜厚、与氧化物半导体层中央部(是指连结源电极端和漏电极端的最短线的中间位置)的膜厚之差[100×(源-漏电极端正下方的氧化物半导体层的膜厚-氧化物半导体层中央部的膜厚)/源-漏电极端正下方的氧化物半导体层的膜厚]被抑制在5％以下。上述膜厚的差大于5％而不均匀地蚀刻的情况下，在氧化物半导体层的同一面内在金属元素间产生蚀刻差，招致组成偏差。所述膜厚的差优选为3％以下，最优选没有差，即为0％。
第1氧化物半导体层还包含In。In是对氧化物半导体层的电阻降低有效的元素。为了有效地体现这样的效果，In量优选为1原子％以上，更优选为3原子％以上，进一步优选为5原子％以上。更进一步优选为15原子％以上。另一方面，In量若过多则应力耐受性容易降低，因此In量优选为25原子％以下，更优选为23原子％以下，进一步优选为20原子％以下。
第1氧化物半导体层进一步包含选自Ga和Zn中的至少1种。
Ga是抑制氧缺损的发生、对应力耐受性提高有效的元素。为了有效地体现这样的效果而含有Ga的情况下，Ga量适宜设为优选5原子％以上、更优选10原子％以上、进一步优选15原子％以上。另一方面，若Ga量过多，则承担电子的导电通路的In、Sn的含量相对地降低，其结果是，迁移率有时降低。因此，Ga量优选为40原子％以下，更优选为30原子％以下，进一步优选为25原子％以下，更进一步优选为20原子％以下。
Zn是影响湿蚀刻速率的元素，是有助于氧化物半导体层的加工时的湿蚀刻性提高的元素。另外，Zn也是得到稳定的非晶结构的氧化物半导体层，并对TFT的稳定且良好的切换操作确保有效的元素。为了充分发挥这些效果，Zn量优选为35原子％以上、更优选40原子％以上、进一步优选45原子％以上为宜。另一方面，若Zn量过多，则氧化物半导体层的加工时湿蚀刻速率变得过快，而容易变得难以形成所期望的图案形状。另外，有时氧化物半导体薄膜结晶化，或In、Sn等的含量相对地减少而应力耐受性劣化。因此，Zn量优选为65原子％以下，更优选为60原子％以下。
作为第1氧化物半导体层，可以举出In-Ga-Zn-Sn-O(IGZTO)等。
所述第1氧化物半导体层在上述In-Ga-Zn-Sn-O(IGZTO)、即由In、Ga、Zn及Sn和O构成的情况下，将In、Ga、Zn及Sn的合计量设为100原子％时，优选满足In的含量为15原子％以上且25原子％以下、Ga的含量为5原子％以上且20原子％以下、Zn含量为40原子％以上且60原子％以下、以及Sn的含量为5原子％以上且25原子％以下。
考虑到上述各金属元素的平衡，第1氧化物半导体层的组成优选设定适当的范围以使所期望的特性有效地发挥。例如可以举出第1氧化物半导体层中所含In、Ga及Sn的比率满足In∶Ga∶Sn(原子比)＝1∶1∶1～2∶2∶1。
[第2氧化物半导体层]
第2氧化物半导体层由选自In、Zn、Sn及Ga中的1种以上的元素和O构成。
构成该第2氧化物半导体层的金属元素(In、Zn、Sn、Ga)的各金属间的比率若在包含这些金属的氧化物具有非晶相、且显示出半导体特性的范围内则没有特别限定。如对上述第1氧化物半导体层中可含的金属元素进行的说明，金属元素的含量对迁移率、湿蚀刻特性造成影响。因此，期望还适当调整第2氧化物半导体层中所含金属元素的含量。例如，由于期望湿蚀刻时的蚀刻速率在第1氧化物半导体层和第2氧化物半导体层中大致设为同等程度，因此按照蚀刻速率比大致成为同等程度(以蚀刻速率比计为0.1～4倍)的方式调整成分组成即可。
作为第2氧化物半导体层，除了In-Zn-Sn-O(IZTO)之外，还可以举出ITO、IGZO、TGZO(Sn-Ga-Zn-O)等。
第1氧化物半导体层和第2氧化物半导体层的最优选组合是第1氧化物半导体层为In-Ga-Zn-Sn-O(IGZTO)膜、第2氧化物半导体层为IZTO膜的组合。
第1氧化物半导体层的厚度没有特别限定。例如可以举出将该厚度设为优选20nm以上、更优选30nm以上、优选50nm以下、更优选40nm以下。
第2氧化物半导体层的厚度也没有特别限定。从稳定地发挥基板面内的特性(迁移率、S值、Vth等TFT特性)的观点出发，适宜将所述厚度设为优选5nm以上、更优选10nm以上。另一方面，为了确保氧化物半导体层的良好的加工性，适宜将所述厚度设为优选100nm以下、更优选50nm以下。
第1氧化物半导体层与第2氧化物半导体层的合计膜厚的上限可以举出例如设为优选100nm以下、更优选50nm以下。所述合计膜厚的下限采用能够发挥上述各氧化物半导体层的效果的程度的膜厚即可。
所述第1氧化物半导体层包含Zn，且其表层的Zn浓度(表层Zn浓度、单位为原子％。以下同样)优选为该第1氧化物半导体层的Zn含量(单位为原子％。以下同样)的1.0～1.6倍。以下，对第1氧化物半导体层的表层的Zn浓度进行说明，包括以至于这样控制。
氧化物半导体层中第1氧化物半导体层由于TFT制造工序的源-漏电极加工时使用的酸系蚀刻液而受到损伤，该第1氧化物半导体层表面的组成变动容易发生。特别是Zn氧化物容易溶解于酸系蚀刻液，因此第1氧化物半导体层表面的Zn浓度容易变低。本发明人等经过确认，首先查明了该第1氧化物半导体层表面的Zn浓度变低，在第1氧化物半导体层表面产生大量氧缺损，会降低TFT特性(迁移率、可靠性)。
因此，为了抑制上述氧缺损的发生，着眼于第1氧化物半导体层的表面(与保护膜相接的面)的Zn浓度(表层Zn浓度)进行了研究。其结果得知，该表层Zn浓度若为第1氧化物半导体层的Zn含量的1.0倍以上，则氧缺损充分恢复，因而优选。所述表层Zn浓度相对于所述第1氧化物半导体层的Zn含量的倍率(“表层Zn浓度/第1氧化物半导体层的Zn含量”(原子比)。以下，将该倍率称作“表层Zn浓度比”)更优选为1.1倍以上，进一步优选为1.2倍以上。所述表层Zn浓度比越高所述效果越提高，因而优选，但若斟酌本发明中推荐的制造条件，则其上限为1.6倍以下。所述表层Zn浓度比更优选为1.5倍以下，进一步优选为1.4倍以下。所述表层Zn浓度比可以通过后述的实施例中记载的方法求出。另外，所述表层Zn浓度比可以通过进行后述的氧化处理(热处理或N2O等离子处理、特别是热处理，优选如后所述在更高温下的热处理)，使Zn向第1氧化物半导体层表面侧扩散、稠化从而达成。
本发明中，如上所述，为了确保对源-漏电极形成时使用的酸系蚀刻液的耐性，第1使氧化物半导体层特别包含Sn。但是仅此来说，与具有蚀刻阻挡层的ESL型TFT相比，不能得到良好的应力耐受性。因此，本发明进一步在TFT的制造工序中，在源-漏电极形成后且保护膜形成前，如下述所详述的那样实施氧化处理。
通过该氧化处理，暴露于酸系蚀刻液而受到损伤等的氧化物半导体层的表面、特别是第1氧化物半导体层的表面恢复到酸蚀刻前的状态。
具体如下。即，在为了形成源-漏电极而进行湿蚀刻(酸蚀刻)时，在暴露于酸系蚀刻液的氧化物半导体层、特别是第1氧化物半导体层的表面，引入OH、C这样的污染。由于这些OH、C这样的污染而产生氧缺损，由于该氧缺损而形成电子陷阱，TFT特性变得容易劣化。但是通过在上述湿蚀刻后实施氧化处理，上述污染与氧置换，即，OH、C等被除去而恢复(recover)到湿蚀刻前的表面状态，因此即使是BCE型的TFT也能得到优异的TFT特性。
本发明人等通过如下方式确认了此事，如后述的实施例(后述的图8)中详述，通过XPS(X射线光电子能谱分析)观察“氧化物半导体层刚形成后(as-deposited)”、“酸蚀刻后”及“氧化处理后”的各阶段的氧化物半导体层的表面，并对比O1s光谱的强度最高的峰的能量。
所述氧化物半导体层刚形成后(as-deposited状态)的表面的O(氧)1s光谱峰(后述图8的(1))大约在530.8eV。但是，在对上述as-deposited状态的氧化物半导体层实施上述酸蚀刻的情况下(未进行氧化处理的状态。即，相当于现有的TFT制造方法的情况)，氧化物半导体层表面的O1s光谱峰(后述图8的(2))接近532.3eV(有氧缺损)，从as-deposited状态的情况(大约530.8eV)偏移。该峰值偏移意味着，构成氧化物半导体层的金属氧化物中的O被附着的OH、C置换，氧化物半导体层的表面处于氧缺损的状态。
另一方面，上述酸蚀刻后，进一步进行氧化处理的情况下，即，本发明的TFT中的第1氧化物半导体层表面的O1s光谱峰(后述图10的(3))比上述酸蚀刻后的氧化物半导体层表面的O1s光谱峰的能量小，向as-deposited状态的峰的方向偏移。上述氧化处理后的氧化物半导体层表面的O1s光谱峰在例如529.0～531.3eV的范围内。需要说明的是，后述的实施例中大约在530.8eV(530.8±0.5eV的范围内)，与所述氧化物半导体层刚形成后的O1s光谱峰大致处于相同的位置。由此可以认为，通过氧化处理，氧化物半导体层的表面如上所述OH、C等被除去而恢复到湿蚀刻前的表面状态。
作为所述氧化处理，可以举出热处理和N2O等离子处理中的至少一种。优选进行热处理和N2O等离子处理这二者。这种情况下，热处理和N2O等离子处理的顺序没有特别限定。
所述热处理可以举出在以下条件下进行。即，加热气氛可以举出例如水蒸气气氛、氧气氛。加热温度优选为130℃以上。更优选为250℃以上，进一步优选为300℃以上，更进一步优选为350℃以上。另一方面，若加热温度过高，则构成源-漏电极的材料容易变质。因此，加热温度优选为700℃以下。更优选为650℃以下。需要说明的是，从抑制构成源-漏电极的材料的变质的观点出发，进一步优选为600℃以下。在上述加热温度的保持时间(加热时间)优选为5分钟以上。更优选为60分钟以上。上述加热时间过长生产能力(throughput)也差，不能期待一定以上的效果，因此上述加热时间优选为120分钟以下，更优选为90分钟以下。
所述N2O等离子处理、即，利用N2O气体的等离子处理可以举出例如在功率：100W、气压：133Pa、处理温度：200℃、处理时间：10秒钟～20分钟的条件下实施。
本发明的TFT的氧化物半导体层具备上述的第1氧化物半导体层与第2氧化物半导体层的层叠结构即可，对于其它构成没有特别限定。例如在基板上，至少具有栅电极、栅极绝缘膜、上述氧化物半导体层、源-漏电极及保护膜即可。因此，构成TFT的上述栅电极等若为通常使用的栅电极则没有特别限定，但从确实地提高TFT特性的观点出发，优选如下述方式控制上述源-漏电极的构成。
源-漏电极由纯Al或纯Mo、Al合金、Mo合金等构成的情况下，在实施后述的氧化处理时，该电极的表面、经蚀刻加工的端部有时被氧化。若电极表面被氧化而形成氧化物，则有时与进一步在其上形成的光致蚀刻剂、保护膜的密合性降低；或与像素电极的接触电阻上升等对TFT特性和制造工艺带来不良影响。另外还有变色的问题。而且，若电极的端部氧化，则氧化物半导体层与源-漏电极之间的电阻有可能上升。根据本发明人等的研讨，可知由于电极材料的端部氧化，Id-Vg特性中的S值容易增加，TFT特性(特别是静特性)的劣化容易发生。
通过上述理由，本发明人等发现，作为源-漏电极而言，包含对于氧化来说电学特性等物性变化少的导电性氧化物层，若形成该导电性氧化物层与所述氧化物半导体层直接接合的形态，则能够抑制S值增加等劣化现象，其结果是，能够在不使TFT的静特性(特别是S值)劣化的条件下，提高光应力耐受性。
构成所述导电性氧化物层的材料若为显导电性的氧化物且溶于源-漏电极形成时所使用的酸系蚀刻液(例如后述的实施例中使用的PAN系蚀刻液)的材料则没有限定。
所述导电性氧化物层优选由选自In、Ga、Zn及Sn中的1种以上的元素和O构成。作为导电性氧化物例如ITO、IZO是代表性的，还可以使用ZAO(Al添加ZnO)、GZO(Ga添加ZnO)等。优选为ITO(In-Sn-O)、IZO(In-Zn-O)。
所述导电性氧化物层优选为非晶结构。这是由于若为多晶则由于湿蚀刻而产生残渣，或蚀刻容易变得困难，但若为非晶结构则难以产生这些问题。
如图2(a)中示意性所示，在氧化物半导体层4上形成的所述源-漏电极5除了形成导电性氧化物层11的单层之外，还可以如后述的图2(b)～(e)所示，为包含导电性氧化物层11的层叠结构。
构成所述源-漏电极的所述导电性氧化物层的膜厚在仅导电性氧化物层(单层)的情况下，可以设为10～500nm，在导电性氧化物层与在下述详述的X层的层叠的情况下可以设为10～100nm。
使所述源-漏电极为层叠结构的情况下，所述源-漏电极如图2(b)示意性所示，可以设为如下层叠结构：
所述导电性氧化物层11；和
包含选自Al、Cu、Mo、Cr、Ti、Ta及W中的1种以上的元素的1层以上的金属层(X层)(符号X)。
需要说明的是，在源-漏电极为单层或叠层的任一种情况下，都优选导电性氧化物层与第1氧化物半导体层直接接合。
导电性氧化物与金属材料相比电阻率高。因此，从降低源-漏电极的电阻的观点出发，推荐将源-漏电极如上所述设为所述导电性氧化物层；和金属层(X层)的层叠结构。
所述“包含1种以上的元素”包括由该元素构成的纯金属以及以该元素为主成分(例如50原子％以上)的合金。
作为所述X层，若使其包含选自纯Al层、Al合金层、纯Cu层及Cu合金层中的1个以上的金属层(X1层，以下有时将纯Al层和Al合金层统称为“Al系层”，将纯Cu层和Cu合金层统称为“Cu系层”)，则能够进一步降低源-漏电极的电阻，因而优选。
作为所述X1层，若使其包含Al合金层，则能够防止该层的加热导致的凸起(hillock)，提高耐蚀性，提高与和源-漏电极连接的像素电极(ITO、IZO)的电接合性。作为该Al合金层，使用包含优选0.1原子％以上、更优选0.5原子％以上、且优选6原子％以下的选自Ni、Co、Cu、Ge、Ta、Mo、Hf、Zr、Ti、Nb、W及稀土元素中的1种以上的元素的Al合金层为宜。这种情况下，余量为Al及不可避免的杂质。上述稀土元素是指包含镧系元素(从La到Lu的15种元素)以及Sc(钪)和Y(钇)的意思。
作为该Al合金层，特别如下述(i)、(ii)所示，更优选使用符合目的的Al合金层。
(i)为了提高Al合金层的耐蚀性、耐热性，作为合金元素，优选包含Nd、La、Y等稀土元素、Ta、Zr、Nb、Ti、Mo、Hf等高熔点金属元素。这些元素的含量可以从TFT的制造工艺温度和配线电阻值出发调整最适合的量。
(ii)为了提高Al合金层与像素电极的电接合性，作为合金元素，优选含有Ni、Co。通过进一步含有Cu、Ge，能够使析出物细微化，能够进一步提高耐蚀性、电接合性。
所述Xl层的厚度可以设为例如50～500nm。
另外，作为所述X层，可以包含含有选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层(X2层)。该X2层一般被称为阻挡金属(层)。所述X2层如下述详述，有助于电接合性等的提高。
所述X2层在组合使用导电性氧化物层和Xl层的情况下，为了提高这些层的密合性和电接合性、防止相互扩散，可以在这些层之间形成。
具体来说，在使用导电性氧化物层、和作为X1层的Al系层的情况下，为了在加热导致的Al系层的凸起防止、在之后的工序中提高与和源-漏电极连接的像素电极(ITO、IZO)的电接合性，可以在导电性氧化物层与Al系层之间形成X2层。
另外，在使用导电性氧化物层、和作为X1层的Cu系层的情况下，为了抑制上述Cu系层表面的氧化，可以在它们之间形成X2层。
另外，如后述的形态(III)，也可以在X1层的氧化物半导体层侧和相反侧的双方形成X2层。
X2层(阻挡金属层)的厚度可以设为例如50～500nm。
作为所述X层的形态，除了仅由X1层(单层或叠层)构成的情况以外，还可以举出组合X1层(单层或叠层)与X2层(单层或叠层)的情况。
X层为X1层与X2层的组合的情况下，作为源-漏电极的形态，具体来说可以举出下述(I)～(III)的形态。
(I)如图2(c)所示，具有从氧化物半导体层4侧开始依次为导电性氧化物层11；X2层(符号X2)；和X1层(符号X1)的层叠结构的形态
(II)如图2(d)所示，具有从氧化物半导体层4侧开始依次为导电性氧化物层11；X1层(符号X1)；和X2层(符号X2)的层叠结构的形态
(III)如图2(e)所示，具有从氧化物半导体层4侧开始依次为导电性氧化物层11；X2层(符号X2)；X1层(符号X1)；和X2层(符号X2)的层叠结构的形态
另外，作为所述源-漏电极，通用的是由选自Mo、Cr、Ti、Ta及W中的1种以上的元素构成的阻挡金属层。但是在源-漏电极的表面(与基板相反侧的表面)由上述阻挡金属层构成的情况下，通过进行上述氧化处理，电极的表面、经蚀刻加工的端部被氧化而形成厚的氧化膜，容易发生TFT特性(特别是静特性)的劣化、与上层(保护膜等)的密合性降低导致的膜剥落。进而，还有产生类似于以下的问题的情况。例如作为所述阻挡金属层，一般使用纯Mo膜单层、纯Mo/纯Al/纯Mo这3层结构的层叠膜，将这些膜用于源-漏电极的情况下，在源-漏电极加工工序中的水洗工序中，有时氧化物(例如Mo氧化物)溶于水，而在玻璃基板表面(未被栅极绝缘膜覆盖的部分)、源-漏电极表面存在上述氧化物的残渣。
该氧化物(例如Mo氧化物)的残渣成为漏电流增加的原因，并且，还成为招致作为比源-漏电极更上层而成膜的保护绝缘膜、光致蚀刻剂等与源-漏电极的密合性的降低，上述保护绝缘膜等剥落的原因。
通过上述理由，本发明人等发现，作为源-漏电极而言，从氧化物半导体层侧开始依次设为阻挡金属层(例如纯Mo层)和Al合金层的层叠膜即可。若成为上述层叠膜，则能够极力减少上述源-漏电极加工工序中的水洗工序中的纯Mo层的露出量，其结果是，能够抑制水洗处理导致的Mo氧化物的溶解。另外，能够使构成源-漏电极的阻挡金属层(例如纯Mo层)的膜厚比该阻挡金属层单层的情况下更相对地薄。其结果是，能够抑制与氧化物半导体直接接触部分的上述氧化物的成长，不会使TFT的静特性劣化(特别是不会使S值增加)，能够提高光应力耐受性。
作为所述源-漏电极中的Al合金层，优选
合计包含0.1～4原子％的A组元素：选自Ni和Co中的1种以上的元素的Al合金层；
代替上述A组元素，或与上述A组元素同时，
合计包含0.05～2原子％的B组元素：选自Cu和Ge中的1种以上的元素的Al合金层。以下，对该Al合金层进行说明。
源-漏电极的表面(与基板相反侧的面)的一部分与作为像素电极使用的ITO膜、IZO膜等透明导电性氧化物膜直接接合。上述源-漏电极的表面若为纯Al，则在该纯Al与上述透明导电性氧化物膜之间形成氧化铝的绝缘膜，存在不能取得欧姆接触而接触电阻上升的风险。
本发明中，作为构成源-漏电极的表面(与基板相反侧的面)的Al合金层，优选使其包含上述A组元素：选自Ni和Co中的1种以上的元素。由此，在Al合金层与所述像素电极(透明导电性氧化物膜)的界面，能够使Ni、Co的化合物析出，降低与上述透明导电性氧化物膜直接接合时的接触电阻。而且其结果是，能够省略由上述纯Mo/纯Al/纯Mo这3层结构的层叠膜构成的源-漏电极的上部阻挡金属层(纯Mo层)。为了发挥该效果，优选将上述A组元素的总含量设为0.1原子％以上。更优选为0.2原子％以上，进一步优选为0.4原子％以上。另一方面，上述A组元素的总含量若过多，则Al合金层的电阻率变高，因此优选设为4原子％以下。更优选为3.0原子％以下，进一步优选为2.0原子％以下。
上述B组元素Cu、Ge是对提高Al基合金膜的耐蚀性有效的元素。为了发挥该效果，优选将上述B组元素的总含量设为0.05原子％以上。更优选为0.1原子％以上，进一步优选为0.2原子％以上。另一方面，上述B组元素的总含量若过多，则Al合金层的电阻率变高，因此优选设为2原子％以下。更优选为1原子％以下，进一步优选为0.8原子％以下。
所述Al合金层可以进一步包含选自由Nd、Y、Fe、Ti、V、Zr、Nb、Mo、Hf、Ta、Mg、Cr、Mn、Ru、Rh、Pd、Ir、Pt、La、Gd、Tb、Dy、Sr、Sm、Ge及Bi构成的组(C组)中的至少1种元素(C组元素)。
上述C组元素是提高Al合金层的耐热性、对防止在该Al合金层的表面形成的凸起有效的元素。为了发挥该效果，优选将C组元素的总含量设为0.1原子％以上。更优选为0.2原子％以上，进一步优选为0.3原子％以上。另一方面，C组元素的总含量若过多，则Al合金层的电阻率变高，因此优选设为1原子％以下。更优选为0.8原子％以下，进一步优选为0.6原子％以下。
上述C组元素中，优选为选自Nd、La及Gd中的至少1种元素。
作为所述Al合金层，可以举出包含上述A组元素、上述A组元素+上述B组元素、上述A组元素+上述C组元素、上述A组元素+上述B组元素+上述C组元素、上述B组元素、或上述B组元素+上述C组元素，余量包含Al及不可避的杂质的Al合金层。
所述阻挡金属层的膜厚从膜厚的均匀性的观点出发优选为3nm以上。更优选为5nm以上，进一步优选为10nm以上。但是若过厚，则阻挡金属相对于总膜厚的比例变多而配线电阻增加。因此，所述膜厚优选为100nm以下，更优选为80nm以下，进一步优选为60nm以下。
从配线的低电阻化的观点出发，所述Al合金层的膜厚优选为100nm以上。更优选为150nm以上，进一步优选为200nm以上。但是若过厚，则需要成膜、蚀刻加工花费的时间而产生制造成本增加这样的问题，因此，优选为1000nm以下，更优选为800nm以下，进一步优选为600nm以下。
从阻挡金属的阻挡性的观点出发，阻挡金属层相对于总膜厚的膜厚比优选为0.02以上，更优选为0.04以上，进一步优选为0.05以上。但是上述膜厚比若过大，则配线电阻增加，因此上述膜厚比优选为0.5以下，更优选为0.4以下，进一步优选为0.3以下。
以下，边参照图3边对包括上述氧化处理的本发明的TFT的制造方法进行说明。上述图3和以下的说明示出本发明的优选实施方式的一例，并没有限定于此的意思。
上述图3中，在基板1上形成有栅电极2和栅极绝缘膜3，在其上形成有第2氧化物半导体层4B。在第2氧化物半导体层4B上形成有第1氧化物半导体层4A，进一步在其上形成有源-漏电极5，在其上形成有保护膜(绝缘膜)6，透明导电膜8通过接触孔7与漏电极5电连接。
在基板1上形成栅电极2和栅极绝缘膜3的方法没有特别限定，可以采用通常使用的方法。另外，栅电极2和栅极绝缘膜3的种类也没有特别限定，可以使用通用的栅电极和栅极绝缘膜。例如作为栅电极2，可以优选使用电阻率低的Al、Cu金属；耐热性高的Mo、Cr、Ti等高熔点金属；或它们的合金。另外，作为栅极绝缘膜3，可以代表性地例示出硅氮化膜(SiN)、硅氧化膜(SiO2)、硅氧氮化膜(SiON)等。除此之外，还可以使用Al2O3、Y2O3等氧化物、或将它们层叠的膜。
接下来形成氧化物半导体层(从基板侧依次为第2氧化物半导体层4B、第1氧化物半导体层4A)。
上述第2氧化物半导体层4B和上述第1氧化物半导体层4A优选利用溅射法(DC溅射法或RF溅射法)，使用溅射靶(以下有时称作“靶”。)成膜。根据溅射法，能够容易地形成成分、膜厚的膜面内均匀性优异的薄膜。另外，可以通过涂布法等化学成膜法形成上述第2氧化物半导体层4B、上述第1氧化物半导体层4A。
作为溅射法中使用的靶，优选使用包含前述的元素且与所期望的氧化物同一组成的溅射靶。由此，能够形成组成偏差少且具有所期望的成分组成的薄膜。
具体来说，作为用于第2氧化物半导体层4B的成膜的靶，使用由选自In、Zn、Sn及Ga中的1种以上的元素的氧化物构成且与所期望的氧化物同一组成的氧化物靶即可。
另外，作为用于第1氧化物半导体层4A的成膜的靶，使用由金属元素(Sn及In、以及选自Ga和Zn中的至少1种)的氧化物构成且与所期望的氧化物同一组成的氧化物靶即可。或者可以利用将组成不同的两个靶同时放电的组合溅射法成膜。上述靶可以通过例如粉末烧结法来制造。
将第2氧化物半导体层4B和第1氧化物半导体层4A利用溅射法成膜的情况下，优选在保持真空的状态下连续地成膜。这是由于若在将第2氧化物半导体层4B和第1氧化物半导体层4A成膜时暴露于大气中，则空气中的水分、有机成分附着于薄膜表面，而成为污染(品质不良)的原因。
上述溅射可以举出在以下条件下进行。基板温度可以举出设为大约室温～200℃。氧添加量根据溅射装置的构成、靶组成等来适当控制以作为半导体工作即可。氧添加量优选按照半导体载流子浓度成为大约1015～1016cm-3的方式进行控制。
另外，溅射成膜时的气压优选为大约1～3mTorr的范围内。向溅射靶的输入功率推荐设定在大约200W以上。
如上所述，将氧化物半导体层(4B和4A)成膜后，对该氧化物半导体层(4B和4A)进行湿蚀刻，进行图案化。上述图案化后，优选为了氧化物半导体层(4B和4A)的膜质改善而进行热处理(预退火)。通过该热处理，晶体管特性的通态电流和场效应迁移率上升，晶体管性能提高。作为预退火的条件，可以举出例如在大气气氛下或水蒸气气氛下，例如，设为加热温度：约250～400℃、加热时间：约10分钟～1小时等。
在所述预退火之后形成源-漏电极5。源-漏电极5的种类没有特别限定，可以使用通用的源-漏电极。源-漏电极可以在利用溅射法成膜后，利用光刻和湿蚀刻法或干蚀刻法形成。本发明中，由于在用于形成源-漏电极5的图案化中使用酸系蚀刻液，因此构成源-漏电极5的材料使用Al合金、纯Mo、Mo合金等为宜。另外如上所述，从确保更优异的TFT特性的观点出发，优选将源-漏电极5设为包含导电性氧化物层且该导电性氧化物层与所述氧化物半导体层直接接合的结构。这种情况下，源-漏电极5可以仅为所述导电性氧化物层、或进一步使X层(X1层、X1层和X2层)层叠的结构。
源-漏电极5仅由金属薄膜构成的情况下，例如可以通过磁控溅射法将金属薄膜成膜后，通过光刻和使用酸系蚀刻液的湿蚀刻(酸蚀刻)进行图案化而形成。源-漏电极5由上述导电性氧化物层的单层膜构成的情况下，可以通过与前述的氧化物半导体层4的形成同样地利用溅射法将该导电性氧化物层成膜后，通过光刻和使用酸系蚀刻液的湿蚀刻(酸蚀刻)进行图案化。另外，在源-漏电极5为导电性氧化物层与X层(金属膜)的叠层的情况下，可以在使所述导电性氧化物层的单层、以及X层(X1层、X1层和X2层)层叠后，通过光刻和使用酸系蚀刻液的湿蚀刻(酸蚀刻)进行图案化而形成。作为源-漏电极的所述蚀刻法，可以利用干蚀刻法。
另外，作为源-漏电极5，在形成阻挡金属层与Al合金层的层叠膜的情况下，可以在将各个层(金属薄膜)通过例如磁控溅射法成膜后，通过光刻和使用酸系蚀刻液的湿蚀刻(酸蚀刻)进行图案化而形成。
接着，如上述中详述进行氧化处理。在氧化物半导体层4A、源-漏电极5上通过CVD(Chemical Vapor Deposition)法进一步将保护膜6成膜。作为保护膜6，可以使用硅氮化膜(SiN)、硅氧化膜(SiO2)、硅氧氮化膜(SiON)、或将它们层叠的膜。上述保护膜6可以利用溅射法形成。
接着，基于常法，通过接触孔将透明导电膜8电连接于漏电极5。所述透明导电膜8的种类没有特别限定，可以使用通常使用的导电膜。
本发明的TFT的制造方法由于不含蚀刻阻挡层，因此TFT制造工序中形成的掩膜数减少。因此，能够充分削减成本。
本申请主张基于2012年12月28日申请的日本专利申请第2012-288945号的优先权的利益。2012年12月28日申请的日本专利申请第2012-288945号的说明书的全部内容用于本申请的参考被援引。
【实施例】
以下例举实施例进一步具体说明本发明，但本发明本来不受下述实施例限制，当然可以在能够适合前、后述的主旨的范围内加以适当变更来实施，这些均包含于本发明的技术范围内。
[实施例1]
[本发明例的TFT的制作]
基于前述的方法，制作上述图3所示的薄膜晶体管(TFT)，评价TFT特性(应力耐受性)。
首先，在玻璃基板1(康宁公司制EAGLE XG、直径100mm×厚度0.7mm)上，依次作为栅电极2将纯Mo膜成膜100nm，以及作为栅极绝缘膜3将SiO2膜(膜厚250nm)成膜。上述栅电极2使用纯Mo的溅射靶，通过DC溅射法，在成膜温度：室温、成膜功率：300W、载气：Ar、气压：2mTorr的条件下成膜。另外，上述栅极绝缘膜3利用等离子CVD法，在载气：SiH4与N2O的混合气体、成膜功率：300W、成膜温度：350℃的条件下成膜。
接着，按照如下方式将氧化物半导体层(层叠体、4B和4A)成膜。即，在上述栅极绝缘膜3上将第2氧化物半导体层4B(In-Zn-Sn-O、原子比为In∶Zn∶Sn＝20∶56.7∶23.3)成膜后，将第1氧化物半导体层4A(Ga-In-Zn-Sn-O、原子比为Ga∶In∶Zn∶Sn＝16.8∶16.6∶47.2∶19.4)成膜。
所述第2氧化物半导体层4B的成膜使用金属元素为上述比率的In-Zn-Sn-O溅射靶。另外，所述第1氧化物半导体层4A的成膜使用金属元素为上述比率的Ga-In-Zn-Sn-O溅射靶。
所述第2氧化物半导体层4B和所述第1氧化物半导体层4A利用DC溅射法成膜。用于溅射的装置为(株)ULVAC公司制“CS-200”，溅射条件均为如下所述。
(溅射条件)
基板温度：室温
成膜功率：DC 200W
气压：1mTorr
氧分压：100×O2/(Ar+O2)＝4％
如上所述将氧化物半导体层(层叠体、4B和4A)成膜后，通过光刻和湿蚀刻(酸蚀刻)进行图案化。作为酸系蚀刻液(湿蚀刻液)，使用关东化学公司制“ITO-07N”(草酸与水的混合液)，将液温设为室温。在本实施例中，对于进行了实验的所有氧化物薄膜，确认没有湿蚀刻带来的残渣，能够适当地蚀刻。
如上所述将氧化物半导体层图案化后，为了提高氧化物半导体层的膜质，进行预退火处理。预退火处理在大气气氛下以350℃进行60分钟。
接着，形成源-漏电极5。具体来说，首先将纯Mo薄膜与前述的栅电极同样地通过DC溅射法成膜(膜厚为100nm)，然后，通过光刻和湿蚀刻进行图案化。作为酸系蚀刻液，使用磷酸∶硝酸∶醋酸∶水＝70∶1.9∶10∶12(体积比)的混酸(PAN系)，且液温为室温。通过图案化将TFT的沟道长度设为10μm，将沟道宽度设为25μm。为了确实地进行图案化以防止源-漏电极5的短路，使其进一步在上述酸系蚀刻液中浸渍(过度蚀刻)相对于源-漏电极5的膜厚为50％对应的时间量。
接下来作为氧化处理，在大气气氛下以350℃实施60分钟的热处理。另外作为氧化处理的其它方式，代替上述热处理，在功率：100W、气压：133Pa、处理温度：200℃、处理时间：60秒钟的条件下实施N2O等离子处理。
然后形成保护膜6。作为保护膜6，使用SiO2(膜厚100nm)与SiN(膜厚150nm)的层叠膜(合计膜厚250nm)。上述SiO2与SiN的形成使用SAMCO制“PD-220NL”，利用等离子CVD法进行。在本实施例中，作为前处理利用N2O气体进行等离子处理60秒后，依次形成SiO2膜及SiN膜。此时的利用N2O气体的等离子条件设为功率100W、气压133Pa、处理温度200℃。SiO2膜的形成使用N2O与SiH4的混合气体，SiN膜的形成使用SiH4、N2、NH3的混合气体。任一情况下均将成膜功率设为100W、将成膜温度设为200℃。
接着通过光刻、以及干蚀刻，在保护膜6形成晶体管特性评价用的用于探测的接触孔7，得到相对于本发明例的TFT。
[对酸系蚀刻液的耐性的评价]
按如下方式评价氧化物半导体层对源-漏电极形成时所使用的酸系蚀刻液的耐性。
需要说明的是，下述评价中，作为上述暴露于酸系蚀刻液的氧化物半导体层，特别进行第1氧化物半导体层的评价。另外，为了仅确认成分组成(Sn的有无)对所述耐性的影响，供评价的TFT未进行前述的氧化处理。
首先，作为氧化物半导体层，除了形成第1氧化物半导体层(Ga-In-Zn-Sn-O、组成如上所述)单层、以及未进行氧化处理之外，与上述本发明例同样地制作TFT。需要说明的是，如后述的图4和图5所示，本评价中使用的TFT具有在Si基板12上依次层叠有氧化物半导体层4(在该评价中，为第1氧化物半导体层的单层)、源-漏电极5、碳蒸镀膜13、保护膜6的结构。上述碳蒸镀膜13是为了样品观察(电子显微镜观察)而设置的保护膜，而不是构成本发明的TFT的膜。另外，作为比较例，除了形成IGZO(In-Ga-Zn-O、原子比为In∶Ga∶Zn＝1∶1∶1、不含Sn)单层作为氧化物半导体层、以及未进行氧化处理之外，与上述本发明例同样地制作TFT。
然后，用FE-SEM观察所得到的各TFT的层叠方向截面。其观察照片分别示于图4(形成含Sn的氧化物半导体层)、图5(形成不含Sn的氧化物半导体层)。
由图4可知，在暴露于酸系蚀刻液的第1氧化物半导体层包含Sn的情况下，没有发生所述过度蚀刻导致的该第1氧化物半导体层的膜厚的减少(膜变薄)。即，源-漏电极5端正下方的氧化物半导体层4的膜厚、与所述氧化物半导体层4中央部的膜厚之差(由(100×[源-漏电极5端正下方的氧化物半导体层4的膜厚-氧化物半导体层4中央部的膜厚]/源-漏电极5端正下方的氧化物半导体层4的膜厚)求出的值。以下同样)为0％。因此，制作成了氧化物半导体层4的面内均匀的TFT。
与此相对，由图5可知，在暴露于酸系蚀刻液的第1氧化物半导体层不含Sn的情况下，发生所述过度蚀刻导致的膜变薄。即，源-漏电极5端正下方的氧化物半导体层4的膜厚、与所述氧化物半导体层4中央部的膜厚之差超过50％。
[应力耐受性的评价]
使用所述TFT(氧化物半导体层为层叠体的上述本发明例的TFT)，按以下方式进行应力耐受性的评价。
需要说明的是，作为比较例，还进行了在所述源-漏电极5的形成后未进行氧化处理，除此以外与上述本发明例同样地制作的TFT的应力耐受性的评价。
应力耐受性通过进行边对栅电极施加负偏压边照射光的应力施加试验来评价。应力施加条件如下。
·栅电压：-20V
·源/漏电压：10V
·基板温度：60℃
·光应力条件
应力施加时间：2小时
光强度：25000NIT
光源：白色LED
将其结果示于图6(比较例、未氧化处理)、图7(本发明例、有氧化处理)。
对比本发明例与比较例的结果如下。即，由图6可知，比较例随着应力施加时间的经过而阈值电压向负侧偏移，2小时时的阈值电压变化量ΔVth为10.25V。可以认为这是由于，通过光照射生成的空穴通过偏压施加而积蓄在栅极绝缘膜和半导体界面、半导体背沟道和钝化界面，因此阈值电压偏移。
与此相对，本发明例通过图7可以明确得知，TFT的阈值电压变化量ΔVth在2小时时为2.25V，相对于所述比较例而言Vth的变化充分小，应力耐受性优异。需要说明的是，在现有的半导体层(a-Si)的情况下，光应力耐受性为ΔVth＝3.5V左右，因此可知在本发明例中，阈值电压的变化量被充分抑制。另外，可知得到了迁移率高、切换特性和应力耐受性优异的BCE型薄膜晶体管。
像这样，为了确认通过进行所述氧化处理能够得到优异的应力耐受性的理由，按下述方式进行利用XPS的氧化物半导体层的表面分析。
[利用XPS的氧化物半导体层的表面分析]
由于上述暴露于酸系蚀刻液的尤其是第1氧化物半导体层，因此在下述中，进行了第1氧化物半导体层的表面分析。
详细而言，作为氧化物半导体层，除了形成第1氧化物半导体层(Ga-In-Zn-Sn-O、组成如上所述)单层之外，与上述本发明例同样地制作TFT。需要说明的是，作为上述TFT的制作工序中的氧化处理，在大气气氛下以350℃实施60分钟的热处理。
而且，为了确认该TFT制作途中的、
(1)氧化物半导体层刚形成后(as-deposited状态)的氧化物半导体层表面、
(2)刚对氧化物半导体层的表面进行湿蚀刻(酸蚀刻、使用PAN系蚀刻液)后的氧化物半导体层的表面、以及
(3)在所述(2)的湿蚀刻(酸蚀刻)后，实施所述氧化处理(热处理)后的氧化物半导体层的表面
各自的状态，利用XPS(X射线光电子能谱法)进行O1s光谱峰的观察。
将这些观察结果一并示于图8中。需要说明的是，在图8中分别用纵虚线表示的、530.8eV表示无氧缺损时的O1s光谱峰值，532.3eV表示有氧缺损时的O1s光谱峰值，533.2eV表示OH基团的光谱峰值(对于后述的图9和图10也同样)。
由该图8可知如下内容。即，若比较氧化物半导体层表面的(1)as-deposited状态(用实线表示的峰)、(2)湿蚀刻后(酸蚀刻后)(用点线表示的峰)以及(3)氧化处理后(热处理后)的各O1s光谱峰(用虚线表示的峰)的位置，则(1)as-deposited状态的O1s光谱峰大约在530.8eV，与此相对，(2)湿蚀刻后(酸蚀刻后)的O1s光谱峰比上述(1)as-deposited状态更向左侧偏移。但是，在(3)上述湿蚀刻后(酸蚀刻后)实施氧化处理(热处理)的情况下，O1s光谱峰与(1)as-deposited状态的峰处于同一位置。
通过该图8的结果，关于上述氧化处理的有无对表面状态造成的影响，可知以下内容。通过湿蚀刻(酸蚀刻)而O1s光谱峰比as-deposited状态更向左偏移。这是指如下状态：通过湿蚀刻(酸蚀刻)而OH、C这样的污染物附着于氧化物半导体层的表面，构成氧化物半导体层的金属氧化物的氧与这些污染物结合，构成氧化物半导体层的氧发生缺损。但是，可以认为通过在上述湿蚀刻(酸蚀刻)后实施热处理，上述OH、C这样的污染物与氧置换，可成为电子陷阱的OH、C被除去，因此O1s光谱峰回到as-deposited状态。这样的现象在作为氧化处理进行N2O等离子处理时也能够确认。
[实施例2]
在实施例2中，改变源-漏电极的种类，调查该源-漏电极的种类尤其对氧化处理后的S值造成的影响。
[TFT的制作]
除了按如下方式形成源-漏电极5之外，与实施例1中的本发明例的TFT同样地制作TFT。需要说明的是，源-漏电极形成后的氧化处理如表1所示(氧化处理的条件与上述实施例1的本发明例的TFT的制作相同)。另外，表1所示氧化物半导体层是与实施例1的氧化物半导体层4B(In-Zn-Sn-O)、4A(Ga-In-Zn-Sn-O)相同组成的皮膜。在任一例中均确认了在薄膜晶体管的层叠方向截面中，通过[100×(源-漏电极端正下方的第1氧化物半导体层的膜厚-第1氧化物半导体层中央部的膜厚)/源-漏电极端正下方的第1氧化物半导体层的膜厚]求出的值为5％以下。
(源-漏电极5的形成)
作为源-漏电极5，如表1所示，形成下述的单层或叠层。
·纯Mo单层(No.1～3)
·导电性氧化物层(IZO)的单层(No.4、5)
·导电性氧化物层(IZO)与X1层(Al系层)、X2层(阻挡金属层)的叠层(No.6～9)
·阻挡金属层(纯Mo)与A1合金层的叠层(No.10)
上述No.1～3的纯Mo单层与实施例1的本发明例的TFT同样地形成(膜厚100nm)。作为上述No.4～9的导电性氧化物层，形成IZO(In∶Zn(质量比)＝70∶30)。所述导电性氧化物层的膜厚均为20nm。所述导电性氧化物层利用DC溅射法，在靶尺寸：φ101.6mm、输入功率：DC200W、气压：2mTorr、气体流量：Ar/O2＝24/1sccm的条件下成膜。另外，上述No.6～9的X1层、X2层使用构成皮膜的金属元素的溅射靶，通过DC溅射法，在成膜温度：室温、成膜功率：300W、载气：Ar、气压：2mTorr的条件下成膜。所述X1层、X2层的膜厚分别为80nm。上述No.10中，所述金属层(阻挡金属层、膜厚20nm)与Al合金层(膜厚80nm)使用构成皮膜的金属元素的溅射靶，通过DC溅射法，在成膜温度：室温、成膜功率：300W、载气：Ar、气压：2mTorr的条件下成膜。
需要说明的是，在源-漏电极为叠层的情况下，在第1氧化物半导体层正上面从表1中的“源-漏电极”-栏的左侧开始依次形成各层。
使用得到的TFT，如下所述进行静特性的评价和应力耐受性的评价。
[静特性(场效应迁移率(迁移率、FE)、阈值电压Vth、S值)的评价]
使用所述TFT测定Id-Vg特性。Id-Vg特性按以下方式设定栅电压、源-漏电极的电压，使用探针以及半导体参数分析仪(Keithley4200SCS)进行测定。
栅电压：-30～30V(步进0.25V)
源电压：0V
漏电压：10V
测定温度：室温
由测定的Id-Vg特性算出场效应迁移率(FE)、阈值电压Vth、S值。其结果示于表1中。
[应力特性的评价]
应力耐受性的评价与实施例1同样地进行。其结果示于表1中。
表1中，S值为1.0以下时设为S值的判定“○”(良好)，S值超过1.0时设为S值的判定“△”(稍好)。另外，ΔVth为6V以下时设为应力耐受性(光应力耐受性)的判定“○”(良好)，ΔVth超过6V时设为应力耐受性(光应力耐受性)的判定“×”(不良)。而且作为综合判定，S值和应力耐受性均为○时评价为“◎”(非常良好)，S值为△且应力耐受性为○时评价为“○”(良好)，S值为○且应力耐受性为×时评价为“×”(不良)。
[利用XPS的氧化物半导体层的表面分析]
与上述实施例1同样地，进行as-deposited状态、湿蚀刻后(酸蚀刻后)以及氧化处理后(No.1和No.4是未氧化处理的状态)的氧化物半导体层的利用XPS的表面分析，求出O(氧)1s光谱的强度最高的峰(O1s光谱峰)的能量值。而且，将所述氧化处理后的O1s光谱峰的能量值小于所述酸蚀刻后的O1s光谱峰时评价为“有峰值偏移”，不是上述情况时评价为“无峰值偏移”。另外，将确认到所述氧化处理后的强度最高的峰在529.0～531.3eV的范围内时评价为“有”，将没有确认到上述峰在该范围内时评价为“无”。将其结果一并记在表1中。
【表1】
由表1可知如下内容。首先对静特性进行叙述。
通过表1形成纯Mo层作为源-漏电极的情况(No.1～3)中，不进行氧化处理时(No.1)，S值低，但氧化物半导体层表面的O1s光谱峰没有比酸蚀刻后的氧化物半导体层表面的O1s光谱峰更向能量小的方向偏移，氧缺损的恢复不充分，未得到优异的应力耐受性。另外，进行了氧化处理时(No.2和3)S值变高。
若对比上述表1的No.1与No.2的结果，则可知源-漏电极仅为纯Mo层时，如No.2通过进行大气热处理而S值增加。若S值增加，则不得不增大使漏电流变化所需的电压，因此上述S值的增加意味着静特性的降低。
与此相对，如表1的No.4和No.5，可知在源-漏电极中使用导电性氧化物层(IZO层)时(且该导电性氧化物层与所述氧化物半导体层直接接合)，大气热处理的有无不会导致S值的变化，而得到低S值。需要说明的是，No.4由于未进行氧化处理，第1氧化物半导体层表面的O1s光谱峰没有比酸蚀刻后的第1氧化物半导体层表面的O1s光谱峰更向能量小的方向偏移，氧缺损的恢复不充分，结果应力耐受性差。
上述No.2中的S值的增加可以认为是由于构成源-漏电极的Mo通过大气中的热处理而氧化，源-漏电极端部的传导特性降低造成的。与此相对，在源-漏电极中使用IZO那样的导电性氧化物时，可以认为氧化(热处理)导致的导电性的变化小而能够抑制静特性的降低。
No.6～9是作为源-漏电极，在导电性氧化物层上进一步层叠金属膜(即，纯Mo层、Al系层)的例子。可知在这种情况下，进行氧化处理后的S值也低，得到了良好的静特性。
No.10是源-漏电极为阻挡金属层(纯Mo层)与Al合金层的层叠体的例子。若对No.2(S值为1.12V/decade)与上述No.10进行比较，则可知No.10中氧化处理后的S值被降低到1.09V，抑制了氧化处理导致的S值的增加。该S值增加的抑制被推测是由于，通过使源-漏电极为上述层叠体，且减薄层叠体中所占纯Mo膜的膜厚，从而阻挡金属层通过Al合金层被充分保护，结果氧化处理导致的纯Mo薄膜端部的氧化被抑制。
接着，对应力耐受性进行叙述。由表1的No.4与No.5～10的结果的对比可知，在源-漏电极的与氧化物半导体相接的部分使用导电性氧化物、或使上述源-漏电极为阻挡金属层与Al合金层的层叠膜，且在源-漏电极形成后进行大气热处理时(No.5～10)，阈值电压偏移量(ΔVth)与不进行大气热处理时(No.4)相比均被改善。
通过以上的结果可知，若在源-漏电极的与氧化物半导体相接的部分使用导电性氧化物，或使上述源-漏电极为阻挡金属层与Al合金层的层叠膜，且在源-漏电极形成后进行大气热处理，则能够确实地实现TFT的优异的静特性和优异的应力耐受性的兼顾。
[实施例3]
对作为上述氧化处理进行热处理时的热处理温度(加热温度)对氧缺损的恢复造成的影响进行了调查。
[TFT的制作]
如下所述形成构成源-漏电极5的薄膜；如下所述实施在源-漏电极形成后进行的氧化处理；以及将保护膜6的形成设为如下所述，除此之外，与实施例1同样地制作TFT。
作为所述源-漏电极5，使用纯Mo膜(纯Mo电极)或IZO(In-Zn-O)薄膜(IZO电极)。所述IZO薄膜的组成以质量比计为In∶Zn＝90∶10。所述纯Mo膜或IZO薄膜使用纯Mo的溅射靶或IZO溅射靶，通过DC溅射法成膜(膜厚为100nm)。各电极的成膜条件设为如下。
(纯Mo膜(纯Mo电极)的形成)
输入功率(成膜功率)：DC200W，气压：2mTorr，气体流量：Ar20sccm，基板温度(成膜温度)：室温
(IZO膜(IZO电极)的形成)
输入功率(成膜功率)：DC200W，气压：1mTorr，气体流量：Ar24sccm，O21sccm，基板温度(成膜温度)：室温
作为在源-漏电极形成后进行的氧化处理，在大气气氛下以300～600℃实施60分钟的热处理。另外作为比较还制作了未进行上述热处理的样品。
作为保护膜6，使用SiO2(膜厚100nm)与SiN(膜厚150nm)的层叠膜(合计膜厚250nm)。上述SiO2与SiN的形成使用SAMCO制“PD-220NL”，利用等离子CVD法进行。SiO2膜的形成中使用N2O与SiH4的混合气体，SiN膜的形成使用SiH4、N2、NH3的混合气体。成膜温度分别设为230℃、150℃，成膜功率均设为RF100W。
使用得到的TFT，如下所述制作分析试样，调查了热处理温度对第1氧化物半导体层表面的氧结合状态和第1氧化物半导体层表层造成的影响。
[利用XPS的氧化物半导体层的表面分析]
如在上述实施例1中也叙述过的，由于暴露于酸系蚀刻液的尤其是第1氧化物半导体层，因此在下述中，为了调查TFT制作工序中的第1氧化物半导体层表面的氧结合状态与热处理温度的关系，进行了第1氧化物半导体层的表面分析。
详细而言，作为氧化物半导体层，如下所述准备形成了第1氧化物半导体层(单层)的分析试样1和2，利用XPS(X射线光电子能谱法)进行第1氧化物半导体层的表面分析(氧1s光谱的调查)。
需要说明的是，如上所述，第1氧化物半导体层的氧缺损通过使第1氧化物半导体层浸渍于酸系蚀刻液而产生，因此所述氧1s光谱的调查如下所述，调查了酸系蚀刻液浸渍前(1A)、酸系蚀刻液浸渍后(2A)、以及酸系蚀刻液浸渍后的进一步热处理后(3A)的状态。
分析试样1(使用纯Mo电极作为源-漏电极)
在硅基板上将Ga-In-Zn-Sn-O系氧化物半导体层成膜100nm后，在大气气氛下以350℃进行1小时的热处理(预退火)(1A)。接着，在所述氧化物半导体层的表面将纯Mo膜(源-漏电极)成膜为膜厚100nm，然后，使用PAN蚀刻液，将所述纯Mo膜全部除去(2A)。再然后，进行在大气气氛下以350℃加热1小时的热处理(氧化处理)(3A)。制作分别将处理进行到上述工序(1A)、(2A)、(3A)的样品，实施各样品的XPS测定。
分析试样2(使用IZO电极作为源-漏电极)
在硅基板上将Ga-In-Zn-Sn-O系氧化物半导体层成膜100nm后，在大气气氛下以350℃进行1小时的热处理(预退火)(1A)。接着，在所述氧化物半导体层的表面将IZO薄膜(源-漏电极)成膜为膜厚100nm，然后，使用PAN蚀刻液，将所述IZO薄膜全部除去(2A)。再然后，进行在大气气氛下以350℃、500℃、600℃各温度加热1小时的热处理(3A)。制作分别将处理进行到上述工序(1A)、(2A)、(3A)的样品，实施各样品的XPS测定。
将对分析试样1、2进行的上述各样品的XPS测定结果分别示于图9、图10中。
由图9可知如下内容。即，蚀刻处理前(1A)的O(氧)1s光谱峰处于530.0eV，表示第1氧化物半导体层表面的氧缺损少的状态。另一方面，若进行蚀刻处理(2A)，则该峰向531.5eV的高能量侧偏移。可以认为这是由于通过进行湿蚀刻(酸蚀刻)从而第1氧化物半导体层表面的氧缺损增加。若在所述蚀刻处理后以350℃进行热处理(3A)，则峰位置再次向530.8eV附近的低能量侧偏移。由这些结果可以推测，通过在所述蚀刻处理后进行所述热处理，所述蚀刻处理中产生的氧缺损的一部分被修复。
另外由图10可知如下内容。可知使用IZO电极作为源-漏电极时，也与上述图9同样，蚀刻处理前(1A)的O1s光谱峰处于530.0eV，但在蚀刻处理后(2A)O1s光谱峰向531.4eV的高能量侧偏移而氧缺损增加。可知在蚀刻处理后以350℃或500℃进行热处理时(3A)，峰的顶点几乎不发生变化而峰形在530.8eV附近按照有肩的方式变化。由此，可以认为若在蚀刻处理后以350℃或500℃进行热处理，则在表示氧缺损少的状态的530.8eV附近具有峰的成分的比例增加，氧缺损的一部分通过上述热处理被修复。另一方面，可知在蚀刻处理后以600℃进行热处理时(3A)，峰的顶点(峰的主要成分)为530.8eV，通过使热处理温度从500℃高温化到600℃从而氧缺损量进一步降低。由此，可以认为使用IZO电极作为源-漏电极时，将热处理温度从500℃提高到600℃对可靠性改善是有效的。
[第1氧化物半导体层的表层的组成分布测定(Zn稠化层的有无的测定)]
利用XPS调查了第1氧化物半导体层的表层的组成分布。分析样品使用用于前述的氧结合状态评价的分析试样2的分别处理到(2A)、(3A)(热处理温度为600℃)的样品。详细而言，从第1氧化物半导体层的表面开始沿膜厚方向测定Zn、Sn、In、Ga各金属元素相对于全部金属元素的含量。将其结果依照酸蚀刻后(2A)、酸蚀刻后进一步热处理后(3A)分别示于图11(a)、图11(b)中。
由图11(a)可知，对于酸蚀刻后(2A)的第1氧化物半导体层而言，Zn、Ga及Sn的浓度根据深度而大不同，第1氧化物半导体层的特别是表层的Zn和Ga的浓度相比于第1氧化物半导体层的内部(是指从氧化物半导体层的表面到深度10～20nm左右。以下同样)大幅减少。与此相对，可知若在酸蚀刻后进一步以600℃进行热处理(3A)，则第1氧化物半导体层的表层的Zn浓度与上述图11(a)不同，比第1氧化物半导体层的内部更增加。需要说明的是，图11(b)的表层Zn浓度比为1.39倍。
接着，将整理了将酸蚀刻后的热处理的温度(热处理温度)设为100℃、500℃、350℃、或600℃时的所述表层Zn浓度比与热处理温度的关系的图示于图12中。
由该图12可知，通过提高热处理温度从而第1氧化物半导体层表面的Zn浓度增加。可以认为通过进一步提高热处理温度，Zn容易扩散到表面，如上述图10所示第1氧化物半导体层表面的氧化被促进(氧缺损恢复)，对可靠性改善有效。
符号说明
1  基板
2  栅电极
3  栅极绝缘膜
4  氧化物半导体层
4A  第1氧化物半导体层
4B  第2氧化物半导体层
5  源-漏电极(S/D)
6  保护膜(绝缘膜)
7  接触孔
8  透明导电膜
9  蚀刻阻挡层
11  导电性氧化物层
X  X层
X1  X1层
X2  X2层
12  Si基板
13  碳蒸镀膜
权利要求书(按照条约第19条的修改)
1.(修改后)一种薄膜晶体管，其特征在于，是在基板上至少依次具有栅电极、栅极绝缘膜、氧化物半导体层、源-漏电极以及保护所述源-漏电极的保护膜的薄膜晶体管，其中，
所述氧化物半导体层是具有
由Sn、In、选自Ga和Zn中的至少1种和O构成的第1氧化物半导体层；以及
由选自In、Zn、Sn及Ga中的1种以上的元素和O构成的第2氧化物半导体层的层叠体，
所述第2氧化物半导体层在所述栅极绝缘膜上形成，
并且，所述第1氧化物半导体层在所述第2氧化物半导体层、与所述保护膜或所述源-漏电极之间形成，
且在薄膜晶体管的层叠方向截面中，通过[100×(源-漏电极端正下方的第1氧化物半导体层的膜厚-第l氧化物半导体层中央部的膜厚)/源-漏电极端正下方的第1氧化物半导体层的膜厚]求出的值为5％以下。
2.如权利要求1所述的薄膜晶体管，其中，用X射线光电子能谱法观察所述第1氧化物半导体层的表面时，氧1s光谱的强度最高的峰的能量在529.0～531.3eV的范围内。
3.如权利要求1或2所述的薄膜晶体管，其中，所述第1氧化物半导体层满足Sn的含量相对于全部金属元素为5原子％以上且50原子％以下。
4.如权利要求1或2所述的薄膜晶体管，其中，所述第1氧化物半导体层由In、Ga、Zn及Sn和O构成，且将In、Ga、Zn及Sn的合计量设为100原子％时，满足
In的含量为15原子％以上且25原子％以下、
Ga的含量为5原子％以上且20原子％以下、
Zn含量为40原子％以上且60原子％以下、以及
Sn的含量为5原子％以上且25原子％以下。
5.如权利要求1或2所述的薄膜晶体管，其中，所述第1氧化物半导体层包含Zn，且以原子％单位计，其表层的Zn浓度为该第1氧化物半导体层的Zn含量的1.0～1.6倍。
6.如权利要求1或2所述的薄膜晶体管，其中，所述源-漏电极包含导电性氧化物层，且该导电性氧化物层与所述第1氧化物半导体层直接接合。
7.(修改后)如权利要求6所述的薄膜晶体管，其中，所述源-漏电极具有如下层叠结构：
从氧化物半导体层侧开始依次为导电性氧化物层；和
包含选自Al、Cu、Mo、Cr、Ti、Ta及W中的1种以上的元素的1层以上的金属层即X层。
8.(修改后)如权利要求7所述的薄膜晶体管，其中，所述X层具有如下层叠结构：
从氧化物半导体层侧开始依次为包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层即X2层；和
选自纯Al层、Al合金层、纯Cu层及Cu合金层中的1个以上的金属层即X1层。
9.(修改后)如权利要求7所述的薄膜晶体管，其中，所述X层具有如下层叠结构：
从氧化物半导体层侧开始依次为选自纯Al层、Al合金层、纯Cu层及Cu合金层中的1个以上的金属层即X1层；和
包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层即X2层。
10.(修改后)如权利要求7所述的薄膜晶体管，其中，所述X层具有如下层叠结构：
从氧化物半导体层侧开始依次为包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层即X2层；
选自纯Al层、Al合金层、纯Cu层及Cu合金层中的1个以上的金属层即X1层；和
包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层即X2层。
11.(修改后)如权利要求7所述的薄膜晶体管，其中，所述X层包含Al合金层，该Al合金层包含0.1原子％以上的选自Ni、Co、Cu、Ge、Ta、Mo、Hf、Zr、Ti、Nb、W及稀土元素中的1种以上的元素。
12.如权利要求6所述的薄膜晶体管，其中，所述导电性氧化物层由O和选自In、Ga、Zn及Sn中的1种以上的元素构成。
13.如权利要求1或2所述的薄膜晶体管，其中，所述源-漏电极具有如下层叠结构：
从氧化物半导体层侧开始依次为由选自Mo、Cr、Ti、Ta及W中的1种以上的元素构成的阻挡金属层；和
Al合金层。
14.如权利要求13所述的薄膜晶体管，其中，所述源-漏电极中的阻挡金属层由纯Mo或Mo合金构成。
15.如权利要求13所述的薄膜晶体管，其中，所述源-漏电极中的Al合金层合计包含0.1～4原子％的选自Ni和Co中的1种以上的元素。
16.如权利要求13所述的薄膜晶体管，其中，所述源-漏电极中的Al合金层合计包含0.05～2原子％的选自Cu和Ge中的1种以上的元素。
17.如权利要求15所述的薄膜晶体管，其中，所述源-漏电极中的Al合金层还包含选自Nd、Y、Fe、Ti、V、Zr、Nb、Mo、Hf、Ta、Mg、Cr、Mn、Ru、Rh、Pd、Ir、Pt、La、Gd、Tb、Dy、Sr、Sm、Ge及Bi中的至少1种元素。
18.一种薄膜晶体管的制造方法，其特征在于，其是权利要求1或2所述的薄膜晶体管的制造方法，其中，
使用酸系蚀刻液进行形成在所述氧化物半导体层上的所述源-漏电极的图案化，然后，对所述氧化物半导体层的至少暴露于酸系蚀刻液的部分进行氧化处理后，形成所述保护膜。
19.如权利要求18所述的薄膜晶体管的制造方法，其中，所述氧化处理为热处理和N2O等离子处理中的至少一种。
20.如权利要求19所述的薄膜晶体管的制造方法，其中，进行所述热处理和所述N2O等离子处理。
21.如权利要求19所述的薄膜晶体管的制造方法，其中，所述热处理在130℃以上且700℃以下的加热温度下进行。
22.如权利要求21所述的薄膜晶体管的制造方法，其中，将所述加热温度设为250℃以上。
说明或声明(按照条约第19条的修改)
根据PCT条约19条的规定，申请人对权利要求书进行了修改。
在修改后的权利要求书第1项中，将“由Sn及In、以及选自Ga和Zn的至少1种和O构成的第1氧化物半导体层”修改为“由Sn、In、选自Ga和Zn中的至少1种和O构成的第1氧化物半导体层”。另外，将“所述第1氧化物半导体层在所述第2氧化物半导体层与所述保护膜或所述源-漏电极之间形成”修改为“所述第1氧化物半导体层在所述第2氧化物半导体层、与所述保护膜或所述源-漏电极之间形成”。该修改依据申请时的说明书第0040段落～第0045段落中记载的事项。
在修改后的权利要求书第7项中，将“金属层(X层、包括Al合金层)”修改为“金属层即X层”。
在修改后的权利要求书第8项～第10项中，将“所述金属层(X层)”修改为“所述X层”，将“金属层(X2层)”修改为“金属层即X2层”，将“1层以上的金属层(X1层)”修改为“1层以上的金属层即X1层”。
上述第7项～第10项的修改符合不清楚的记载的阐明。
在修改后的权利要求书第11项中，将“所述Al合金层”修改为“所述X层包含Al合金层，该Al合金层”。该修改基于第7项中规定的作为“包含Al、……的1层以上的金属层”的X层中，包含Al合金层。
此外，除上述以外，对权利要求第2项～第6项及第12项～第22项没有进行修改。

Claims (22)

1.一种薄膜晶体管，其特征在于，是在基板上至少依次具有栅电极、栅极绝缘膜、氧化物半导体层、源-漏电极以及保护所述源-漏电极的保护膜的薄膜晶体管，其中，
所述氧化物半导体层是具有
由Sn及In、以及选自Ga和Zn中的至少1种和O构成的第1氧化物半导体层；以及
由选自In、Zn、Sn及Ga中的1种以上的元素和O构成的第2氧化物半导体层的层叠体，
所述第2氧化物半导体层在所述栅极绝缘膜上形成，
并且，所述第1氧化物半导体层在所述第2氧化物半导体层与所述保护膜或所述源-漏电极之间形成，
且在薄膜晶体管的层叠方向截面中，通过[100×(源-漏电极端正下方的第1氧化物半导体层的膜厚-第1氧化物半导体层中央部的膜厚)/源-漏电极端正下方的第1氧化物半导体层的膜厚]求出的值为5％以下。
2.如权利要求1所述的薄膜晶体管，其中，用X射线光电子能谱法观察所述第1氧化物半导体层的表面时，氧1s光谱的强度最高的峰的能量在529.0～531.3eV的范围内。
3.如权利要求1或2所述的薄膜晶体管，其中，所述第1氧化物半导体层满足Sn的含量相对于全部金属元素为5原子％以上且50原子％以下。
4.如权利要求1或2所述的薄膜晶体管，其中，所述第1氧化物半导体层由In、Ga、Zn及Sn和O构成，且将In、Ga、Zn及Sn的合计量设为100原子％时，满足
In的含量为15原子％以上且25原子％以下、
Ga的含量为5原子％以上且20原子％以下、
Zn含量为40原子％以上且60原子％以下、以及
Sn的含量为5原子％以上且25原子％以下。
5.如权利要求1或2所述的薄膜晶体管，其中，所述第1氧化物半导体层包含Zn，且以原子％单位计，其表层的Zn浓度为该第1氧化物半导体层的Zn含量的1.0～1.6倍。
6.如权利要求1或2所述的薄膜晶体管，其中，所述源-漏电极包含导电性氧化物层，且该导电性氧化物层与所述第1氧化物半导体层直接接合。
7.如权利要求6所述的薄膜晶体管，其中，所述源-漏电极具有如下层叠结构：
从氧化物半导体层侧开始依次为导电性氧化物层；和
包含选自Al、Cu、Mo、Cr、Ti、Ta及W中的1种以上的元素的1层以上的金属层(X层，包含Al合金层)。
8.如权利要求7所述的薄膜晶体管，其中，所述金属层(X层)具有如下层叠结构：
从氧化物半导体层侧开始依次为包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层(X2层)；和
选自纯Al层、Al合金层、纯Cu层及Cu合金层中的1个以上的金属层(X1层)。
9.如权利要求7所述的薄膜晶体管，其中，所述金属层(X层)具有如下层叠结构：
从氧化物半导体层侧开始依次为选自纯Al层、Al合金层、纯Cu层及Cu合金层中的1个以上的金属层(X1层)；和
包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层(X2层)。
10.如权利要求7所述的薄膜晶体管，其中，所述金属层(X层)具有如下层叠结构：
从氧化物半导体层侧开始依次为包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层(X2层)；
选自纯Al层、Al合金层、纯Cu层及Cu合金层中的1个以上的金属层(X1层)；和
包含选自Mo、Cr、Ti、Ta及W中的1种以上的元素的金属层(X2层)。
11.如权利要求7所述的薄膜晶体管，其中，所述Al合金层包含0.1原子％以上的选自Ni、Co、Cu、Ge、Ta、Mo、Hf、Zr、Ti、Nb、W及稀土元素中的1种以上的元素。
12.如权利要求6所述的薄膜晶体管，其中，所述导电性氧化物层由O和选自In、Ga、Zn及Sn中的1种以上的元素构成。
13.如权利要求1或2所述的薄膜晶体管，其中，所述源-漏电极具有如下层叠结构：
从氧化物半导体层侧开始依次为由选自Mo、Cr、Ti、Ta及W中的1种以上的元素构成的阻挡金属层；和
Al合金层。
14.如权利要求13所述的薄膜晶体管，其中，所述源-漏电极中的阻挡金属层由纯Mo或Mo合金构成。
15.如权利要求13所述的薄膜晶体管，其中，所述源-漏电极中的Al合金层合计包含0.1～4原子％的选自Ni和Co中的1种以上的元素。
16.如权利要求13所述的薄膜晶体管，其中，所述源-漏电极中的Al合金层合计包含0.05～2原子％的选自Cu和Ge中的1种以上的元素。
17.如权利要求15所述的薄膜晶体管，其中，所述源-漏电极中的Al合金层还包含选自Nd、Y、Fe、Ti、V、Zr、Nb、Mo、Hf、Ta、Mg、Cr、Mn、Ru、Rh、Pd、Ir、Pt、La、Gd、Tb、Dy、Sr、Sm、Ge及Bi中的至少1种元素。
18.一种薄膜晶体管的制造方法，其特征在于，其是权利要求1或2所述的薄膜晶体管的制造方法，其中，
使用酸系蚀刻液进行形成在所述氧化物半导体层上的所述源-漏电极的图案化，然后，对所述氧化物半导体层的至少暴露于酸系蚀刻液的部分进行氧化处理后，形成所述保护膜。
19.如权利要求18所述的薄膜晶体管的制造方法，其中，所述氧化处理为热处理和N2O等离子处理中的至少一种。
20.如权利要求19所述的薄膜晶体管的制造方法，其中，进行所述热处理和所述N2O等离子处理。
21.如权利要求19所述的薄膜晶体管的制造方法，其中，所述热处理在130℃以上且700℃以下的加热温度下进行。
22.如权利要求21所述的薄膜晶体管的制造方法，其中，将所述加热温度设为250℃以上。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486551A (zh) * 2016-12-07 2017-03-08 电子科技大学 一种铟镓锌氧薄膜晶体管及其制备方法
CN109545675A (zh) * 2018-10-26 2019-03-29 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管阵列基板的制备方法
CN112259611A (zh) * 2020-10-12 2021-01-22 昆山龙腾光电股份有限公司 氧化物半导体薄膜晶体管及其制作方法
CN115397664A (zh) * 2020-04-22 2022-11-25 东洋钢钣株式会社 金属层叠膜及其制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI588978B (zh) * 2014-08-18 2017-06-21 群創光電股份有限公司 薄膜電晶體及顯示面板
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
JP2016111125A (ja) * 2014-12-04 2016-06-20 日本放送協会 薄膜トランジスタおよびその製造方法
TWI577032B (zh) * 2015-04-24 2017-04-01 群創光電股份有限公司 顯示裝置
JP6429816B2 (ja) * 2016-02-17 2018-11-28 三菱電機株式会社 薄膜トランジスタおよびその製造方法、薄膜トランジスタ基板、液晶表示装置
US10263114B2 (en) * 2016-03-04 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
JP6852296B2 (ja) * 2016-07-19 2021-03-31 株式会社リコー 電界効果型トランジスタの製造方法
WO2018168639A1 (ja) * 2017-03-14 2018-09-20 シャープ株式会社 半導体装置およびその製造方法
TWI667796B (zh) 2017-05-31 2019-08-01 南韓商Ｌｇ顯示器股份有限公司 薄膜電晶體、包含該薄膜電晶體的閘極驅動器、及包含該閘極驅動器的顯示裝置
CN109148592B (zh) 2017-06-27 2022-03-11 乐金显示有限公司 包括氧化物半导体层的薄膜晶体管，其制造方法和包括其的显示设备
CN107808885B (zh) * 2017-10-25 2020-04-28 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型氧化物半导体tft基板及其制作方法
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
KR20200034889A (ko) 2018-09-21 2020-04-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US20200350412A1 (en) * 2019-05-01 2020-11-05 Intel Corporation Thin film transistors having alloying source or drain metals
JP7498197B2 (ja) * 2019-06-04 2024-06-11 アプライド マテリアルズ インコーポレイテッド 薄膜トランジスタ
KR20210028318A (ko) 2019-09-03 2021-03-12 삼성디스플레이 주식회사 표시 장치 및 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100155717A1 (en) * 2007-03-26 2010-06-24 Idemitsu Kosan Co., Ltd. Noncrystalline oxide semiconductor thin film, process for producing the noncrystalline oxide semiconductor thin film, process for producing thin-film transistor, field-effect-transistor, light emitting device, display device, and sputtering target
CN101826558A (zh) * 2009-03-06 2010-09-08 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
WO2012144556A1 (ja) * 2011-04-22 2012-10-26 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
CN104681625A (zh) * 2012-06-06 2015-06-03 株式会社神户制钢所 薄膜晶体管

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
KR102112799B1 (ko) * 2008-07-10 2020-05-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치 및 전자기기
JP4752927B2 (ja) * 2009-02-09 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
JP2011000804A (ja) * 2009-06-19 2011-01-06 Tdk Corp 凹凸パターン形成方法、情報記録媒体製造方法および樹脂材料硬化処理装置
TWI437697B (zh) * 2009-07-27 2014-05-11 Kobe Steel Ltd Wiring structure and a display device having a wiring structure
JP5620179B2 (ja) * 2009-07-27 2014-11-05 株式会社神戸製鋼所 配線構造およびその製造方法、並びに配線構造を備えた表示装置
CN102754209B (zh) * 2010-02-12 2015-11-25 株式会社半导体能源研究所 半导体装置及其驱动方法
WO2011108199A1 (ja) * 2010-03-04 2011-09-09 シャープ株式会社 薄膜トランジスタの製造方法及びその方法により製造された薄膜トランジスタ、アクティブマトリクス基板
JP2012124446A (ja) * 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
US8653514B2 (en) * 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20120064665A1 (en) * 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Deposition apparatus, apparatus for successive deposition, and method for manufacturing semiconductor device
JPWO2012043338A1 (ja) * 2010-09-28 2014-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法、薄膜トランジスタを備える画像表示装置
JP5685989B2 (ja) * 2011-02-28 2015-03-18 ソニー株式会社 表示装置および電子機器
JP2012191008A (ja) * 2011-03-10 2012-10-04 Sony Corp 表示装置および電子機器
JP5645737B2 (ja) * 2011-04-01 2014-12-24 株式会社神戸製鋼所 薄膜トランジスタ構造および表示装置
KR20130111874A (ko) * 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 표시 장치, 그리고 박막 트랜지스터의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100155717A1 (en) * 2007-03-26 2010-06-24 Idemitsu Kosan Co., Ltd. Noncrystalline oxide semiconductor thin film, process for producing the noncrystalline oxide semiconductor thin film, process for producing thin-film transistor, field-effect-transistor, light emitting device, display device, and sputtering target
CN101826558A (zh) * 2009-03-06 2010-09-08 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
WO2012144556A1 (ja) * 2011-04-22 2012-10-26 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
CN104681625A (zh) * 2012-06-06 2015-06-03 株式会社神户制钢所 薄膜晶体管

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486551A (zh) * 2016-12-07 2017-03-08 电子科技大学 一种铟镓锌氧薄膜晶体管及其制备方法
CN109545675A (zh) * 2018-10-26 2019-03-29 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管阵列基板的制备方法
CN115397664A (zh) * 2020-04-22 2022-11-25 东洋钢钣株式会社 金属层叠膜及其制造方法
CN112259611A (zh) * 2020-10-12 2021-01-22 昆山龙腾光电股份有限公司 氧化物半导体薄膜晶体管及其制作方法

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Publication number Publication date
TWI597849B (zh) 2017-09-01
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