CN105324835A - 薄膜晶体管及其制造方法 - Google Patents

薄膜晶体管及其制造方法 Download PDF

Info

Publication number
CN105324835A
CN105324835A CN201480035855.6A CN201480035855A CN105324835A CN 105324835 A CN105324835 A CN 105324835A CN 201480035855 A CN201480035855 A CN 201480035855A CN 105324835 A CN105324835 A CN 105324835A
Authority
CN
China
Prior art keywords
film
oxide semiconductor
semiconductor layer
diaphragm
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480035855.6A
Other languages
English (en)
Other versions
CN105324835B (zh
Inventor
越智元隆
森田晋也
高梨泰幸
后藤裕史
钉宫敏洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Publication of CN105324835A publication Critical patent/CN105324835A/zh
Application granted granted Critical
Publication of CN105324835B publication Critical patent/CN105324835B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

本发明的薄膜晶体管在基板上至少具有栅电极、栅极绝缘膜、氧化物半导体层、源-漏电极以及两层以上的保护膜。所述氧化物半导体层由Sn、从由In、Ga以及Zn构成的组中选择的一种以上的元素、以及O形成。另外，所述两层以上的保护膜至少由与所述氧化物半导体层相接的第一保护膜、以及所述第一保护膜以外的一层以上的第二保护膜构成，所述第一保护膜是SiOx膜且氢浓度为3.5原子％以下。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及一种在液晶显示器、有机EL显示器等显示装置中使用的薄膜晶体管及其制造方法。以下，有时将薄膜晶体管称为“TFT”。
背景技术
非晶(非晶质)氧化物半导体具有比通用的非晶硅(a-Si)高的载流子迁移率，光学带隙较大且能够在低温下成膜，因此期待将其应用于要求大型/高分辨率/高速驱动的下一代显示器、耐热性低的树脂基板等。所述载流子迁移率也被称作“场效应迁移率”。以下，有时将所述载流子迁移率仅称作“迁移率”。
为了具有较高的迁移率，将由铟、镓、锌以及氧构成的非晶氧化物半导体、或者由铟、锌、锡以及氧构成的非晶氧化物半导体用作所述氧化物半导体。有时将所述由铟、镓、锌以及氧构成的非晶氧化物半导体称作“In-Ga-Zn-O”或者“IGZO”。
另外，使用了所述氧化物半导体的底栅型TFT的构造大致分为图1A所示的具有蚀刻阻止层9的蚀刻阻止型、和图1B所示的不具有蚀刻阻止层的背沟道蚀刻型这两种。以下，将所述蚀刻阻止型称为“ESL(EtchStopLayer)型”、将所述背沟道蚀刻型称为“BCE(BackChannelEtch)型”。
所述图1B、或者该图1B的保护膜6为两层的图2的不具有蚀刻阻止层的BCE型TFT在制造工序中不需要形成蚀刻阻止层的工序，因此生产率优良。
但是，在该BCE型TFT的制造工序中存在如下这样的问题。即，在氧化物半导体层上形成有源-漏电极用薄膜，在对该源-漏电极用薄膜进行构图时，例如使用包含磷酸、硝酸、醋酸等的酸系蚀刻液。氧化物半导体层的暴露于所述酸系蚀刻液的部分的表面被刮削或受到损伤，结果可能产生TFT特性劣化这样的问题。
例如前述的由IGZO构成的氧化物半导体相对于在形成源-漏电极时被用作湿蚀刻液的无机酸系蚀刻液的可溶性较高，从而极其容易被无机酸系蚀刻液蚀刻。因此，存在IGZO膜消失而难以制作TFT、或者TFT特性劣化等问题。需要说明的是，以下，有时将基于酸系蚀刻液的蚀刻称为“酸蚀刻”或者“湿蚀刻(wetetching)”。
在上述BCE型TFT中，作为抑制氧化物半导体层的损伤的技术，例如提出有下述的专利文献1～3的技术。这些技术通过在氧化物半导体层与源-漏电极之间形成牺牲层或者陷入部，从而抑制对氧化物半导体层造成的损伤。但是，为了形成上述牺牲层或者陷入部，需要增加工序。另外，在非专利文献1中示出了去除氧化物半导体层表面的损伤层的内容，但是难以均匀地去除该损伤层。
在先技术文献
专利文献
专利文献1：日本特开2012-146956号公报
专利文献2：日本特开2011-54812号公报
专利文献3：日本特开2009-4787号公报
非专利文献
非专利文献1：C.-J.Kimet.al，Electrochem.Solid-StateLett.12(4)，H95-H97(2009)
发明内容
发明所要解决的课题
本发明是鉴于上述情况而作出的，其目的在于实现不具有蚀刻阻止层的BCE型TFT以及该TFT的制造方法，该TFT具备氧化物半导体层，该氧化物半导体层在维持较高的场效应迁移率的同时示出优异的开关特征、特别是较低的S值；和优异的应力耐受性，在本发明中特别是相对于光应力等而阈值电压的变化量小，尤其在包含Mo系膜而作为源-漏电极的情况下该TFT也示出上述优异的特性。需要说明的是，以下，有时将所述应力耐受性称为“光应力耐受性”。
用于解决课题的方案
能够解决上述课题的本发明的薄膜晶体管在基板上至少具有栅电极、栅极绝缘膜、氧化物半导体层、源-漏电极以及两层以上的保护膜，其特征在于，所述氧化物半导体层由Sn、从由In、Ga以及Zn构成的组中选择的一种以上的元素、以及O形成，并且所述两层以上的保护膜至少由与所述氧化物半导体层相接的第一保护膜、和该第一保护膜以外的一层以上的第二保护膜构成，所述第一保护膜是SiOx膜且氢浓度为3.5原子％以下。
优选所述第二保护膜是绝缘性化合物膜、或者树脂膜与该绝缘性化合物膜的层叠膜。
优选所述绝缘性化合物膜是由包含从如下的组中选择的一种以上的元素的氧化物、氮化物或氮氧化物形成的膜，所述组由Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y以及Zr构成。
优选所述绝缘性化合物膜是SiNx膜与由包含从如下的组中选择的一种以上的元素的氧化物形成的膜中的、任一种以上的膜，所述组由Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y以及Zr构成。
优选所述氧化物半导体层的电阻率值处于2.1×102Ω·cm以上且1.0×105Ω·cm以下的范围内。
优选作为所述氧化物半导体层而形成为，Sn相对于在所述氧化物半导体层中含有的总金属元素的比例满足9原子％以上且50原子％以下。尤其优选作为所述氧化物半导体层而形成为金属元素由In、Ga、Zn以及Sn构成的氧化物，且各金属元素相对于In、Ga、Zn以及Sn的合计的比例满足：In：15～25原子％；Ga：5～20原子％；Zn：40～60原子％；以及Sn：9～25原子％。
优选所述SiOx膜的膜厚为30nm以上。
作为所述源-漏电极，能够形成纯Mo膜与Mo合金膜中的一种以上的膜。
另外，作为所述源-漏电极，能够形成纯Mo膜与Mo合金膜中的一种以上的膜、和从由纯Al膜、纯Cu膜、Al合金膜以及Cu合金膜构成的组中选择的一种以上的膜的层叠膜，使得所述纯Mo膜与Mo合金膜中的一种以上的膜和所述氧化物半导体层直接接合。
另外，能够解决上述课题的本发明的薄膜晶体管的制造方法是所述的薄膜晶体管的制造方法，其特征在于，所述薄膜晶体管的制造方法包括：使用酸系蚀刻液进行在所述氧化物半导体层上形成的所述源-漏电极的构图，然后，在形成SiOx膜而作为所述第一保护膜后进行氧化处理，接下来，在所述第一保护膜上形成所述第二保护膜。
作为所述氧化处理，优选以130℃以上400℃以下的加热温度进行热处理。
优选在形成所述第二保护膜之后，进一步进行热处理。
发明效果
根据本发明，在BCE型TFT的制造工序中，通过将暴露于在形成源-漏电极时使用的酸系蚀刻液的氧化物半导体层设为包含Sn的材料，能够获得氧化物半导体层的膜厚均匀的TFT。
另外，能够提供一种BCE型TFT，该TFT即使在使用Mo系膜、即包含纯Mo膜与Mo合金膜中的一种以上的膜作为源-漏电极，并且使用酸系蚀刻液进行源-漏电极的构图的情况下，也可以抑制由所述Mo系膜构成的源-漏电极端的氧化，从而抑制静态特性、尤其是开关特征、特别是S值的劣化，并且氧化物半导体层的表面状态良好且光应力耐受性优异。
根据本发明的方法，在规定的氧化处理时，由于不产生从SiOx膜朝向氧化物半导体层的过量的氢扩散，因此能够防止晶体管的导体化、或者截止电流的增加或朝向Vth的负侧的变动。另外，根据本发明的方法，由于不产生从较多含有氢的SiNx膜朝向氧化物半导体层的氢扩散，因此能够防止晶体管的导体化、或者截止电流的增加或朝向Vth的负侧的变动。
另外，根据本发明的方法，由于能够通过湿蚀刻来进行源-漏电极的形成，因此能够容易且低成本地获得特性高的显示装置。
此外，由本发明的制造方法获得的TFT如上述那样不具有蚀刻阻止层，因此TFT制造工序中的掩模形成工序数量较少，能够充分地削减成本。另外，BCE型TFT不像ESL型TFT那样具有蚀刻阻止层与源-漏电极的重叠部分，因此与ESL型TFT相比能够实现TFT的小型化。
附图说明
图1A是用于对以往的ESL型的薄膜晶体管进行说明的概略剖视图。
图1B是用于对本发明的BCE型的薄膜晶体管进行说明的概略剖视图。
图2是用于对本发明的薄膜晶体管进行说明的概略剖视图。
图3A是氧化物半导体层包含Sn的TFT的FE-SEM(场发射扫描电镜；FieldEmission-ScanningElectronMicroscope)观察照片。
图3B是对所述图3A的虚线框进行放大后的照片。
图4A是氧化物半导体层不包含Sn的TFT的FE-SEM观察照片。
图4B是对所述图4A的虚线框进行放大后的照片。
图5是表示以往的TFT制造工序的一部分的说明图。
图6是表示以往的其它TFT制造工序的一部分的说明图。
图7是表示本发明的TFT制造工序的一部分的说明图。
图8是示意性地表示TFT的层叠方向剖面的一部分的图，是将作为电极的Mo系膜的被氧化的端部正下方的氧化物半导体层部分用虚线框表示的图。
图9A是使用模拟来计算在源-漏电极端横向下方配置有导带底能级时的电流路径而得到的结果。
图9B是对进行了上述图9A的模拟的情况下的Id-Vg特性中的S值的增加进行说明的图。
图10是表示湿蚀刻、氧化处理的有无对氧化物半导体层表面的XPS(X-rayPhotoelectronSpectroscopy，X射线光电子分光分析)造成的影响的图。
图11A是表1中的No.2的TFT的FE-SEM(FieldEmission-ScanningElectronMicroscope)观察照片。
图11B是表1中的No.7的TFT的FE-SEM观察照片。
图12是表示表1中的No.5的TFT的Id-Vg特性的图。
图13是表示表1中的No.6的TFT的Id-Vg特性的图。
图14是表示表2中的No.25的TFT的Id-Vg特性的图。
图15是表示实施例中的热处理的加热温度与S值、电阻率值之间的关系的图。
图16是表示实施例中的热处理的加热温度与ΔVth、电阻率值之间的关系的图。
图17是表示实施例中的从第二保护膜到栅极绝缘膜的深度方向上的氢二次离子相对强度分析结果的图。
具体实施方式
本发明人等为了解决所述课题而对BCE型TFT进行了深入研究。结果发现了如下情况，从而完成了本发明：特别是，将在形成源-漏电极时暴露于酸系蚀刻液的氧化物半导体层设为包含Sn的材料；以及在TFT制造工序中，在形成源-漏电极后、即进行酸蚀刻之后，形成SiOx膜而作为第一保护膜，然后进行氧化处理而使所述第一保护膜、即SiOx膜中的氢浓度为3.5原子％以下，接下来，形成绝缘性化合物膜、或者树脂膜与绝缘性化合物膜的层叠膜而作为第二保护膜，由此，即便在源-漏电极中使用了Mo系膜的情况下，也不会使TFT的静态特性劣化，从而能够消除基于上述酸蚀刻的污染物、损伤，其结果是，获得氧化物半导体层的膜厚均匀并且静态特性与应力耐受性良好的TFT。
首先，对本发明的氧化物半导体层的成分组成与结构进行说明。
本发明的TFT中的氧化物半导体层的特征在于，作为必要成分而含有Sn。通过这样地含有Sn，如下述评价所示的那样，能够抑制酸系蚀刻液造成的该氧化物半导体层的蚀刻，从而使氧化物半导体层的表面保持平滑。
[对酸系蚀刻液的耐受性的评价]
关于氧化物半导体层对在形成源-漏电极时使用的酸系蚀刻液的耐受性，针对氧化物半导体层中的Sn的有无所造成的影响进行研究。
详细而言，作为氧化物半导体层包含Sn的TFT，制作了具有金属元素由In、Ga、Zn以及Sn构成的氧化物、即所述Sn以外的金属元素相对于In、Ga、Zn以及Sn的合计的各比例满足后述的推荐范围的氧化物半导体层的TFT。另外，作为氧化物半导体层不包含Sn的TFT，也制作了具有由原子比满足In∶Ga∶Zn＝1∶1∶1的IGZO构成的氧化物半导体层的TFT。对任一TFT而言，制作工序中途的源-漏电极的构图(patterning)如后述的实施例所示的那样使用PAN系的酸系蚀刻液来进行。需要说明的是，在该评价中，由于仅确认Sn的有无对所述耐受性造成的影响，因此不进行后述的氧化处理。另外，保护膜也设为单层。
然后，通过FE-SEM对获得的各TFT的层叠方向剖面进行观察。针对具有包含Sn的氧化物半导体层的TFT，在图3A与图3B中表示其观察照片，针对具有不包含Sn的氧化物半导体层的TFT，在图4A与图4B中表示其观察照片。如这些图3A与图3B以及图4A与图4B所示的那样，在本评价中使用的TFT具有在Si基板12上依次层叠有氧化物半导体层4、源-漏电极5、碳蒸镀膜13以及保护膜6的构造。上述碳蒸镀膜13是为了进行电子显微镜观察而设置的保护膜，并非构成本发明的TFT的结构。
由图3A以及图3B可知，在暴露于酸系蚀刻液的氧化物半导体层包含Sn的情况下，未产生所述过蚀刻(overetching)造成的氧化物半导体层4的膜厚的减少、即“膜减少”。具体而言，由下述式(1)求得的、源-漏电极5端正下方的氧化物半导体层4的膜厚与氧化物半导体层4中央部的膜厚之差为0％。因此，能够制作氧化物半导体层4的面内均匀的TFT。需要说明的是，所述氧化物半导体层中央部是指连结源电极端与漏电极端的最短线的中间地点，表示暴露于酸系蚀刻液的部分。
源-漏电极端正下方的氧化物半导体层的膜厚与氧化物半导体层中央部的膜厚之差＝100×[源-漏电极端正下方的氧化物半导体层的膜厚-氧化物半导体层中央部的膜厚]/源-漏电极端正下方的氧化物半导体层的膜厚…(1)
与此相对，由图4A以及图4B可知，在氧化物半导体层4不包含Sn的情况下，产生了所述过蚀刻造成的氧化物半导体层4的膜减少。即，由上述式(1)求得的、源-漏电极5端正下方的氧化物半导体层4的膜厚与所述氧化物半导体层4中央部的膜厚之差超过50％。
为了充分发挥基于上述Sn的氧化物半导体层的膜厚减少的抑制效果，氧化物半导体层中的Sn量优选为9原子％以上。上述Sn量更优选为15原子％以上，进一步优选为19原子％以上。所述Sn量是指相对于在氧化物半导体层中含有的总金属元素的比例。以下，对于其它金属元素量也是相同的。在所述氧化物半导体层由包含金属元素：In、Ga、Zn以及Sn的氧化物构成的情况下，所述Sn量由100×Sn/(In+Ga+Zn+Sn)求得。
另一方面，当氧化物半导体层的Sn量过多时，存在应力耐受性降低，并且氧化物半导体层相对于加工用湿蚀刻液的蚀刻速率降低的情况。因此，上述Sn量优选为50原子％以下，更优选为30原子％以下，进一步优选为28原子％以下，更进一步优选为25原子％以下。
在用于形成源-漏电极的湿蚀刻时，氧化物半导体层暴露于酸系蚀刻液，但通过上述那样将氧化物半导体层设为包含Sn的结构，从而抑制该氧化物半导体层的蚀刻。更具体而言，基于酸系蚀刻液的氧化物半导体层的蚀刻速率被抑制为以下。其结果是，对获得的TFT而言，由上述式(1)求得的源-漏电极端正下方的氧化物半导体层的膜厚与氧化物半导体层中央部的膜厚之差被抑制为5％以下。在上述膜厚之差大于5％而未均匀地蚀刻的情况下，在氧化物半导体层的同一面内产生膜厚的分布。这样的面内的膜厚分布容易招致S值、光应力耐受性的劣化。所述膜厚之差优选为3％以下，最优选没有差、即为0％。具体而言，例如根据源-漏电极端正下方的氧化物半导体层的膜厚-所述氧化物半导体层中央部的膜厚而求得的膜减少量优选为10nm以下，更优选为5nm以下。
所述氧化物半导体层除了所述Sn以外，还包含从由In、Ga以及Zn构成的组中选择的一种以上的元素而作为金属元素。优选金属元素由In、Ga、Zn以及Sn构成的氧化物，即优选各金属元素相对于In、Ga、Zn以及Sn的合计的比例针对Sn而满足上述的范围，并且针对In、Ga以及Zn而满足下述范围的氧化物。
In是有效降低氧化物半导体层的电阻的元素。在为了有效发挥这样的效果而含有In的情况下，由100×In/(In+Ga+Zn+Sn)求得的In量优选为15原子％以上，更优选为16原子％以上，进一步优选为17原子％以上。另一方面，若所述In量过多则应力耐受性容易降低，因此In量优选为25原子％以下，更优选为23原子％以下，进一步优选为20原子％以下。
Ga是抑制氧缺陷的产生且有效提高应力耐受性的元素。在为了有效挥发这样的效果而含有Ga的情况下，由100×Ga/(In+Ga+Zn+Sn)求得的Ga量优选为5原子％以上，更优选为10原子％以上，进一步优选为15原子％以上。另一方面，若所述Ga量过多，则担负电子的电导通路的In量、Sn量相对降低，其结果是，迁移率有时降低。因此，所述Ga量优选为20原子％以下，更优选为19原子％以下，进一步优选为18原子％以下。
Zn是对湿蚀刻速率带来影响的元素，是有助于提高氧化物半导体层的加工时的湿蚀刻性的元素。另外，Zn也是获得稳定的非晶构造的氧化物半导体层而有效确保TFT的稳定且良好的开关动作的元素。在为了充分发挥这些效果而含有Zn的情况下，由100×Zn/(In+Ga+Zn+Sn)求得的Zn量优选为40原子％以上，更优选为43原子％以上，进一步优选为45原子％以上。另一方面，若所述Zn量过多，则在氧化物半导体层的加工时湿蚀刻速率变得过快，变得难以形成期望的图案形状。另外，有时氧化物半导体层进行结晶化，或者In、Sn等的含量相对减少而使应力耐受性劣化。因此，所述Zn量优选为60原子％以下，更优选为50原子％以下。
所述氧化物半导体层的厚度没有特别限定。例如，所述氧化物半导体层的厚度优选为20nm以上，更优选为30nm以上。另一方面，所述氧化物半导体层的厚度优选为200nm以下，更优选为100nm以下。
在本发明中，如上所述，为了确保在形成源-漏电极时对使用的酸系蚀刻液的耐受性，氧化物半导体层特别采用含有Sn的结构。但是，仅通过这一点，与具有蚀刻阻止层的ESL型TFT相比，无法获得良好的应力耐受性。
本发明人等首先掌握上述应力耐受性的劣化如下面详细说明的那样起因于所述源-漏电极的构图、即酸系蚀刻造成的构成氧化物半导体层的In-Ga-Zn-Sn-O系材料的损伤，具体而言起因于氧缺陷，进而发现了如下面详细说明的那样进行氧化处理对该损伤的恢复是非常有效的。
另外，掌握了如下内容：当实施上述氧化处理时，根据上述源-漏电极的种类，该电极的表面、蚀刻加工后的端部被氧化，有时产生TFT的静态特性的劣化、特别是S值的上升，尤其在使用Mo系膜作为上述源-漏电极的情况下容易产生上述氧化。
于是，在本发明中，为了在源-漏电极中使用了Mo系膜的情况下也不产生静态特性的劣化、特别是S值的上升而提高应力耐受性，进行了深入研究。
结果在本发明中，发现了以下的情况。即，在BCE型TFT的制造工序中，以往，通常在如图5的(a)所示那样进行源-漏电极的构图后，如图5的(b)所示那样形成作为第一保护膜6A的SiOx膜与作为第二保护膜6B的SiNx膜而作为保护膜(PV，passivation)，接下来进行热处理。但是在本发明中，在如图7的(a)所示那样进行源-漏电极的构图后，如图7的(b)所示那样，首先形成作为第一保护膜6A的SiOx膜而作为保护膜，之后进行氧化处理(在图7中为热处理)，接下来如图7的(c)所示那样，形成包含绝缘性化合物膜的保护膜而作为第二保护膜即可。以下，有时将上述“包含绝缘性化合物膜的保护膜”仅称作“第二保护膜”。
根据该制造方法，即使在使用容易氧化的Mo系膜作为源-漏电极的情况下，由于热处理等氧化处理在形成SiOx膜后进行，因此也抑制了源-漏电极端的氧化，从而抑制了开关特性的劣化、特别是S值增加等劣化。进一步，产生了酸系蚀刻液造成的例如In-Ga-Zn-Sn-O膜等氧化物半导体层表面的损伤的恢复、特别是氧缺陷的恢复，具体而言，产生了基于带SiOx膜热处理的固相氧扩散，从而能够改善光应力耐受性。电发现了优选通过在形成所述第二保护膜之后进一步实施热处理，能够降低多次扫频(sweep)造成的Vth阈值的偏移量(ΔVth(V))。以下，对本发明所规定的制造条件进行详细说明。
首先，对在源-漏电极的构图之后按照“SiOx膜(第一保护膜)的形成”→“氧化处理”→“第二保护膜的形成”的顺序实施的作用效果进行说明。以下，有时将所述保护膜的形成与氧化处理的工序一并称为“PV工序”。
在源-漏电极的构图后的保护膜的形成工序与氧化处理工序的组合中，在上述图5之外，也举出上述图6的工序。需要说明的是，在图5～7中，实施热处理作为氧化处理。但是，在该图6的工序中，源-漏电极由于受到热处理，从而有时如上述那样该电极的表面、蚀刻加工后的端部被氧化。尤其在上述电极为Mo系膜的情况下，容易产生氧化。可以认为当电极材料的端部像这样发生氧化时，在由于该氧化而产生的Mo氧化物正下方的氧化物半导体层部分形成受主能级，由此开关特征劣化。图8的虚线部分是对在由所述Mo系膜构成的源-漏电极5的表面形成有Mo氧化物14时的、该Mo氧化物14正下方的氧化物半导体层4部分进行说明的图。图9A以及图9B是表示确认了所述的“在Mo氧化物正下方的氧化物半导体层部分形成受主能级，由此开关特征劣化”的结果的图。图9A是使用模拟来计算在由Mo系膜构成的源-漏电极端5的横向下方配置有导带底能级(受主能级)时的电流路线而得到的结果。另外，图9B是对这种情况下的Id-Vg特性中的S值的增加进行说明的图。在所述图9A中，长方形部分A表示氧化物半导体层的电流密度分布，被椭圆包围的部分中的浓度较浅的部分表示电流难以流通。
根据所述图9A以及图9B可知如下情况。即，如图9A所示那样，当在源-漏电极端5横向下方配置有导带底能级(受主能级)时，该区域内的受主能级发挥使导带远离费米能级的作用，高缺陷区域中的电子被喷出而在导带较低的半导体侧增加。其结果是，可以认为电流密度分布发生变化。这样，可以认为上述区域中的受主能级使开关时的电流路线发生变化，如图9B所示那样使S值增加。需要说明的是，图9B中的从右侧的上方起按照系列2、3、4、5、6、1的顺序示出的Wta是导体端的尾状能级的能量宽度，该值越大，表示受主能级越增加。在所述图9B的曲线图中，表示上述尾状能级的能量宽度按照系列2、3、4、5、6、1的顺序增大、即如图9B中的向下箭头那样陡峭度降低，S值增加。换言之，可以说图9B的结果启示了源-漏电极端的氧化、尤其是该源-漏电极为Mo系膜的情况下的氧化向使受主能级增加，结果使S值增加的趋势产生影响。
在本发明中，通过设为所述图7的工序顺序，能够抑制源-漏电极的特别是电极端的氧化、尤其是Mo系膜的氧化，从而抑制S值的上升，防止TFT的静态特性劣化。进一步如下面详细说明的那样，也能够通过氧化处理来实现应力耐受性的改善。
通过在形成SiOx膜后实施氧化处理，来自SiOx膜的过量的氧以及羟基固相扩散而使氧化物半导体表面氧化，从而促进氧缺陷的恢复。进一步，通过使氧化物半导体层表面氧化，也能够提高SiOx膜与氧化物半导体层的界面的匹配性。可以认为特别是大气气氛下的热处理也有助于经由SiOx膜的来自外侧的氧以及羟基的导入。
并且，在所述氧化处理时，由于不产生从SiOx膜朝向氧化物半导体层的过量的氢扩散，因此能够防止晶体管的导体化、或者截止电流的增加或朝向Vth的负侧的变动。另外，能够用作第二保护膜的SiNx膜通常氢含量较多，但如上述那样通过在氧化处理后形成SiNx膜，能够防止从SiNx膜朝向氧化物半导体层的氢扩散，从而能够防止晶体管的导体化、或者截止电流的增加或朝向Vth的负侧的变动。
接下来，对氧化处理的作用效果进行说明。
通过该氧化处理，暴露于酸系蚀刻液而受到损伤等的氧化物半导体层的表面恢复至酸蚀刻前的状态。详细而言，在用于形成源-漏电极的湿蚀刻时，暴露于酸系蚀刻液的氧化物半导体层被还原，或者引入被称作C的污染物。由于上述还原、被称作C的污染物的引入而产生氧缺陷，以该氧缺陷为原因而形成电子阱，从而光应力耐受性变得容易劣化。但是，通过实施上述氧化处理，上述污染物与氧、羟基(OH)置换，即氧化物半导体表面被氧化或者去除C等而恢复(recovery)至湿蚀刻前的表面状态，因此即便是BCE型的TFT也可以获得优异的应力特性、特别是优异的光应力耐受性。
本发明人等通过如下述所示那样利用X线光电子分光分析(XPS，X-rayPhotoelectronSpectroscopy)对在刚形成氧化物半导体层后(as-deposited；刚沉积)、酸蚀刻后以及氧化处理后的各阶段下的氧化物半导体层的表面进行观察，由此确认了上述情况。
[基于XPS的氧化物半导体层的表面分析]
在下述表面分析中，进行了暴露于上述酸系蚀刻液的氧化物半导体层的表面分析。在该表面分析中，使用在大气气氛的条件下以350℃进行了60分钟热处理而作为氧化处理的TFT。需要说明的是，所述TFT的氧化物半导体层满足本发明所规定的要件。另外，供评价的TFT仅用于确认氧化处理对氧化物半导体层的表面性状的影响，因此不进行保护膜的形成。
为了确认上述TFT的制作中途的、
(1)刚形成氧化物半导体层后(刚沉积)的氧化物半导体层表面；
(2)刚使用湿蚀刻、具体而言为PAN系蚀刻液对氧化物半导体层的表面进行酸蚀刻后的氧化物半导体层的表面；以及
(3)在所述(2)的湿蚀刻后，实施所述氧化处理后的氧化物半导体层的表面；各自的状态，通过XPS进行了O1s谱峰(spectrepeak)的观察。
将上述的观察结果一并表示于图10。需要说明的是，在图10中分别用纵虚线示出的530.8eV表示无氧缺陷的情况下的O1s谱峰值，532.3eV表示有氧缺陷的情况下的O1s谱峰值，533.2eV表示OH基的谱峰值。
由该图10可知如下情况。即，当对实线所示的(1)刚沉积状态、即刚形成氧化物半导体层后的O1s谱峰；点线所示的(2)湿蚀刻后的O1s谱峰、以及虚线所示的(3)氧化处理后的O1s谱峰；的位置进行比较时，可以说出如下情况。即，所述(1)刚沉积状态的O1s谱峰处于大致530.8eV，与之相对，所述(2)湿蚀刻后的O1s谱峰、即相当于对上述asdeposited状态的氧化物半导体层实施了上述酸蚀刻但未进行氧化处理的以往的TFT制造方法的情况下的O1s谱峰接近532.3eV(具有氧缺陷)，比所述(1)刚沉积状态(大致530.8eV)朝向左侧偏移。但是，在所述湿蚀刻后实施了氧化处理的情况下，如图10的(3)那样O1s谱峰处于大致530.8eV(530.8±0.5eV的范围内)，处于与所述(1)刚沉积状态的峰值大致相同的位置。
根据该图10的结果，关于上述氧化处理的有无对表面状态造成的影响，可知以下的情况。O1s谱峰由于湿蚀刻而比刚沉积状态朝向左侧偏移。这意味着如下状态：称作C的污染物由于湿蚀刻而附着在氧化物半导体层的表面上，构成氧化物半导体层的金属氧化物的氧与这些污染物结合，使得构成氧化物半导体层的氧缺损。但是可以认为，通过在上述湿蚀刻后实施热处理等氧化处理，从而使所述称作C的污染物与氧置换，去除能够成为电子阱的C，结果O1s谱峰恢复刚沉积状态、即湿蚀刻前的表面状态。在进行N2O等离子体处理而作为氧化处理的情况下，也也能够确认到这样的现象。
对所述氧化处理后的氧化物半导体层而言，通过后述的实施例所记载的方法测定出的电阻率值优选处于2.1×102Ω·cm以上、1.0×105Ω·cm以下的范围内。通过将氧化物半导体层的电阻率值设为上述范围内，如后述的实施例所示那样，能够确保优异的光应力耐受性，进一步能够确保优异的静态特性、特别是较低的S值。所述电阻率值更优选为4×102Ω·cm以上。另外，所述电阻率值更优选为4.0×104Ω·cm以下，进一步优选为9.0×103Ω·cm以下，更进一步优选为7.0×103Ω·cm以下。
另外，本发明人等在确认氧化处理前后的SiOx膜时，发现了在氧化处理后，SiOx膜中的氢量降低而为3.5原子％以下。这样，氧化处理后的SiOX膜中的氢量越少，与该SiOx膜相接的氧化物半导体层中的氢量也越少，从而光应力耐受性变得良好。该氢量优选为3.4原子％以下，更优选为3.2原子％以下。需要说明的是，该氢量越少越好，但考虑到后述的氧化处理的条件等，其下限大约为1.0原子％。
以下，对在源-漏电极的构图后进行的、本发明所规定的工序：“SiOx膜(第一保护膜)的形成”→“氧化处理”→“第二保护膜的形成”的各条件进行说明。
(SiOx膜(第一保护膜)的形成)
SiOx膜的形成本身能够采用通常的方法。例如，能够通过等离子体CVD(化学气相沉积；ChemicalVaporDeposition)法等CVD法、溅射法来进行。在所述CVD法的情况下，对成膜功率、成膜温度、SiH4与N2O的气体比如通常进行的那样进行控制即可。也可以在所述SiOx膜的形成前，如后述的实施例所示那样，通过N2O气体来进行等离子体处理而作为前处理。
所述SiOx膜的膜厚优选为30～200nm。若膜厚较薄，则对源-漏电极的覆盖性(coverage)变差，容易产生没有被SiOx膜充分覆盖的区域。在这种情况下，在大气气氛下进行后述的热处理时源-漏电极(例如Mo系膜)的氧化被促进，容易产生S值的上升。膜厚越薄，该现象变得越显著。因此，所述SiOx膜的膜厚也基于后述的热处理时的加热温度，但优选为30nm以上，更优选为50nm以上。需要说明的是，从生产率的观点出发，所述SiOx膜的膜厚的上限为300nm左右，更优选为200nm以下。
所述SiOx膜中的后述的氧化处理前的氢浓度优选为5.0原子％以下。通过设为上述氢浓度，通过氧化处理而能够容易地实现氢浓度：3.5原子％以下。如上所述，可以认为SiOx膜中的氢量越少，与该SiOx膜相接的氧化物半导体层中的氢量也越少，从而光应力耐受性变得良好。所述SiOx膜中的氢浓度更优选为4.5原子％以下。需要说明的是，难以设为0原子％。上述SiOx膜中的氢浓度的降低能够通过降低在SiOx膜的形成中使用的SiH4的比例来实现。
(氧化处理)
作为所述氧化处理，可以举出热处理与N2O等离子体处理中的一个以上的处理。优选进行热处理以及N2O等离子体处理这双方。
可以举出所述热处理在下述的条件下进行的情况。即，可以举出将加热气氛设为例如水蒸气气氛、氧气气氛。优选为氧气气氛，更优选为大气气氛。顺带一提，若采用氮气气氛，则氧化物半导体表面有可能经由SiOx膜而被还原，从而阻碍光应力耐受性改善，因而不优选。
所述热处理的加热温度(热处理温度)优选为130℃以上，更优选为200℃以上，进一步优选为250℃以上。该加热温度越高，越促进氧缺陷的恢复、具体而言是氧化物表面的氧化，从而提高光应力耐受性。另一方面，若上述加热温度过高，则构成源-漏电极的材料容易变质。具体而言，由于源-漏电极的Mo端的氧化被促进，因此开关特征容易劣化。因此，上述加热温度优选为400℃以下，更优选为380℃以下，进一步优选为350℃以下。上述加热温度下的保持时间(加热时间)优选为5分钟以上。更优选为60分钟以上。由于在上述加热时间过长的情况下生产率(throughput)恶化且无法期待一定以上的效果，因此上述加热时间优选为120分钟以下，更优选为90分钟以下。
可以举出所述N2O等离子体处理、即基于N2O气体的等离子体处理例如在功率：100W、气压：133Pa、处理温度：200℃、处理时间：10秒～20分钟的条件下实施的情况。
(第二保护膜的形成)
所述第二保护膜是所述第一保护膜上的1层以上的保护膜，由绝缘性化合物膜构成、或者是树脂膜与该绝缘性化合物膜的层叠膜。所述树脂膜优选位于第一保护膜与所述绝缘性化合物膜之间。这些膜作为绝缘膜而发挥作用，并且具有抑制水蒸气向TFT内部侵入的水蒸气阻挡层的功能。
能够使用由包含从由Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y以及Zr构成的组中选择的1种以上的元素的氧化物、氮化物或氮氧化物形成的膜；或者树脂膜与所述绝缘性化合物膜、即由所述氧化物、氮化物或氮氧化物形成的膜的层叠膜而作为所述绝缘性化合物膜。优选的是由SiNx膜与所述氧化物形成的膜、即绝缘性氧化物膜中的一个以上的膜，更优选的是绝缘性氧化物膜。绝缘性氧化物膜与上述SiNx膜相比而氢浓度较少，因此能够降低朝向氧化物半导体层中的氢扩散。另外，绝缘性氧化物膜与SiNx膜同样地显示水蒸气阻挡性，因此有效地确保良好的光应力耐受性。以下，有时将从由所述Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y以及Zr构成的组中选择的1种以上的元素称作金属元素X。
作为所述绝缘性氧化物膜，可以举出由包含从由Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y以及Zr构成的组中选择的1种以上的元素的氧化物形成的膜。例如，可以举出由SiOx、Al2O3、Ga2O3、HfO2、Nb2O5、TiO2、Ta2O5、V2O5、WO3、Y2O3、ZrO2等形成的膜。
能够采用通常的方法作为构成第二保护膜的绝缘性化合物膜的形成方法。例如能够通过等离子体CVD法等CVD法、溅射法来进行。在所述CVD法的情况下，对成膜功率、成膜温度、气体比如通常进行的那样进行控制即可。在例如形成SiNx膜而作为第二保护膜的情况下，作为所述气体比而将SiH4、N2以及NH3的气体比如通常进行的那样进行控制即可。另外，例如能够通过磁控溅射法作为所述溅射法来进行成膜。详细而言，例如通过使用由包含所述金属元素X的氧化物、氮化物或氮氧化物构成的溅射靶而作为溅射靶进行DC溅射或者RF溅射，由此能够成膜。另外，通过使用包含所述金属元素X的纯金属溅射靶或者合金溅射靶在包含氧气、氮气的气氛下进行溅射，也能够成膜。上述溅射法中的成膜功率等条件如通常进行的那样进行控制即可。
可以举出有机硅系树脂膜、聚酰亚胺树脂、丙烯酸树脂等作为所述树脂膜。所述有机硅系树脂膜通常用作液晶显示器、发光二极管元件的保护材料。该有机硅系树脂膜本身有时阻挡性较低，因此，优选如上述那样与所述绝缘性化合物膜组合使用。该有机硅系树脂膜能够通过利用喷涂、旋涂、缝涂、辊涂等方法进行涂布，进一步实施用于使涂布液所含的溶剂蒸发并提高膜质的热处理(200℃左右)来形成。上述树脂膜的膜厚例如能够设为数100nm～数μm，在本发明中优选为500nm以上。
作为第二保护膜的形态，可以举出绝缘性化合物膜的单层膜、两层以上的绝缘性化合物膜的层叠膜、树脂膜与一层绝缘性化合物膜的层叠膜、以及树脂膜与两层以上的绝缘性化合物膜的层叠膜。
所述第二保护膜的膜厚在未使用所述树脂膜的情况下优选合计为10～500nm。若该第二保护膜的膜厚较薄，则膜厚分布变得不均匀，水蒸气的阻挡性降低而使氢向氧化物半导体层表面侵入，有可能使TFT特性发生变动。因此，第二保护膜的膜厚优选合计为10nm以上，更优选合计为20nm以上。需要说明的是，从生产率的观点出发，所述第二保护膜的膜厚的上限优选合计为大约500nm以下，更优选合计为400nm以下。
另外，所述第二保护膜的膜厚在使用树脂膜的情况下优选合计为300nm～5.0μm。若上述第二保护膜中的树脂膜的膜厚较薄，则来自大气或者在树脂膜上形成的保护膜中的氢、水蒸气在树脂膜、第一保护膜中扩散而侵入到氧化物半导体表面，有可能使TFT特性发生变动。因此，第二保护膜的膜厚优选合计为300nm以上，更优选合计为500nm以上。需要说明的是，从生产率的观点出发，所述第二保护膜的膜厚的上限优选合计为大约5.0μm以下，更优选合计为4.5μm以下。
(第二保护膜形成后的热处理)
通过在形成所述第二保护膜之后进一步进行热处理，能够降低多次扫频造成的Vth阈值的偏移量(ΔVth(V))。以下，有时将该热处理称为“后退火”。该后退火的推荐条件如下所述。作为加热气氛，可以举出氮气气氛、大气气氛、真空气氛。为了获得上述效果，加热温度优选为200℃以上。更优选为230℃以上。另一方面，若温度过高也会进一步促进来自所述第一保护膜、第二保护膜的氢的脱离，因此优选为320℃以下。更优选为300℃以下。上述加热温度下的保持时间(加热时间)优选为5分钟以上。更优选为60分钟以上。若上述加热时间过长生产率也会恶化，无法期待一定以上的效果，因此上述加热时间优选为120分钟以下，更优选为90分钟以下。例如，可以举出在氮气气氛下以250℃进行30分钟的热处理的情况。
对本发明的TFT而言，保护源-漏电极的两层以上的保护膜与氧化物半导体层满足上述的要件，并且在TFT的制造工序中，在所述源-漏电极的构图后，包含所述第一保护膜的形成→氧化处理→所述第二保护膜的形成的工序即可，对于TFT及其制造工序中的其它结构没有特别限定。
以下，参照所述图2对包含上述氧化处理的本发明的TFT的制造方法进行说明。所述图2及以下的说明表示本发明的优选实施方式的一个例子，其主旨并非限定于此。即，在所述图2中，示出了第二保护膜为单层膜的情况，但本发明不限于此，第二保护膜为层叠膜的情况也包含于本发明。
在所述图2中，在基板1上形成有栅电极2以及栅极绝缘膜3，在其上形成有氧化物半导体层4。进一步在其上形成有源-漏电极5，在其上形成第一保护膜6A与第二保护膜6B而作为保护膜(绝缘膜)，透明导电膜8经由接触孔7而与漏电极5电连接。
在基板1上形成栅电极2以及栅极绝缘膜3的方法没有特别限定，能够采用通常使用的方法。另外，栅电极2以及栅极绝缘膜3的种类也没有特别限定，能够使用通用的结构。例如作为栅电极2，能够优选使用电阻率低的Al、Cu的金属、耐热性高的Mo、Cr、Ti等高熔点金属或者这些金属的合金。另外，作为栅极绝缘膜3，代表性地例示了硅氮化膜(SiN)、硅氧化膜(SiO2)、硅氧氮化膜(SiON)等。除此之外，也能够使用Al2O3、Y2O3等氧化物、层叠这些氧化物而成的结构。
接下来，形成氧化物半导体层4。氧化物半导体层4优选通过溅射法、例如DC溅射法或者RF溅射法等使用溅射靶进行成膜。以下，有时将所述溅射靶仅称作“靶”。根据溅射法，能够容易地形成成分、膜厚的膜面内均匀性优异的薄膜。另外，也可以通过涂布法等化学成膜法来形成氧化物。
优选使用包含所述的元素且与期望的氧化物具有同样组成的溅射靶作为在溅射法中使用的靶。由此，能够形成组成偏差较少且具有期望的成分组成的薄膜。
具体而言，作为在所述氧化物半导体层的成膜中使用的靶，使用由Sn与从由In、Ga以及Zn构成的组中选择的一种以上的金属元素的氧化物形成、且与期望的氧化物具有同样组成的氧化物靶即可。或者，也可以通过使组成不同的两个靶同时放电的组合溅射法(combinatorialspatteringmethod)进行成膜。上述靶例如能够通过粉末烧结法来制造。
可以举出上述溅射通过下述的条件来进行的情况。可以举出基板温度大致为室温～200℃。与溅射装置的结构、靶组成等相应地适当控制氧添加量，以使得作为半导体而显示动作即可。氧添加量优选控制为使半导体载流子浓度大致为1015～1016cm-3。
另外，溅射成膜时的气压优选大致处于1～3mTorr的范围内。推荐将朝向溅射靶的投入功率大致设定在200W以上。
如上述那样，在对氧化物半导体层4进行成膜之后，对该氧化物半导体层4进行湿蚀刻而构图。在所述构图后，优选为了改善氧化物半导体层4的膜质而进行热处理(预退火)。通过该热处理，晶体管特性的导通电流以及场效应迁移率上升，晶体管性能提高。作为预退火的条件，可以举出例如在大气气氛下或者水蒸气气氛下，例如设为加热温度：大约250～400℃、加热时间：大约10分钟～1小时等。
在所述预退火之后，形成源-漏电极5。在本发明中，由于在用于形成源-漏电极的构图中使用酸系蚀刻液，因此构成源-漏电极的金属薄膜优选作为Mo系膜的纯Mo膜与Mo合金膜中的一种以上的膜，或者是该Mo系膜与从由纯Al膜、纯Cu膜、Al合金膜以及Cu合金膜构成的组中选择的一种以上的膜的层叠膜。需要说明的是，所述Mo合金膜是指包含50原子％以上的Mo的膜，所述Al合金膜是指包含50原子％以上的Al的膜，另外，所述Cu合金膜是指包含50原子％以上的Cu的膜。
在所述层叠膜的情况下，优选形成为所述纯Mo膜与Mo合金膜中的一种以上的膜与所述氧化物半导体层直接接合。需要说明的是，在与所述氧化物半导体层直接接合的膜是纯Cu膜等Mo系膜以外的膜的情况下，Cu向氧化物半导体表面扩散或者产生残渣等，与将所述氧化物半导体层与所述Mo系膜直接接合的情况相比而处于开关特征恶化的趋势。
另外，与源-漏电极5仅由所述Mo系膜构成的情况相比，Mo系膜与从由纯Al膜、纯Cu膜、Al合金膜以及Cu合金膜构成的组中选择的一种以上的膜的层叠膜在受到氧化处理的情况下的Mo端氧化的程度变小，因而优选。所述层叠膜更优选为Mo系膜与从由纯Al膜以及Al合金膜构成的组中选择的一种以上的膜的层叠膜。
源-漏电极5能够在例如通过磁控溅射法来成膜金属薄膜之后，通过光刻以及使用了酸系蚀刻液的湿蚀刻来构图而形成。所述源-漏电极5的膜厚能够设置在例如50～300nm的范围。若源-漏电极的膜厚低于50nm而变得过薄，则通过由后工序的例如RIE装置实施的接触孔蚀刻而容易使膜消失。另外，若膜厚超过300nm而变得过厚，则保护膜的覆盖性变差，容易产生源-漏电极的氧化等不良情况。
在本发明中，即使在使用包含50体积％以上的从由磷酸、硝酸以及醋酸构成的组中选择的一种以上的酸系蚀刻液来进行所述源-漏电极的构图的情况下，如所述那样通过氧化处理，也能够使暴露于该酸系蚀刻液的氧化物半导体层表面恢复，能够获得应力耐受性优异的TFT。
接下来，如上述那样，作为PV工序，按照第一保护膜(SiOx膜)6A的形成→氧化处理→第二保护膜6B的形成的顺序进行实施。
自此基于常规方法，使透明导电膜8经由接触孔7而与漏电极5电连接。所述透明导电膜8的种类没有特别限定，能够使用通常利用的材料。
本发明的TFT的制造方法不包含蚀刻阻止层，因此减少在TFT制造工序中形成的掩模数量。因此，能够充分地削减成本。
实施例
以下，举出实施例对本发明进行更具体地说明，但本发明当然不会因下述实施例而受到限制，并且在能够与上述、后述的主旨相适的范围下适当地施加变更进行实施也是不言而喻的，上述情况皆包含于本发明的技术范围。
[实施例1]
[本发明例的TFT的制作]
基于所述的方法，首先制作图2所示的薄膜晶体管。
首先，在玻璃基板1(康宁公司制EAGLEXG，直径100mm×厚度0.7mm)上依次成膜100nm的Mo薄膜作为栅电极2、以及SiO2膜(膜厚250nm)作为栅极绝缘膜3。上述栅电极2是使用纯Mo的溅射靶且通过DC溅射法而在成膜温度：室温、成膜功率：300W、载气：Ar、气压：2mTorr的条件下进行成膜的。另外，上述栅极绝缘膜3是使用等离子体CVD法而在载气：SiH4与N2O的混合气体、成膜功率：300W、成膜温度：350℃的条件下进行成膜的。
接下来，如下述那样对氧化物半导体层4(膜厚：40nm)进行成膜。即，在上述栅极绝缘膜3上，成膜了原子比为Ga∶In∶Zn∶Sn＝16.8∶16.6∶47.2∶19.4的Ga-In-Zn-Sn-O膜而作为氧化物半导体层4。
在所述氧化物半导体层4的成膜中，使用了金属元素为上述比率的Ga-In-Zn-Sn-O溅射靶。
所述氧化物半导体层4使用DC溅射法进行成膜。在溅射中使用的装置是(株)爱发科公司制“CS-200”，溅射条件如下所述。
(溅射条件)
基板温度：室温
成膜功率：DC200W
气压：1mTorr
氧分压：100×O2/(Ar+O2)＝10％
在如上述那样成膜有氧化物半导体层4之后，通过光刻以及湿蚀刻进行构图。在所述湿蚀刻中，使用关东化学公司制“ITO-07N”(草酸与水的混合液)作为酸系蚀刻液(湿式腐蚀液)，使液温为室温。在本实施例中，对于进行了实验的全部的氧化物薄膜，确认了不存在所述湿蚀刻造成的残渣，能够适当地进行蚀刻。
在如上述那样对氧化物半导体层4进行构图之后，为了提高氧化物半导体层4的膜质而进行了预退火处理。预退火处理在大气气氛下以350℃进行了60分钟。
接下来，形成源-漏电极5。具体而言，如表1以及表2所示那样，形成纯Mo膜、或者该纯Mo膜与纯Al膜或纯Cu膜的层叠膜。需要说明的是，表1所示的层叠膜是将从表1所示的左方起依次示出的金属膜层叠在所述氧化物半导体层4上而成的。这些单层膜或者层叠膜与所述的栅电极同样地通过DC溅射法进行成膜。
所述单层膜或者层叠膜的膜厚合计为100nm。之后，通过光刻以及湿蚀刻进行构图。采用磷酸∶硝酸∶醋酸∶水＝70∶1.9∶10∶12(体积比)的PAN系的混合酸作为酸系蚀刻液，使用液温为室温的所述混合酸。通过构图将TFT的沟道长度设为10μm、沟道宽度设为200μm。为了防止源-漏电极5的短路而可靠地进行构图，以相对于源-漏电极5的膜厚而相当于50％的时间量进一步浸渍于上述酸系蚀刻液(过度蚀刻)。
之后，作为保护膜，首先形成SiO2膜而作为第一保护膜6A。该SiO2膜的形成是使用莎姆克制“PD-220NL”而通过等离子体CVD法进行的。在本实施例中，通过N2O气体进行60秒等离子体处理而作为前处理之后，形成所述SiO2膜。此时的基于N2O气体的等离子体条件为功率：100W、气压：133Pa、处理温度：200℃、处理时间：1分钟。在SiO2膜的形成中使用SiH4以及N2O的混合气体。另外，成膜功率为100W，成膜温度为230℃。所述SiH4与N2O的气体比为SiH4∶N2O＝40∶100、20∶100或者10∶100。在本实施例中，将40∶100作为标准，在这种情况下SiO2膜中的氢量为4.3原子％。另外，SiO2膜的膜厚将200nm作为标准，但也形成膜厚为100nm或者20nm的结构。
接下来，在大气气氛下，以加热温度：120℃、200℃、250℃、300℃、350℃、400℃或者500℃实施了60分钟的热处理。
之后，在表1的No.1～18以及表2的No.19～24中，形成了SiNx膜(膜厚150nm)而作为第二保护膜6B。该SiNx膜的形成是使用莎姆克制“PD-220NL”并使用等离子体CVD法来进行的。在该SiNx膜的形成中使用了SiH4、N2以及NH3的混合气体。另外，成膜功率为100W，成膜温度为150℃。
另外，在表2的No.25中形成了Al氧化物膜，在No28、26中形成了Ta氧化物膜，在No.27中形成了Ti氧化物膜，在No.28中形成了机硅树脂膜与SiNx膜的层叠膜而作为第二保护膜6B。在所述Al氧化物膜的形成中使用由Al氧化物构成的溅射靶，在所述Ta氧化物膜的形成中使用由Ta氧化物构成的溅射靶，在所述Ti氧化物膜的形成中使用由Ti氧化物构成的溅射靶，在所述第一保护膜上通过RF溅射法来形成。成膜条件为投入功率密度：2.5W/cm2、气压：5mTorr、气体流量比：Ar/O2＝80/20、膜厚：20nm、基板温度：室温。在所述No.28中，通过在所述第一保护膜上旋涂光固化性有机硅树脂来形成所述有机硅树脂膜。上述有机硅树脂膜的膜厚为1000nm。在该有机硅树脂膜上如上述那样通过等离子体CVD法来形成SiNx膜。
接下来，通过光刻以及干蚀刻(dryetching)，在保护膜6A以及6B上形成用于晶体管特性评价用探测的接触孔7而获得TFT。
作为比较例而如表2的No.24所示那样，准备除了形成IGZO膜、具体而言原子比为In∶Ga∶Zn＝1∶1∶1且不包含Sn的In-Ga-Zn-O膜的单层而作为氧化物半导体层之外，与所述本发明例同样地制作的TFT。另外，作为比较例而如表1的No.1所示那样，准备除了不进行所述氧化处理之外，与所述本发明例同样制作的TFT。进一步，作为比较例而如表1的No.2所示那样，准备除了在形成作为第一保护膜的SiOx膜之前实施所述氧化处理、即按照源-漏电极的形成→氧化处理→第一保护膜的形成→第二保护膜的形成的顺序进行实施之外，与所述本发明例同样制作的TFT。
使用上述获得的TFT，如下述那样进行静态特性的评价与应力耐受性的评价。
[静态特性(场效应迁移率(迁移率)，S值)的评价]
使用所述TFT而测定Id-Vg特性。Id-Vg特性是通过将栅极电压、源-漏电极的电压如以下那样设定、且使用探测器以及半导体参数分析仪(Keithley4200SCS)进行测定的。
栅极电压：-30～30V(步进0.25V)
源电压：0V
漏电压：10V
测定温度：室温
根据测定出的Id-Vg特性，计算出场效应迁移率(迁移率)、S值。然后，将所述迁移率为7.00cm2/Vs以上设为合格。另外，关于S值，如下述那样进行评价。
○：S值为0.45V/dec以下
△：S值超过0.45V/dec且为1.00V/dec以下
×：S值超过1.00V/dec
[应力耐受性的评价]
接下来，使用所述TFT，如以下那样进行应力耐受性的评价。
应力耐受性通过进行向栅电极作用负偏压并且照射光的应力施加试验来评价。应力施加条件如下所述。
·栅极电压：-20V
·源极/漏极电压：10V
·基板温度：60℃
·光应力条件
应力施加时间：2小时
光强度：25000NIT
光源：白色LED
然后，测定出应力施加前后的阈值电压(Vth，漏电流为10的-9次方时的栅极电压的值)之差。以下将该差表示为“ΔVth”。针对如此计算出的ΔVth，通过下述判定基准进行评价。而且，在本实施例中将○的情况评价为应力耐受性优异。
(判定基准)
○：ΔVth(绝对值)为4.50V以下
△：ΔVth(绝对值)超过4.50V且为6.50以下
×：ΔVth(绝对值)超过6.50V
将这些结果一并标注在表1以及表2中。需要说明的是，在表1以及表2中的一部分例子中，使用后述的实施例3所示的二次离子质量分析法(SIMS，SecondaryIonMassSpectrometry)来求出氧化处理后的上述SiOx膜中的氢浓度。
[表1]
[表2]
根据表1以及表2可知如下情况。首先，对形成SiOx膜后的热处理进行描述。在如No.1那样没有进行氧化处理的情况下，应力耐受性变差。另外，在如No.2那样在形成SiOx膜前进行热处理的情况下，S值升高。图11是获得的TFT的剖面的显微镜观察照片(FE-SEM观察照片)，图11A是上述No.2的照片，图11B是作为本发明例的No.7的照片。在所述图11A中，源-漏电极端的Mo氧化膜的厚度如由箭头表示的宽度那样为20～30nm。另外，在所述图11B中，源-漏电极端的Mo氧化膜的厚度如由箭头表示的宽度那样为5nm以下。由这些对比可知，在以往的方法中Mo氧化物形成得较厚，而根据本发明的方法可以充分抑制Mo氧化物的形成。
No.3～9是在120～500℃之间变更上述热处理温度的例子。其中，如No.3那样在形成SiOx膜后进行热处理，在热处理温度较低的情况下，应力耐受性虽不像No.1那样差但稍微变差。另外，在如No.9那样热处理温度过高的情况下，S值变高。另外，由No.4与No.5的对比可知，若将所述热处理温度进一步提高为250℃以上，则光应力耐受性得到进一步改善。需要说明的是，分别在图12、图13中示出表1的No.5以及No.6的TFT的Id-Vg特性。所述No.5以及No.6皆是本发明例。在表示所述No.5的结果的图12中按照SiOx膜的形成→在大气中以250℃加热60分钟的热处理→SiNx膜的形成的顺序来进行PV工序。另外，在表示所述No.6的结果的图13中按照SiOx膜的形成→在大气中以300℃加热60分钟的热处理→SiNx膜的形成的顺序来进行PV工序。由这些对比可知，通过进一步提高热处理温度，从而应力耐受性得到进一步改善。
另外，在图14中示出如表2的No.25那样使用氧化铝作为第二保护膜的情况下的TFT的Id-Vg特性。对比该图14与形成有SiNx膜的图12的结果可知，在使用氧化铝作为第二保护膜的情况下，ΔVth充分减小。
另外，由No.7与No.8的对比可知，若所述热处理温度比400℃低，则应力耐受性得到进一步改善。
比较表1的No.5～8、12～15、17及18与No.1可知，通过在热处理温度250℃以上进行加热、即氧化处理，从而SiOx膜的氢量从4.3原子％降低至3.5原子％以下。作为能够确保良好的光应力耐受性的重要因素之一，可以举出SiOx膜的氢量的降低。
分别对比No.5与12、No.6与13、No.7与14、No.8与15可知，与S/D电极仅由Mo系膜构成的情况相比，在采用Mo/Al/Mo层叠膜的情况下，S值处于容易降低的趋势。这是因为，在采用Mo/Al/Mo层叠膜的情况下，与仅使用Mo系膜的情况相比，Mo端氧化的体积相对较小，Mo端氧化造成的负面影响较小。
若分别对比No.12与17、No.13与18，则与S/D电极包含Cu的情况相比，在采用Mo/Al/Mo层叠膜的情况下S值较低。可以认为这是由于，在S/D电极包含Cu的情况下，Cu向氧化物半导体表面扩散或者产生残余等，使得开关特征劣化。
No.10以及11是氧化处理前的SiOx膜中的氢含量比No.6少的例子。该No.10以及11的应力耐受性比No.6优异。可以认为这是由于，氧化处理前的SiOx膜中的氢含量越少，氧化物半导体层中的氢量也越少，从而能够获得优异的光应力耐受性。
No.19～23是SiOx膜的膜厚比No.5、No.6薄的例子，No.23是SiOx膜的膜厚特别薄的例子。由No.5与No.19、21及23的对比、以及No.6与No.20及22的对比可知，SiOx膜的膜厚越薄，S值越上升。该情况能够通过如下方式来说明。即，若如No.23那样膜厚相当薄，则对S/D电极的覆盖性变差，S/D电极产生没有被SiOx膜充分覆盖的区域。在这种情况下，若进行形成SiOx膜后的热处理、特别是大气热处理，则S/D电极的氧化被促进，产生S值的上升。
No.24不是氧化物半导体层包含Sn的结构，因此氧化物半导体层的膜减少为5％以上且招致面内膜厚分布，由此S值以及光应力耐受性皆变差。
No.25～28是使用SiNx膜以外的膜作为第二保护膜的例子。No.25、26、27是分别使用Al氧化物膜、Ta氧化物膜、Ti氧化物膜的例子。在将这些膜用于第二保护膜的情况下，也与使用SiNx膜的情况同样地获得了良好的静态特性以及光应力耐受性。另外，No.28是使用了有机硅树脂膜与SiNx膜的层叠膜的例子，但在该例中也获得了良好的特性。No.25～28的氧化处理后的SiOx膜的氢量充分降低。由其结果可知，替代SiNx膜、或者与SiNx膜一并地使用由水蒸气阻挡性高的材料形成的膜作为第二保护膜，也可以获得良好的特性。
[实施例2]
使形成SiOx膜后的氧化处理如表3所述那样，除了在形成SiNx膜后进一步进行热处理、具体而言在氮气气氛下以250℃保持30分钟的后退火以外，与实施例1同样地制作TFT。
然后，使用所述后退火前后的TFT，求出重复三次扫频、具体而言是重复使电压从-30V到+30V扫频、之后再次从-30V到+30V的扫频的情况下的ΔVth。
将其结果一并标注在表3中。需要说明的是，在表3中的一部分例子中，使用后述的实施例3所示的二次离子质量分析法来求出氧化处理后的上述SiOx膜中的氢浓度。
[表3]
由表3可知下述情况。通过在形成第二保护膜后实施热处理(后退火)，从而Vth的变动、即ΔVth充分地变小。可以认为这是由于，通过实施上述后退火，氢从第二保护膜向氧化物半导体层扩散，通过适度的氢终端效果而降低Vth的差别。另外，可知作为氧化处理进行的热处理的加热温度越低，基于该后退火的ΔVth的降低效果越大。
[实施例3]
除了形成SiOx膜后的氧化处理在大气气氛下以加热温度：250℃、300℃、350℃、400℃或者500℃进行60分钟的热处理、或者不进行热处理之外，与源-漏电极为Mo单层、并且第二保护膜为SiNx的单层的实施例1同样地制作TFT。
准备了在构图为5mm见方的正方形的氧化物半导体层的四角形成数100μm见方的Mo电极图案的电阻率测定专用的元件。使用该电阻率值测定用元件，并使用公知的范德堡(VanderPauw)法作为电阻率值测定手法，测定出氧化物半导体层的电阻率值。另外，使用所述TFT元件，与实施例1同样地实施静态特性(S值)与应力耐受性的评价。整理这些结果而在图15以及图16中示出。图15是表示热处理的加热温度与S值、电阻率值之间的关系的曲线图。图16是表示热处理的加热温度与ΔVth、电阻率值之间的关系的曲线图。需要说明的是，在图15以及图16中，将所述热处理的加热温度表示为“氧化处理温度”。另外，在图15以及图16中纵轴的例如“1.00E+06”表示1.00×106。另外，在图16中ΔVth表示绝对值。
进一步，相对于在所述电阻率测定中使用的TFT元件，使用二次离子质量分析法(SIMS)，实施了从第二保护膜的与第一保护膜相反一侧的面(最表面)到栅极绝缘膜的深度方向上的氢二次离子相对强度分析。另外，为了调查无热处理的情况下的第一保护膜(SiOx膜)中的氢浓度，对与上述TFT在相同条件下形成的试料的SiOx膜实施使用了弹性反冲检测分析(ElasticRecoilDetectionAnalysis：ELDA)的定量分析，确认了为4.3原子％。而且，根据该无热处理的情况下的第一保护膜(SiOx膜)中的氢浓度和上述加热温度不同的样本的氢二次离子相对强度，估计上述加热温度不同的样本的第一保护膜(SiOx膜)中的氢浓度。将其结果表示在图17中。在图17中，从左侧起，6B表示形成为第二保护膜的SiNx单层，6A表示形成为第一保护膜的SiOx膜，4表示氧化物半导体层，3表示栅极绝缘膜。
由图15以及图16可知下述情况。首先，在图15中可知，S值(▲)在加热温度为250℃、300℃的情况下能够实现0.45V/dec以下。另外，根据图15，为了实现该S值：0.45V以下，氧化物半导体层的电阻率值(●)优选为2.1×102Ω·cm以上，且优选为4.0×104Ω·cm以下。图15中的虚线以及纵箭头表示该优选范围。所述电阻率值更优选为1.0×104Ω·cm以下。需要说明的是，在上述图15中，在加热温度：350℃以上S值升高，但若变更源-漏电极的种类，则即便是400℃左右也能够实现较低的S值。
需要说明的是，图15的电阻率值(●)处于随着加热温度上升而增加，但若加热温度超过400℃则减少的趋势。作为像这样超过400℃而电阻率值减少的原因，通常可以认为是由于若加热温度上升则氧化物半导体层的氧化被促进而使电阻率值增加，但如果加热温度超过400℃、例如如图15所示那样为500℃，则在氧化物半导体层中微结晶形成等氧化以外的现象占支配地位。
另外，在图16中可知，ΔVth(■)在加热温度为250℃、300℃、350℃的情况下能够实现4.50V以下。进一步根据图16，为了实现该ΔVth：4.50V以下，氧化物半导体层的电阻率值(●)优选为2.1×102Ω·cm以上，且优选为1.6×105Ω·cm以下。图16中的虚线以及纵箭头表示该优选范围。所述电阻率值更优选为1.2×105Ω·cm以下，进一步优选为1.0×105Ω·cm以下。
换言之，根据图15以及图16的结果，特别是为了满足ΔVth(绝对值)：4.50V以下，优选将氧化物半导体膜的电阻率值设为2.1×102Ω·cm以上、1.0×105Ω·cm以下的范围内。如上述那样，通过将上述电阻率值设为2.1×102Ω·cm以上，也能够实现S值：0.45V/dec以下。为了可靠地实现S值：0.45V/dec以下，更优选将上述电阻率值的上限设为4.0×104Ω·cm以下。另外，也可知为了实现这一点，优选将热处理的加热温度设为250℃以上、300℃以下。
接下来，由图17可知，在无热处理、即无氧化处理的情况下，SiOx膜中的氢浓度为4.3原子％，与此相对，若实施氧化处理则SiOx膜中的氢浓度减少至3.5原子％以下。由该结果与所述图15以及图16的结果可知，为了满足静态特性S值为作为合格条件的0.45V/dec以下、应力耐受性的ΔVth(绝对值)为作为合格条件的4.50V以下这双方，需要对作为第一保护膜的SiOx膜实施氧化处理而将该SiOx膜中的氢浓度设为3.5原子％以下。
参照特定的样态而对本发明进行了详细地说明，然而对本领域技术人员来说，在不脱离本发明的主旨与范围的情况下能够进行各种变更以及修正是不言自明的。
需要说明的是，本申请基于在2013年6月28日申请的日本专利申请(特愿2013-137294)以及在2014年4月11日申请的日本专利申请(特愿2014-082143)，将其整体通过引用的方式援引于此。
附图标记说明：
1基板
2栅电极
3栅极绝缘膜
4氧化物半导体层
5源-漏电极(S/D)
6保护膜(绝缘膜)
6A第一保护膜(SiOx膜)
6B第二保护膜
7接触孔
8透明导电膜
9蚀刻阻止层
12Si基板
13碳蒸镀膜
14Mo氧化物

Claims (13)

1.一种薄膜晶体管，其在基板上至少具有栅电极、栅极绝缘膜、氧化物半导体层、源-漏电极以及两层以上的保护膜，其中，
所述氧化物半导体层由Sn、从由In、Ga以及Zn构成的组中选择的一种以上的元素、以及O形成，并且
所述两层以上的保护膜至少由与所述氧化物半导体层相接的第一保护膜、和所述第一保护膜以外的一层以上的第二保护膜构成，所述第一保护膜是SiOx膜且氢浓度为3.5原子％以下。
2.根据权利要求1所述的薄膜晶体管，其中，
所述第二保护膜是绝缘性化合物膜、或者树脂膜与该绝缘性化合物膜的层叠膜。
3.根据权利要求2所述的薄膜晶体管，其中，
所述绝缘性化合物膜是由包含从如下的组中选择的一种以上的元素的氧化物、氮化物或氮氧化物形成的膜，所述组由Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y以及Zr构成。
4.根据权利要求3所述的薄膜晶体管，其中，
所述绝缘性化合物膜是SiNx膜与由包含从如下的组中选择的一种以上的元素的氧化物形成的膜中的、任一种以上的膜，所述组由Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y以及Zr构成。
5.根据权利要求1所述的薄膜晶体管，其中，
所述氧化物半导体层的电阻率值处于2.1×102Ω·cm以上且1.0×105Ω·cm以下的范围内。
6.根据权利要求1所述的薄膜晶体管，其中，
在所述氧化物半导体层中，Sn相对于在所述氧化物半导体层中含有的总金属元素的比例满足9原子％以上且50原子％以下。
7.根据权利要求1所述的薄膜晶体管，其中，
所述氧化物半导体层是金属元素由In、Ga、Zn以及Sn构成的氧化物，且各金属元素相对于In、Ga、Zn以及Sn的合计的比例满足：
In：15～25原子％；
Ga：5～20原子％；
Zn：40～60原子％；以及
Sn：9～25原子％。
8.根据权利要求1或2所述的薄膜晶体管，其中，
所述第一保护膜的膜厚为30nm以上。
9.根据权利要求1所述的薄膜晶体管，其中，
所述源-漏电极是纯Mo膜与Mo合金膜中的一种以上的膜。
10.根据权利要求1所述的薄膜晶体管，其中，
所述源-漏电极是纯Mo膜与Mo合金膜中的一种以上的膜、和从由纯Al膜、纯Cu膜、Al合金膜以及Cu合金膜构成的组中选择的一种以上的膜的层叠膜，并且所述纯Mo膜与Mo合金膜中的一种以上的膜和所述氧化物半导体层直接接合。
11.一种薄膜晶体管的制造方法，是权利要求1所述的薄膜晶体管的制造方法，其中，
所述薄膜晶体管的制造方法包括：
使用酸系蚀刻液进行在所述氧化物半导体层上形成的所述源-漏电极的构图，然后，在形成SiOx膜而作为所述第一保护膜后进行氧化处理，接下来，在所述第一保护膜上形成所述第二保护膜。
12.根据权利要求11所述的制造方法，其中，
所述氧化处理是以130℃以上400℃以下的加热温度进行的热处理。
13.根据权利要求11或12所述的制造方法，其中，
在形成所述第二保护膜之后，进一步进行热处理。
CN201480035855.6A 2013-06-28 2014-06-24 薄膜晶体管及其制造方法 Active CN105324835B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2013-137294 2013-06-28
JP2013137294 2013-06-28
JP2014082143A JP6326270B2 (ja) 2013-06-28 2014-04-11 薄膜トランジスタおよびその製造方法
JP2014-082143 2014-04-11
PCT/JP2014/066620 WO2014208520A1 (ja) 2013-06-28 2014-06-24 薄膜トランジスタおよびその製造方法

Publications (2)

Publication Number Publication Date
CN105324835A true CN105324835A (zh) 2016-02-10
CN105324835B CN105324835B (zh) 2018-04-03

Family

ID=52141854

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480035855.6A Active CN105324835B (zh) 2013-06-28 2014-06-24 薄膜晶体管及其制造方法

Country Status (6)

Country Link
US (1) US9660103B2 (zh)
JP (1) JP6326270B2 (zh)
KR (2) KR20160013167A (zh)
CN (1) CN105324835B (zh)
TW (1) TWI566414B (zh)
WO (1) WO2014208520A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108198787A (zh) * 2017-12-29 2018-06-22 深圳市华星光电技术有限公司 阵列基板及其制造方法
CN109638077A (zh) * 2018-10-29 2019-04-16 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管制备方法及薄膜晶体管
WO2019100489A1 (zh) * 2017-11-21 2019-05-31 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
WO2020147575A1 (zh) * 2019-01-18 2020-07-23 惠科股份有限公司 薄膜晶体管的制备方法及显示装置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014192210A1 (ja) * 2013-05-29 2014-12-04 パナソニック株式会社 薄膜トランジスタ装置とその製造方法、および表示装置
CN104037090B (zh) * 2014-06-19 2016-10-19 深圳市华星光电技术有限公司 氧化物薄膜晶体管结构制作方法及氧化物薄膜晶体管结构
US10204898B2 (en) * 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6358596B2 (ja) * 2014-11-27 2018-07-18 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板の製造方法
TWI577032B (zh) * 2015-04-24 2017-04-01 群創光電股份有限公司 顯示裝置
JP2016225587A (ja) * 2015-05-29 2016-12-28 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
WO2016194795A1 (ja) * 2015-05-29 2016-12-08 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
JP6741439B2 (ja) * 2016-02-24 2020-08-19 日本放送協会 薄膜トランジスタの製造方法
JP6875088B2 (ja) * 2016-02-26 2021-05-19 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
JP6852296B2 (ja) * 2016-07-19 2021-03-31 株式会社リコー 電界効果型トランジスタの製造方法
JP6746557B2 (ja) * 2016-12-06 2020-08-26 旭化成株式会社 半導体膜、及びそれを用いた半導体素子
CN110121785A (zh) * 2016-12-27 2019-08-13 夏普株式会社 具备氧化物半导体tft的半导体装置
KR102627305B1 (ko) * 2016-12-30 2024-01-18 한양대학교 산학협력단 박막 트랜지스터 기판 및 표시 장치
CN108987482B (zh) 2017-05-31 2022-05-17 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置
CN109148592B (zh) 2017-06-27 2022-03-11 乐金显示有限公司 包括氧化物半导体层的薄膜晶体管，其制造方法和包括其的显示设备
US11121263B2 (en) 2019-08-27 2021-09-14 Apple Inc. Hydrogen trap layer for display device and the same
CN113851568A (zh) * 2021-08-19 2021-12-28 厦门大学 一种利用原子层沉积技术提高微型led调制带宽的办法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101884109A (zh) * 2007-12-04 2010-11-10 佳能株式会社 包含绝缘层的氧化物半导体器件和使用该器件的显示装置
CN102132414A (zh) * 2008-08-27 2011-07-20 出光兴产株式会社 场效应型晶体管、其制造方法和溅射靶
WO2012070676A1 (ja) * 2010-11-26 2012-05-31 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4298131B2 (ja) 1999-05-14 2009-07-15 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
JP2011054812A (ja) 2009-09-03 2011-03-17 Hitachi Ltd 薄膜トランジスタおよびその製造方法
WO2011037010A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and method for manufacturing the same
KR20170024130A (ko) * 2009-10-21 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20120106766A (ko) * 2009-11-20 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102666549A (zh) 2009-12-14 2012-09-12 出光兴产株式会社 多环稠环化合物以及使用该多环稠环化合物的有机薄膜晶体管
JP2012124446A (ja) * 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
US8441010B2 (en) 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012146956A (ja) 2010-12-20 2012-08-02 Canon Inc チャネルエッチ型薄膜トランジスタとその製造方法
KR20140031671A (ko) * 2012-09-05 2014-03-13 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101884109A (zh) * 2007-12-04 2010-11-10 佳能株式会社 包含绝缘层的氧化物半导体器件和使用该器件的显示装置
CN102132414A (zh) * 2008-08-27 2011-07-20 出光兴产株式会社 场效应型晶体管、其制造方法和溅射靶
WO2012070676A1 (ja) * 2010-11-26 2012-05-31 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019100489A1 (zh) * 2017-11-21 2019-05-31 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
CN108198787A (zh) * 2017-12-29 2018-06-22 深圳市华星光电技术有限公司 阵列基板及其制造方法
CN108198787B (zh) * 2017-12-29 2020-12-29 Tcl华星光电技术有限公司 阵列基板及其制造方法
CN109638077A (zh) * 2018-10-29 2019-04-16 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管制备方法及薄膜晶体管
WO2020087669A1 (zh) * 2018-10-29 2020-05-07 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管制备方法及薄膜晶体管
WO2020147575A1 (zh) * 2019-01-18 2020-07-23 惠科股份有限公司 薄膜晶体管的制备方法及显示装置

Also Published As

Publication number Publication date
WO2014208520A1 (ja) 2014-12-31
JP2015029051A (ja) 2015-02-12
TW201513370A (zh) 2015-04-01
US9660103B2 (en) 2017-05-23
KR20160013167A (ko) 2016-02-03
CN105324835B (zh) 2018-04-03
TWI566414B (zh) 2017-01-11
US20160079437A1 (en) 2016-03-17
KR20170128632A (ko) 2017-11-22
JP6326270B2 (ja) 2018-05-16

Similar Documents

Publication Publication Date Title
CN105324835A (zh) 薄膜晶体管及其制造方法
CN104885229B (zh) 薄膜晶体管及其制造方法
CN104904017B (zh) 薄膜晶体管及其制造方法
KR101919212B1 (ko) 박막 트랜지스터
KR101648661B1 (ko) 박막 트랜지스터
CN104335353B (zh) 薄膜晶体管
KR101509115B1 (ko) 박막 트랜지스터의 반도체층용 산화물, 상기 산화물을 구비한 박막 트랜지스터의 반도체층 및 박막 트랜지스터
JP2009099847A (ja) 薄膜トランジスタとその製造方法及び表示装置
JP5722293B2 (ja) 薄膜トランジスタ
TWI611483B (zh) 薄膜電晶體製造方法及薄膜電晶體
JP7063712B2 (ja) 酸化物半導体層を含む薄膜トランジスタ
JP2017147378A (ja) 薄膜トランジスタ
KR20180092436A (ko) 박막 트랜지스터의 제조방법
CN116314343A (zh) 一种金属氧化物薄膜晶体管及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant