KR100943953B1 - 표시 장치의 제조방법 - Google Patents

표시 장치의 제조방법 Download PDF

Info

Publication number
KR100943953B1
KR100943953B1 KR1020080031229A KR20080031229A KR100943953B1 KR 100943953 B1 KR100943953 B1 KR 100943953B1 KR 1020080031229 A KR1020080031229 A KR 1020080031229A KR 20080031229 A KR20080031229 A KR 20080031229A KR 100943953 B1 KR100943953 B1 KR 100943953B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
mask pattern
display device
hole
manufacturing
Prior art date
Application number
KR1020080031229A
Other languages
English (en)
Other versions
KR20090105649A (ko
Inventor
최종현
Original Assignee
삼성모바일디스플레이주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성모바일디스플레이주식회사 filed Critical 삼성모바일디스플레이주식회사
Priority to KR1020080031229A priority Critical patent/KR100943953B1/ko
Publication of KR20090105649A publication Critical patent/KR20090105649A/ko
Application granted granted Critical
Publication of KR100943953B1 publication Critical patent/KR100943953B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1343Electrodes
    • G02F1/13439Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1288Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136231Active matrix addressed cells for reducing the number of lithographic steps

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 유기 발광 표시 장치의 제조방법에 관한 것이다. 본 발명의 실시예에 따른 표시 장치의 제조방법은, 기판 상에 반도체 층을 형성하는 단계, 반도체층 위에 감광막(Photo resistor)를 형성하고, 감광막을 노광 및 현상하여 선택적 마스크 패턴을 형성하는 단계, 선택적 마스크 패턴을 에칭(etching) 마스크로 이용하여 상기 반도체 층을 에칭하는 단계, 선택적 마스크 패턴을 도핑 마스크로 이용하여 불순물을 주입하는 단계를 포함한다. 여기서, 선택적 마스크 패턴에는 도핑 영역에 대응하여 상기 불순물 주입을 위한 홀이 형성된다.
선택적 에칭, 홀, 유기 발광 표시 장치, OLED

Description

표시 장치의 제조방법 {MANUFACTURING METHOD OF DISPLAY DEVICE}
본 발명은 표시 장치의 제조 방법에 관한 것으로서, 보다 자세하게는 표시 장치의 제조방법 중 에칭방법에 관한 것이다.
최근, 표시 장치에 적용되고 있는 다양한 표시 패널 중에서도 급속하게 발전하고 있는 유기 발광 소자(Organic Light Emitting Diode; OLED)를 이용한 표시 패널이 주목 받고 있다.
유기 발광 소자를 이용한 능동 구동형 유기 발광 표시 장치는 기판 위에 화상 표현의 기본 단위인 화소(pixel)를 매트릭스 방식으로 배열하고, 각 화소마다 박막 트랜지스터(Thin Film Transistor; TFT) 및 유기 발광 소자를 배치하여 독립적으로 화소를 제어한다. 여기서, 유기 발광 소자는 정공 주입전극과 유기 발광층 및 전자 주입전극으로 이루어지며, 유기 발광층 내부에서 전자와 정공이 결합하여 생성된 여기자(exiton)가 여기 상태로부터 기저 상태로 떨어질 때 발생하는 에너지에 의해 발광이 이루어진다.
이러한 원리로 유기 발광 표시 장치는 자체발광 특성을 가지며, 액정 표시 장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비전력, 높은 휘도 및 높은 반응속도 등의 고품위 특성을 지녀 모바일 전자 기기의 사용에 적합하다.
전술한 박막 트랜지스터는 등의 전자 소자는 기판상에 형성된 반도체층을 패터닝하여 형성된다. 좀더 자세히 설명하면, 반도체 층을 임의의 패턴을 갖는 감광 마스크를 이용하여 에칭하고, 별도의 마스크를 이용한 불순물을 주입하여 박막 트랜지스터, 케페시터 등의 전자 소자를 형성한다.
그런데, 이러한 공정을 통해서 반도체 층을 패터닝 하기 위해서는 여러장의 마스크를 사용하여야 하므로, 공정이 복잡해지게 된다. 따라서 표시 장치의 제조비용이 상승하고, 불량률이 높아지는 문제점이 있었다.
전술한 문제점을 해결하기 위하여, 에칭 및 불순물 주입 공정을 하나의 마스크를 이용하여 수행할 수 있는 표시 장치의 제조방법을 제공한다.
본 발명의 실시예에 따른 표시 장치의 제조방법은, ⅰ) 기판 상에 반도체 층을 형성하는 단계, ⅱ) 반도체층 위에 감광막(Photo resistor)를 형성하고, 감광막을 노광 및 현상하여 선택적 마스크 패턴을 형성하는 단계, ⅲ) 선택적 마스크 패턴을 에칭(etching) 마스크로 이용하여 상기 반도체 층을 에칭하는 단계, ⅳ) 선택적 마스크 패턴을 도핑 마스크로 이용하여 불순물을 주입하는 단계를 포함한다. 여기서, 선택적 마스크 패턴에는 도핑 영역에 대응하여 상기 불순물 주입을 위한 홀 이 형성된다.
또한, 감광막의 두께는 1~5㎛일 수 있으며, 에칭 단계에서의 에칭 방법은 습식 에칭 방법일 수 있다.
한편, 홀은 원형으로, 홀의 직경이 1~4㎛일 수 있다.
또한, 홀은 사각형으로, 사각형의 장변의 길이가 1~4㎛일 수 있다.
본 발명에 실시예에 따른 표시 장치의 제조방법에서는, 감광막의 두께를 1~5㎛로 하고, 홀의 크기를 1~4㎛로 한다. 따라서 홀이 형성된 부분에서는 홀을 통하여 반도체 층으로 불순물을 주입할 수 있지만, 에칭은 일어나지 않는다. 따라서, 도핑(doping)과 에칭(etching)을 선택적을 할 수 있다.
또한, 이와 같이 선택적 에칭 및 도핑을 이용하여, 사용되는 마스크의 개수를 줄일 수 있다. 따라서 제조 공정을 단순화 할 수 있어, 표시 장치를 경제적으로 생산할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명이 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 여러 층 및 영역을 명확하게 표현하기 위해서는 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
또한, 명세서 전체에서 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1 내지 도 5는 본 발명의 실시예에 따른 표시 장치의 제조방법을 단계에 따라 순차적으로 나타낸다.
도 1을 참조하면, 기판(10) 상에 버퍼층(20)을 형성하고 버퍼층(20) 위에 비정질 실리콘막(22)을 형성한다. 이어서 400℃ 내지 550℃의 온도에서 비정질 실리콘막(22)에 대한 탈 수소 공정을 수행한다.
기판(10)은 절연 재질 또는 금속 재질로 이루어질 수 있다. 절연 재질로 유리 또는 플라스틱을 사용할 수 있으며, 금속 재질로는 스테인리스 스틸(stainless using steel SUS)을 사용할 수 있다.
버퍼층(20)은 후속의 비정질 실리콘막(22)에 대한 결정화 공정 시, 기판(10) 표면에 존재하는 불순물들이 비정질 실리콘막(22)으로 확산되는 것을 방지한다. 버퍼층(20)은 일례로 실리콘 질화물(SiN)층 또는 실리콘 질화물(SiN)과 실리콘 산화물(SiO2)이 적층된 층으로 이루어질 수 있다.
비정질 실리콘막(22)을 형성하고 결정화하기 전에 탈수소 공정을 진행하면, 비정질 실리콘막(22)에 포함된 수소를 미리 제거할 수 있다. 즉, 결정화 공정 동안 수소가 비정질 실리콘막(22)으로부터 떨어져 나가 발생되는 결함들을 미리 방지할 수 있다.
다음으로, 결정화 공정에 의해 비정질 실리콘막(22)을 결정화하여 폴리 실리콘막을 형성하고, 폴리 실리콘막를 패터닝하여 반도체층(30)을 형성한다. 여기서, 폴리 실리콘막은 비정질 실리콘막(22)을 엑시머 레이저 어닐링(ELA Excimer Laser Annealing; ELA)법으로 결정화하여 형성할 수 있다. 전술한 바와 같이 제조된 반도체층(30)이 폴리 실리콘막으로 이루어지는 경우, 비정질 실리콘막(22)으로 이루어진 경우에 비해 전자(electron)나 정공(hole)의 이동도가 높은 장점이 있다.
다음으로, 반도체층(30)이 형성된 기판(10) 상에 게이트 절연막(미도시)을 형성한다. 게이트 절연막은, 일례로, 화학적 기상 증착(Chemical Vapor Deposition CVD)법을 이용하여 형성할 수 있다. 게이트 절연막은 CVD 챔버 내부에 실란 가스와 산소 가스의 혼합 가스를 주입하여 실리콘 산화막을 형성하거나 실란 가스와 질소 가스의 혼합 가스는 주입하여 실리콘 질화막을 형성할 수 있다.
다음으로, 도 2와 같이 반도체 층 위에 감광막(40)을 형성한다. 이때 감광막(40)은 그 두께가 1~5㎛가 되도록 형성한다. 이와 같이 두께를 한정한 이유는 이 후 에칭 및 도핑 공정에서 설명한다.
다음으로 감광막을, 도 4와 같이, 특정 패턴으로 노광 및 현상하여 선택적 마스크 패턴(41)을 형성한다. 이때 선택적 마스크 패턴(41)은 반도체층을 에칭시킬 부분(A), 에칭 시키지 않는 부분(B) 및 도핑 시킬 부분(C)으로 구분하여 형성한다. 영역 A는 감광막이 제거되어 에칭액이 반도체층(30)을 에칭할 수 있도록 하며, 영역 C에는 홀(50)을 형성하여 불순물이 주입될 수 있도록 한다. 홀(50)은 크기가 1~4㎛가 되도록 형성 한다. 예를 들면, 원형의 경우 직경, 직사각형의 경우 장변의 길이가 1~4㎛가 되도록 형성한다. 홀(50)은 예컨대 원형, 사각형, 삼각형 등의 다양한 형태로 형성될 수 있다.
다음으로 이러한 선택적 마스크 패턴(41)을 에칭 마스크로 사용하여 반도체층(30)의 일부 영역, 예컨대 소스/드레인 영역 등을 노출시킨다. 이때는 습식 에칭법을 이용할 수 있다. 또한, 동일한 선택적 마스크 패턴(41)을 도핑 마스크로 이용하여 도핑 영역(C)에 불순물을 주입한다. 여기서 도핑영역(C)은, 예를 들면, 반도체층(30)의 N형 또는 P형 반도체 영역 또는 보조케페시터 형성 영역 등에 대응한다.
이와 같이 선택적 마스크 패턴(41)의 두께를1~5㎛로 하고, 선택적 마스크 패턴(41)의 도핑영역(C)에 크기가 1~4㎛로 이루어진 홀(50)을 형성하여, 반도체층(30)에 대한 에칭 및 도핑을 수행한다. 선택적 마스크 패턴(41)의 영역 A에 대응되는 반도체층(30)은 에칭되고, 영역 B에 대응되는 반도체층(30)은 에칭액과 접촉할 수 없으므로 에칭이 일어나지 않는다. 또한, 선택적 마스크 패턴(41)의 영역 C에 대응하는 반도체층(30)으로는 선택적 마스크 패턴(41)에 형성된 홀(50)을 통해서불순물만이 주입된다. 따라서 하나의 선택적 마스크 패턴(41)을 이용하여 에칭과 불순물의 주입을 선택적으로 수행할 수 있다. 도 5는 이와 같은 방법으로 에칭 및 도핑이 이루어진 반도체 층(30)을 나타낸다.
이온 주입 공정이 완료된 후에는 반도체층(30) 상에 형성된 선택적 마스크 패턴(41)을 제거하고, 각 표시 장치에 따라 다른 필요한 공정을 진행한다. 예를 들면 유기 발광 표시 장치의 경우 유기발광층을 형성한다.
아래에서는 도 6 및 도 7을 참고하여, 선택적 마스크 패턴(41)에 형성된 홀(50)의 형상을 자세하게 설명한다. 도 6은 본 발명의 제 1실시예에 따라 홀(51)이 원형으로 형성된 것을 나타내고, 도7은 본 발명의 제 2실시예에 따라 홀(53)이 직사각형으로 형성된 것을 나타낸다.
도 6 및 도 7은 도4에 따른 선택적 마스크 패턴(41) 중 도핑이 일어나는 영역(C)만을 도시한 것이다. 불순물 주입을 위한 홀(51, 53)은 도 5와 같이 완전한 원형으로 형성될 수 있으며, 도 6과 같이 직사각형 슬릿 형태로 형성될 수 있다. 이와 같이 홀(51, 53)의 형상은 다양하게 구성할 수 있지만, 선택적 에칭 및 도핑을 위해서는 홀(51, 53)의 크기가 1~4㎛가 되는 것이 좋다. 따라서 도 5의 원형 홀(51)의 경우 그 직경이 1~4㎛범위로 형성되는 것이 좋으며, 도 6의 직사각형 홀(53)의 경우에는 장변의 길이가 1~4㎛의 범위로 형성되는 것이 좋다.
또한, 홀(50)의 간격은 목표하는 불순물 주입 농도에 따라 달라 질 수 있다. 불순물 주입 농도를 높이기 위해서는 홀(50)을 보다 촘촘히 배치할 수 있으며, 반 대의 경우 홀(50)의 배치 간격을 늘릴 수 있다.
다음으로, 본 발명의 실시예에 따라 제조된 표시 장치에 대해서 설명한다. 여기에서는 표시 장치의 일례로 유기 발광 표시 장치(100)에 대해서 설명한다.
도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(100)의 단면을 개략적으로 나타낸다.
도 8를 참조하면, 기판(110) 위로 평탄화막(180)을 사이에 두고 박막 트랜지스터(T)의 일부와 전기적으로 연결되는 유기 발광 소자(L)를 포함한다. 이 유기 발광 소자(L)와 박막 트랜지스터(T)는 기본 화소를 구성한다.
박막 트랜지스터(T)를 덮으면서 층간 절연막(160) 위에는 평탄화막(180)이 형성된다. 평탄화막(180) 위에는 제1 화소 전극(310), 유기 발광층(320) 및 제2 화소 전극(330)이 순차적으로 형성되어 유기 발광 소자(L)를 구성한다.
여기서, 제1 화소 전극(310)은 평탄화막(180)에 구비된 비아홀(1801)을 통해 박막 트랜지스터(T)의 드레인 전극(172)과 전기적으로 연결된다. 제1 화소 전극(310)은 화소 정의막(340)에 의해 인접 화소의 제1 화소 전극(미도시)과 전기적으로 분리되며, 화소 정의막(340)은 구비된 개구부(3401)를 통하여 유기 발광층(320)과 접촉한다.
제2 화소 전극(330)은 기판(110)의 전면 위에 형성되고, 복수의 화소들에 공통적으로 음극 전압을 제공한다. 일례로, 제1 화소 전극(310)은 정공을 주입하는 기능을 수행하고 제2 화소 전극(330)은 전자를 주입하는 기능을 수행한다.
제1 화소 전극(310)은 인듐 틴 옥사이드(Indium Tin Oxide ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide IZO)로 이루어지는 제1 투명 전극으로 이루어질 수 있다. 또한, 제1 화소 전극(310)은 유기 발광 소자(L)의 발광 방향에 따라 제1 투명 전극 위에 도전성 반사막과 제2 투명 전극을 더 포함할 수 있다. 반사막은 유기 발광층(320)에서 발생되는 빛을 반사하여 발광 효율을 높이면서 전기 전도도(electrical conductivity)를 개선한다. 일례로 알루미늄(Al), 알루미늄-합금(Al-alloy), 은(Ag), 은-합금(Ag-alloy), 금(Au) 또는 금-합금(Au-alloy)으로 이루어질 수 있다. 제2 투명 전극은 반사막의 산화를 억제하면서 유기 발광층(320)과 반사막 사이의 일함수 관계를 개선한다. 제2 투명 전극은 제1 투명 전극과 마찬가지로 ITO 또는 IZO로 이루어질 수 있다.
유기 발광층(320)은 실제 발광이 이루어지는 발광층과 발광층의 상하부에 위치하여 정공이나 전자 등의 캐리어를 발광층까지 효율적으로 전달시켜 주기 위한 유기층(미도시)을 더 포함할 수 있다. 일례로, 유기층은 발광층과 제1 화소 전극(310) 사이에 형성되는 정공 주입층 및 정공 전달층과, 발광층과 제2 화소 전극(330) 사이에 형성되는 전자 전달층 및 전자 주입층 중 적어도 하나 이상을 포함할 수 있다.
제2 화소 전극(330)은 유기 발광 소자(L)의 발광 방향에 따라 투명 도전막 또는 불투명 도전막으로 이루어질 수 있다. 일례로, 투명 도전막은 IZO, ITO 또는 MgAg로 이루어질 수 있고, 불투명 도전막은 Al으로 이루어질 수 있다.
이러한 유기 발광 표시 장치(100)에 있어서, 박막 트랜지스터(T) 및 기타 반도체 소자는 전술한 선택적 마스크 패턴(41, 도4 참조)을 이용하여 형성할 수 있 다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
도 1 내지 도 5은 본 발명의 실시예에 따른 표시 장치의 제조방법을 순차적으로 도시한 도면이다.
도 6는 본 발명의 제 1실시예에 따른 홀의 형상을 나타낸 도면이다.
도 7은 본 발명의 제 2실시예에 따른 홀의 형상을 나타낸 도면이다.
도 8은 본 발명의 실시예에 따라 제조된 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
<도면의 주요 부분에 대한 참조 부호의 설명>
기판: 10 반도체층: 30
감광막: 40 선택적 마스크 패턴: 41
홀: 50

Claims (7)

  1. 기판 상에 반도체층을 형성하는 단계,
    상기 반도체층 위에 감광막(Photo resistor)를 형성하고, 상기 감광막을 노광 및 현상하여 상기 반도체층을 에칭시킬 부분 및 상기 반도체층을 도핑시킬 부분을 포함하는 선택적 마스크 패턴을 형성하는 단계,
    상기 선택적 마스크 패턴의 상기 반도체층을 에칭시킬 부분을 이용하여 상기 반도체층을 에칭하는 단계,
    상기 선택적 마스크 패턴의 상기 반도체층을 도핑시킬 부분을 이용하여 상기 반도체층에 불순물을 주입하는 단계를 포함하고,
    상기 반도체층을 도핑시킬 부분은 상기 불순물 주입을 위한 홀을 형성한 표시장치의 제조방법.
  2. 제1항에 있어서,
    상기 반도체층에 불순물을 주입하는 단계에 이용되는 상기 선택적 마스크 패턴의 형상은 상기 반도체층을 에칭하는 단계에 이용되는 상기 선택적 마스크 패턴의 형상과 동일한 표시 장치의 제조방법.
  3. 제2항에 있어서,
    상기 에칭 단계에서의 에칭 방법은 습식 에칭인 표시 장치의 제조방법.
  4. 제3항에 있어서,
    상기 선택적 마스크 패턴의 두께는 1~5㎛인 표시 장치의 제조방법.
  5. 제4항에 있어서,
    상기 홀은 원형 또는 사각형인 표시 장치의 제조방법.
  6. 제5항에 있어서,
    상기 홀은 원형이며,
    상기 홀의 직경은 1~4㎛인 표시 장치의 제조방법.
  7. 제5항에 있어서,
    상기 홀은 사각형이며,
    상기 홀은 장변의 길이가 1~4㎛인 표시 장치의 제조방법.
KR1020080031229A 2008-04-03 2008-04-03 표시 장치의 제조방법 KR100943953B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080031229A KR100943953B1 (ko) 2008-04-03 2008-04-03 표시 장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080031229A KR100943953B1 (ko) 2008-04-03 2008-04-03 표시 장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20090105649A KR20090105649A (ko) 2009-10-07
KR100943953B1 true KR100943953B1 (ko) 2010-02-26

Family

ID=41535326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080031229A KR100943953B1 (ko) 2008-04-03 2008-04-03 표시 장치의 제조방법

Country Status (1)

Country Link
KR (1) KR100943953B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130024029A (ko) 2011-08-30 2013-03-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963983A (ja) * 1995-08-29 1997-03-07 Oki Electric Ind Co Ltd 不純物拡散領域の形成方法、拡散mosトランジスタの製造方法、ダイオードの製造方法
JP2002134756A (ja) * 2000-10-26 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008047891A (ja) * 2006-08-17 2008-02-28 Samsung Sdi Co Ltd Cmos薄膜トランジスタの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963983A (ja) * 1995-08-29 1997-03-07 Oki Electric Ind Co Ltd 不純物拡散領域の形成方法、拡散mosトランジスタの製造方法、ダイオードの製造方法
JP2002134756A (ja) * 2000-10-26 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008047891A (ja) * 2006-08-17 2008-02-28 Samsung Sdi Co Ltd Cmos薄膜トランジスタの製造方法

Also Published As

Publication number Publication date
KR20090105649A (ko) 2009-10-07

Similar Documents

Publication Publication Date Title
KR101015850B1 (ko) 유기 발광 표시 장치 제조 방법
KR100700642B1 (ko) 유기전계발광표시소자 및 그 제조방법
US7701132B2 (en) Organic electroluminescence display device having auxiliary electrode line and method of manufacturing the same
US8299478B2 (en) Organic light emitting diode display device having a pixel defining layer and method of fabricating the same
KR100579182B1 (ko) 유기 전계 발광 표시 장치의 제조 방법
KR100601370B1 (ko) 박막 트랜지스터 및 그를 이용한 유기 전계 발광 표시 장치
KR101097167B1 (ko) 유기전계발광표시소자 및 그 제조방법
US8946008B2 (en) Organic light emitting diode display, thin film transitor array panel, and method of manufacturing the same
KR20100069270A (ko) 박막 트랜지스터, 그의 형성방법 및 박막 트랜지스터를 구비하는 평판 표시장치
KR20120044042A (ko) 유기 발광 표시 장치 및 그 제조 방법
JP3748827B2 (ja) 有機el表示装置製造方法
KR100611155B1 (ko) 유기 전계 발광 표시 장치 및 그의 제조 방법
KR100796592B1 (ko) 박막트랜지스터 및 그 제조 방법
KR20050112034A (ko) 유기전계 발광소자의 제조방법
JP2006330719A (ja) 有機発光ディスプレイ及びその製造方法
KR100943953B1 (ko) 표시 장치의 제조방법
KR100635062B1 (ko) 유기전계발광 표시장치
KR100579196B1 (ko) 유기 전계 발광 소자 및 그 제조 방법
KR100603335B1 (ko) 유기 전계 발광 표시장치 및 그 제조방법
KR100766935B1 (ko) 박막 트랜지스터를 구비한 유기 발광 표시 장치 및 그 제조방법
KR100766939B1 (ko) 유기전계발광 표시장치 및 그 제조방법
KR101067939B1 (ko) 유기전계발광표시소자의 제조방법
KR100669708B1 (ko) 유기 전계 발광 표시 장치와, 이를 제조하기 위한 방법
KR100592267B1 (ko) 유기 전계 발광 표시장치의 제조방법
KR100749478B1 (ko) 고상 결정화 장치 및 이를 이용한 박막 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130205

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180201

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190129

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20200203

Year of fee payment: 11