KR20070024142A - 박막트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (24)
- 기판;상기 기판상에 위치한 게이트 전극;상기 게이트 전극상에 위치한 게이트 절연막;상기 게이트 절연막상에 위치하고, 채널 영역 및 소오스/드레인 영역을 포함하는 반도체층;상기 반도체층의 채널 영역과 전기적으로 접촉하는 배선부; 및상기 배선부 및 상기 게이트 전극을 연결하는 게이트-바디 콘택부를 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 채널 영역과 배선부 사이에 고농도로 도핑된 실리콘층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층의 소오스/드레인 영역상에 위치한 소오스/드레인 전극을 더 포함하며,상기 배선부는 소오스/드레인 전극과 동일한 층에 위치하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층의 소오스/드레인 영역상에 위치하는 소오스/드레인 전극을 더 포함하며,상기 소오스/드레인 영역과 상기 소오스/드레인 전극 사이에는 고농도로 도핑된 실리콘층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극 및 상기 게이트-바디 콘택부 사이에 층간절연막을 더 포함하며,상기 층간절연막은 상기 게이트-바디 콘택부가 상기 배선부 및 게이트 전극의 소정 영역에 콘택되도록 하는 콘택홀들을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층의 채널 영역과 소오스/드레인 영역 사이에 LDD 영역 또는 오프셋 영역을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트-바디 콘택부는 ITO 또는 IZO로 이루어져 있는 것을 특징으로 하는 박막트랜지스터.
- 기판;상기 기판상에 위치하고, 소정 영역이 겹쳐지도록 배열된 게이트 전극과 반도체층;상기 반도체층 중 상기 게이트 전극과 겹쳐진 소정 영역에 전기적으로 접촉하되 상기 겹쳐진 소정 영역 보다는 적은 영역이 접촉하는 배선부;상기 배선부와 게이트 전극을 연결하는 게이트-바디 콘택부를 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 배선부와 반도체층 사이에 고농도로 도핑된 실리콘층을 더 포함하는 것 을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 반도체층에는 상기 게이트 전극과 겹쳐지는 소정 영역과 이격되어 소오스/드레인 영역이 위치하고, 상기 소오스/드레인 영역 상에는 상기 소오스/드레인 영역과 접촉하는 소오스/드레인 전극을 더 포함하며,상기 배선부는 소오스/드레인 전극과 동일한 층에 위치하는 것을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 반도체층에는 상기 게이트 전극과 겹쳐지는 소정 영역과 이격되어 소오스/드레인 영역이 위치하고, 상기 소오스/드레인 영역 상에는 상기 소오스/드레인 영역과 접촉하는 소오스/드레인 전극을 더 포함하며,상기 소오스/드레인 영역과 상기 소오스/드레인 전극 사이에는 고농도로 도핑된 실리콘층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 11 항 또는 제 12 항에 있어서,상기 반도체층의 상기 게이트 전극과 겹쳐지는 소정 영역과 소오스/드레인 영역 사이에 LDD 영역 또는 오프셋 영역을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 게이트 전극 및 상기 게이트-바디 콘택부 사이에 층간절연막을 더 포함하며,상기 층간절연막은 상기 게이트-바디 콘택부가 상기 배선부 및 게이트 전극의 소정 영역에 콘택되도록 하는 콘택홀들을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 게이트-바디 콘택부는 ITO 또는 IZO로 이루어져 있는 것을 특징으로 하는 박막트랜지스터.
- 기판을 준비하는 단계;상기 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 제1실리콘층 및 제2실리콘층을 형성하는 단계;상기 제2실리콘층이 형성된 기판상에 도전체층을 형성하고, 이를 식각하여 상기 제1실리콘층의 소오스/드레인 영역과 대응하는 위치에 소오스/드레인 전극 및 상기 제1실리콘층의 채널 영역의 소정 영역과 대응하는 위치에 배선부를 형성하고, 상기 도전체층의 식각으로 노출된 상기 제2실리콘층의 소정 영역을 식각하는 단계; 및상기 배선층 및 상기 게이트 전극을 연결하는 게이트-바디 콘택부를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 제1실리콘층 및 제2실리콘층을 형성하는 단계는상기 제1실리콘 물질을 형성하는 단계;상기 제1실리콘 물질상에 제2실리콘 물질을 형성하는 단계; 및상기 제1실리콘 물질 및 제2실리콘 물질을 패터닝하여 제1실리콘층 및 제2실리콘층을 형성하는 단계임을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 제1실리콘층 및 제2실리콘층을 형성하는 단계는상기 제1실리콘 물질을 형성하는 단계;상기 제1실리콘 물질상에 고농도의 불순물 주입 공정을 실시하여 상기 제1실리콘 물질의 소정 깊이가 제2실리콘 물질로 변화하는 단계; 및상기 제1실리콘 물질 및 제2실리콘 물질을 패터닝하여 제1실리콘층 및 제2실리콘층을 형성하는 단계임을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 16 항 또는 제 17 항에 있어서,상기 제2실리콘층은 고농도로 도핑된 실리콘으로 이루어져 있는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 게이트-바디 콘택부를 형성하는 단계 이전에,상기 소오스/드레인 전극 및 배선부를 마스크로 이용하여 상기 제1실리콘층에 저농도의 불순물 주입 공정을 진행하여 LDD 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 게이트-바디 콘택부를 형성하는 단계 이전에상기 배선부가 형성된 기판상에 층간절연막을 형성하는 단계; 및상기 배선부 및 상기 게이트 전극의 소정 영역을 노출시키는 콘택홀들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 기판을 준비하는 단계;상기 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 제1실리콘층을 형성하는 단계;상기 제1실리콘층이 형성된 기판상에 배선부를 형성하는 단계;상기 배선부가 형성된 기판상에 도전체층을 형성하고, 이를 식각하여 소오스/드레인 전극을 형성하는 단계; 및상기 배선부 및 게이트 전극을 연결하는 게이트-바디 콘택부를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 21 항에 있어서,상기 도전체층을 형성하는 단계 이전에상기 배선부상에 제2실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 22 항에 있어서,상기 제2실리콘층은 고농도로 도핑된 실리콘으로 이루어져 있는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 21 항에 있어서,상기 게이트-바디 콘택부를 형성하는 단계 이전에상기 배선부가 형성된 기판상에 층간절연막을 형성하는 단계; 및상기 배선부 및 상기 게이트 전극의 소정 영역을 노출시키는 콘택홀들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
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