JP5567589B2 - 半導体装置の製造方法、半導体装置、及び表示装置 - Google Patents

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Description

本発明は、薄膜トランジスタ（ＴＦＴ）を備えた半導体装置に関する。また、本発明は、液晶表示装置、有機ＥＬ表示装置等の表示装置に用いる薄膜トランジスタ、及びそのような薄膜トランジスタを備えた表示装置に関する。
従来から、液晶表示装置等の表示装置におけるアクティブマトリクス基板のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）として、非結晶（アモルファス）シリコンＴＦＴ、多結晶シリコン（ポリシリコン）ＴＦＴなどが用いられている。
アモルファスシリコンＴＦＴは、アモルファスシリコン膜の形成が比較的容易であるため、大面積を必要とする表示装置のＴＦＴに適しており、大画面を有する液晶テレビのアクティブマトリクス基板に多く用いられている。
多結晶シリコンＴＦＴは、半導体層における電子及び正孔の移動度が高く、オン電流が大きいため、液晶表示装置等の画素容量を短いスイッチング時間で充電させることができるという利点を有する。また、多結晶シリコンＴＦＴを用いれば、アクティブマトリクス基板内にドライバー等の周辺回路の一部または全体を作りこむ事ができるという利点も有している。
逆スタガ構造を有するボトムゲート型の多結晶シリコンＴＦＴが特許文献１に記載されている。このＴＦＴの半導体層は、非結晶シリコンにレーザーを照射して得られた多結晶シリコン膜、水素化非結晶シリコン膜、及びｎ型シリコン膜からなる積層構造を有する。また、特許文献１には、基板上に表示領域と駆動用回路を含む周辺回路とが形成された半導体基板が記載されている。この半導体基板においては、表示領域のＴＦＴには水素化非結晶シリコン膜は含むが多結晶シリコンを含まない半導体層が用いられ、駆動用周辺回路のＴＦＴには多結晶シリコン膜及び水素化非結晶シリコン膜の両方を含む半導体層が用いられている。
特許文献２及び特許文献３には、基板上に、スタガ構造を有するトップゲート型のＴＦＴが形成された半導体装置が記載されている。この半導体装置では、表示領域（画素領域）のＴＦＴはアモルファスシリコンを縦方向（基板面に垂直な方向）に結晶化させた結晶化シリコン膜を有し、画素の周辺回路領域のＴＦＴはアモルファスシリコンを横方向に結晶化させた結晶化シリコン膜を有している。これにより、表示領域にはオフ電流の小さいＴＦＴが形成され、周辺回路領域には高移動度のＴＦＴが形成された半導体装置が得られるとされている。
特開平５−６３１９６号公報 特開平７−７４３６６号公報 特開２００２−４３３３１号公報
特許文献１によれば、表示領域と周辺回路領域とにボトムゲート型のＴＦＴが配置された半導体装置が得られる。ボトムゲート型のＴＦＴは、特許文献２及び３に記載されるようなトップゲート型のＴＦＴに比べて、製造工程が簡単であるというメリットがある。しかし、特許文献１の半導体装置では、表示領域におけるＴＦＴのチャネル層が水素化非結晶シリコンからなるため、電界効果移動度が０．５ｃｍ2／Ｖ・ｓ程度と小さく、この半導体装置を、例えば液晶表示装置用に用いた場合、十分な表示特性を得にくいという問題があった。
本願発明は、上記の問題点に鑑みてなされたものであり、その目的は、表示部及び周辺回路部の両方に、高移動度を有する高性能の逆スタガ型ＴＦＴが配置された半導体装置を製造効率よく提供することにある。
本発明による半導体装置の製造方法は、第１領域に形成された第１ＴＦＴと、第２領域に形成された第２ＴＦＴとを有する半導体装置の製造方法であって、前記第１ＴＦＴ及び前記第２ＴＦＴそれぞれのゲート電極を形成する工程と、前記ゲート電極を覆うように絶縁層を形成する工程と、前記絶縁層の上に半導体層を形成する半導体層形成工程と、前記半導体層の上に、前記第１ＴＦＴ及び前記第２ＴＦＴそれぞれのソース及びドレイン電極を形成する工程と、を含み、前記半導体層形成工程は、前記絶縁層の上にアモルファスシリコン層を形成する工程と、前記アモルファスシリコン層にエネルギーを照射してマイクロクリスタルシリコン層を得るエネルギー照射工程と、前記アモルファスシリコン層の上に不純物含有半導体層を形成する工程と、を含み、前記エネルギー照射工程において、前記第１領域の前記アモルファスシリコン層に対して単位面積（１ｃｍ2）あたり第１の量のエネルギーを照射することにより、前記第１ＴＦＴのチャネル層を含む第１マイクロクリスタルシリコン層が形成され、前記第２領域の前記アモルファスシリコン層に対して単位面積あたり前記第１の量よりも多い第２の量のエネルギーを照射することにより、前記第２ＴＦＴのチャネル層を含む第２マイクロクリスタルシリコン層が形成される。
ある実施形態では、前記第１の量が２２０ｍＪ／ｃｍ2以上２６０ｍＪ／ｃｍ2以下であり、前記第２の量が３３０ｍＪ／ｃｍ2以上３６０ｍＪ／ｃｍ2以下である。
ある実施形態では、前記エネルギー照射工程において、移動度が１ｃｍ2／Ｖｓ以上５ｃｍ2／Ｖｓ以下である前記第１マイクロクリスタルシリコン層が形成され、移動度が１０ｃｍ2／Ｖｓ以上である前記第２マイクロクリスタルシリコン層が形成される。
ある実施形態では、前記エネルギー照射工程において、前記第２マイクロクリスタルシリコン層に含まれる結晶粒径の平均が、前記第１マイクロクリスタルシリコン層に含まれる結晶粒径の平均よりも大きくなるようにエネルギーが照射される。
ある実施形態では、前記エネルギー照射工程において、前記第１マイクロクリスタルシリコン層に含まれる結晶粒径の平均が１ｎｍよりも小さくなり、前記第２マイクロクリスタルシリコン層に含まれる結晶粒径の平均が１ｎｍ以上１０ｎｍ以下となるようにエネルギーが照射される。
ある実施形態では、前記半導体層形成工程において、前記第１ＴＦＴのチャネル層及び前記第２ＴＦＴのチャネル層が５０ｎｍ以下の厚さに形成される。
ある実施形態では、前記アモルファスシリコン層の厚さが１５０ｎｍ以下である。
ある実施形態では、前記半導体層形成工程は、前記エネルギー照射工程の後、前記マイクロクリスタルシリコン層の上に第２のアモルファスシリコン層を形成する工程と、前記第２のアモルファスシリコン層の上に前記不純物含有半導体層を形成する工程と、を含む。
ある実施形態では、前記エネルギー照射工程において、前記第１領域及び前記第２領域の前記アモルファスシリコン層に対して、レーザー光によってエネルギーの照射がなされる。
ある実施形態では、前記第１領域は複数の画素を含む表示領域であり、前記第２領域は前記表示領域の外側に配置された半導体回路を含む周辺領域であり、前記第１ＴＦＴは、前記表示領域における画素のＴＦＴとして形成され、前記第２ＴＦＴは、前記周辺領域における前記半導体回路のＴＦＴとして形成される。
本発明による半導体装置は、第１ＴＦＴ及び第２ＴＦＴを有する半導体装置であって、前記第１ＴＦＴの第１ゲート電極、及び前記第２ＴＦＴの第２ゲート電極と、前記第１及び前記第２ゲート電極を覆うように形成された絶縁層と、前記絶縁層の上に形成された、前記第１ＴＦＴの第１半導体層、及び前記第２ＴＦＴの第２半導体層と、前記第１半導体層の上に形成された第１ソースコンタクト層及び第１ドレインコンタクト層と、前記第２半導体層の上に形成された第２ソースコンタクト層及び第２ドレインコンタクト層と、前記第１ソースコンタクト層及び前記第１ドレインコンタクト層の上にそれぞれ形成された第１ソース電極及び第１ドレイン電極と、前記第２ソースコンタクト層及び前記第２ドレインコンタクト層の上にそれぞれ形成された第２ソース電極及び第２ドレイン電極と、を備え、前記第１半導体層がマイクロクリスタルシリコンからなる第１チャネル層を含み、前記第２半導体層がマイクロクリスタルシリコンからなる第２チャネル層を含み、前記第２チャネル層に含まれる結晶粒径の平均が、前記第１チャネル層に含まれる結晶粒径の平均よりも大きい。
ある実施形態では、前記第１チャネル層に含まれる結晶粒径の平均が１ｎｍよりも小さく、前記第２チャネル層に含まれる結晶粒径の平均が１ｎｍ以上１０ｎｍ以下である。
ある実施形態では、前記第１チャネル層の移動度が１ｃｍ2／Ｖｓ以上５ｃｍ2／Ｖｓ以下であり、前記第２チャネル層の移動度が１０ｃｍ2／Ｖｓ以上である。
ある実施形態では、前記第１半導体層及び前記第２半導体層に含まれるチャネル層の厚さが５０ｎｍ以下である。
ある実施形態では、前記第１半導体層及び前記第２半導体層の厚さが１５０ｎｍ以下である。
ある実施形態では、前記半導体装置は、複数の画素を含む表示領域と、前記表示領域の外側に配置された半導体回路を含む周辺領域とを有し、前記第１ＴＦＴは、前記表示領域における画素のＴＦＴであり、前記第２ＴＦＴは、前記周辺領域における前記半導体回路のＴＦＴである。
本発明による表示装置は、上述した半導体装置を備えた表示装置である。
なお、本発明による表示装置には、液晶表示装置の他、有機ＥＬ（エレクトロルミネセンス）表示装置等の表示装置、及び撮像装置も含まれる。
本発明によれば、表示部及び周辺回路部の両方に高移動度を有する高性能の逆スタガ型ＴＦＴが配置された半導体装置、及びそのような半導体装置を備えた表示装置を製造効率よく提供することが可能となる。
本発明の実施形態による液晶表示装置１の構成を模式的に表した斜視図である。 液晶表示装置１のＴＦＴ基板１０の構成を模式的に表した平面図である。 本発明の第１実施形態による半導体装置１００の構成を模式的に表した平面図である。 （ａ）及び（ｂ）は、本発明の実施形態による半導体装置１００のＴＦＴ３０Ａ及び３０Ｂの構成を模式的に表した断面図である。 （ａ）〜（ｄ）は、半導体装置１００の製造方法を説明するための断面図である。 ＴＦＴ３０Ａ及び３０Ｂの特性を説明するためのグラフである。 ＴＦＴ３０Ａ及び３０Ｂの特性を説明するためのグラフである。 ＴＦＴ３０Ａ及び３０Ｂの特性を説明するためのグラフである。 （ａ）及び（ｂ）は、本発明の第２実施形態による半導体装置１００のＴＦＴ３０Ｃ及び３０Ｄの構成を模式的に表した断面図である。 （ａ）〜（ｅ）は、第２実施形態による半導体装置１００の製造方法を説明するための断面図である。
以下、図面を参照しながら本発明の実施形態による液晶表示装置、半導体装置、ＴＦＴ、ならびに半導体装置及びＴＦＴの製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。
（実施形態１）
図１は、実施形態１による液晶表示装置１の構成を模式的に表した斜視図であり、図２は液晶表示装置１のＴＦＴ基板１０の構成を模式的に表した平面図である。
図１に示すように、液晶表示装置１は、液晶層１５を挟んで対向するＴＦＴ基板１０及び対向基板（ＣＦ基板）２０と、ＴＦＴ基板１０及び対向基板２０のそれぞれの外側に配置された偏光板２６及び２７と、表示用の光を偏光板２６に向けて出射するバックライトユニット２８とを備えている。
図２に示すように、ＴＦＴ基板１０には、複数の走査線（ゲートバスライン）１４と複数の信号線（データバスライン）１６とが、互いに直交するように配置されている。複数の走査線１４と複数の信号線１６との交点それぞれの付近には、能動素子であるＴＦＴ３０Ａが画素毎に形成されている。ここで１つの画素は、隣り合う２つの走査線１４と隣り合う２つの信号線１６とによって区切られた領域として定義される。各画素には、ＴＦＴ３０Ａのドレイン電極に電気的に接続された、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる画素電極１２が配置されている。隣り合う２つの走査線１４の間に、走査線１４と平行に延びる補助容量線（蓄積容量線、Ｃｓラインとも呼ぶ）１８が配置されていてもよい。
複数の走査線１４及び複数の信号線１６は、それぞれ図１に示した走査線駆動回路２２及び信号線駆動回路２３に接続されており、走査線駆動回路２２及び信号線駆動回路２３は、制御回路２４に接続されている。制御回路２４による制御に応じて、走査線駆動回路２２から走査線１４に、ＴＦＴ３０Ａのオン−オフを切り替える走査信号が供給される。また、制御回路２４による制御に応じて、信号線駆動回路２３から複数の信号線１６に表示信号（画素電極１２への印加電圧）が供給される。
対向基板２０は、カラーフィルタ及び共通電極を備えている。カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。共通電極は、複数の画素電極１２を覆うように形成されている。共通電極と各画素電極１２との間に与えられる電位差に応じて両電極の間の液晶分子が画素毎に配向し、表示がなされる。
図３は、本発明の実施形態１による半導体装置１００の構成を模式的に表した平面図である。
図３に示すように、半導体装置１００は、表示領域（画素領域）１０２と周辺領域（回路領域）１０４とを有している。半導体装置１００はＴＦＴ基板１０と同じ基板、あるいはＴＦＴ基板１０を含む基板であり得る。表示領域１０２には、図２に示した複数の画素電極１２、複数のＴＦＴ（第１ＴＦＴ）３０Ａ、複数の走査線１４、複数の信号線１６、及び複数の補助容量線１８が配置されている。周辺領域１０４には、走査線駆動回路２２及び信号線駆動回路２３が配置されている。周辺領域１０４に制御回路２４が形成されることもあり得る。
周辺領域１０４に配置される走査線駆動回路２２及び信号線駆動回路２３の能動素子をＴＦＴ（第２ＴＦＴ）３０Ｂと呼ぶ。周辺領域１０４に制御回路２４が形成される場合、制御回路２４の能動素子もＴＦＴ３０Ｂに含まれ得る。
図４の（ａ）はＴＦＴ３０Ａの構成を模式的に表した断面図であり、（ｂ）はＴＦＴ３０Ｂの構成を模式的に表した断面図である。ＴＦＴ３０Ａ及び３０Ｂはボトムゲート構造を有する逆スタガー型の薄膜トランジスタである。液晶表示装置１の表示領域１０２には各画素毎にＴＦＴ（第１ＴＦＴ）３０Ａが配置されており、周辺領域１０４には各能動素子毎にＴＦＴ（第２ＴＦＴ）３０Ｂが配置されている。
ＴＦＴ３０Ａは、基板３１の上に形成されたゲート電極（第１ゲート電極）３２Ａと、基板３１の上にゲート電極３２Ａを覆うように形成されたゲート絶縁層３３と、ゲート絶縁層３３の上に形成された活性層であるシリコン層（第１半導体層）３４Ａと、シリコン層３４Ａの上に形成された、不純物がドープされたＮ型シリコン層（不純物含有半導体層）３５と、Ｎ型シリコン層３５の上に形成された金属層３７と、金属層３７の上に形成されたパッシベーション層３８とを備えている。Ｎ型シリコン層３５の代わりにＰ型シリコン層を用いることも可能である。
シリコン層３４Ａは、ゲート電極３２Ａの上部に形成されたチャネル領域（第１チャネル層）３４ＡＣを含んでいる。チャネル領域３４ＡＣを含むシリコン層３４Ａは、アモルファスシリコン（ａ−Ｓｉ）として形成された層に、レーザー光等のエネルギーを照射してアニールを施し、アモルファスシリコンの一部を結晶化して得られたマイクロクリスタルシリコン層（ナノシリコン層とも呼ぶ）である。
なお、本願におけるマイクロクリスタルシリコンとは、アモルファスシリコンの一部が結晶化した結晶シリコン粒であって、結晶粒の径の平均がポリシリコンよりも小さく、１０ｎｍよりも小さいものをいう。ＴＦＴ３０Ａのシリコン層３４Ａにおけるマイクロクリスタルシリコン粒の径の平均は１ｎｍよりも小さい。
チャネル領域３４ＡＣを挟んでＴＦＴ３０Ａのソース領域とドレイン領域が形成されており、Ｎ型シリコン層３５及び金属層３７は、それぞれソース領域及びドレイン領域に分割されている。ソース領域のＮ型シリコン層３５及び金属層３７は、それぞれソースコンタクト層３５ＡＳ及びソース電極３７ＡＳであり、ドレイン領域のＮ型シリコン層３５及び金属層３７は、それぞれドレインコンタクト層３５ＡＤ及びドレイン電極３７ＡＤである。
ＴＦＴ３０Ｂは、基板３１の上に形成されたゲート電極（第２ゲート電極）３２Ｂと、基板３１の上にゲート電極３２Ｂを覆うように形成されたゲート絶縁層３３と、ゲート絶縁層３３の上に形成された活性層であるシリコン層（第２半導体層）３４Ｂと、シリコン層３４Ｂの上に形成されたＮ型シリコン層３５と、Ｎ型シリコン層３５の上に形成された金属層３７と、金属層３７の上に形成されたパッシベーション層３８とを備えている。
シリコン層３４Ｂは、ゲート電極３２Ｂの上部に形成されたチャネル領域（第２チャネル層）３４ＢＣを含んでいる。チャネル領域３４ＢＣを含むシリコン層３４Ｂは、アモルファスシリコン（ａ−Ｓｉ）として形成された層に、レーザー光等のエネルギーを照射してアニールを施し、アモルファスシリコンをマイクロクリスタル化して得られたマイクロクリスタルシリコン層である。シリコン層３４Ｂにおける結晶シリコン粒の径の平均は１ｎｍ以上１０ｎｍ以下である。このように、ＴＦＴ３０Ｂのシリコン層３４Ｂ及びチャネル領域３４ＢＣに含まれる結晶粒径の平均は、ＴＦＴ３０Ａのシリコン層３４Ａ及びチャネル領域３４ＡＣに含まれる結晶粒径の平均よりも大きい。
このような構成により、ＴＦＴ３０Ａによって１〜５ｃｍ2／Ｖｓの移動度及び１ｐＡ程度のオフ電流が実現され、ＴＦＴ３０Ｂによって１０ｃｍ2／Ｖｓ以上の移動度及び１０ｐＡ程度のオフ電流が実現される。
チャネル領域３４ＢＣを挟んでＴＦＴ３０Ｂのソース領域とドレイン領域が形成されており、Ｎ型シリコン層３５及び金属層３７は、それぞれソース領域及びドレイン領域に分割されている。ソース領域のＮ型シリコン層３５及び金属層３７は、それぞれソースコンタクト層３５ＢＳ及びソース電極３７ＢＳであり、ドレイン領域のＮ型シリコン層３５及び金属層３７は、それぞれドレインコンタクト層３５ＢＤ及びドレイン電極３７ＢＤである。
次に、図５（ａ）〜（ｄ）を用いて半導体装置１００ならびにＴＦＴ３０Ａ及び３０Ｂの製造方法（第１の製造方法）を説明する。
この製造方法では、まず、図５（ａ）に示す積層構造が準備される。この積層構造は次のようにして得られる。
始めに、基板（又は透明基板）３１の上にスパッタ法により、例えばＴａ（タンタル）層を成膜し、この層をフォトリソグラフィ法によりパターニングしてゲート電極３２Ａ及び３２Ｂを形成する。エッチングには、例えばドライエッチング法を用い、エッチングガスに酸素を含ませてフォトレジストを後退させながらエッチングを行う。これにより、ゲート電極３２の側面を基板面に対して約４５°（テーパー角度約４５°）の斜面とすることができる。
ゲート電極３２Ａ及び３２Ｂを構成する金属はＴａに限定されることはなく、例えば、アルミニウム（Ａｌ）、インジウム錫酸化物（ＩＴＯ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の単体金属、またはこれらの金属窒素、酸素、あるいは他の金属を含有させた材料でゲート電極３２Ａ及び３２Ｂを形成してもよい。また、ゲート電極３２Ａ及び３２Ｂを、上述した材料による層を複数組み合わせた積層構造としてもよい。
ゲート電極３２Ａ及び３２Ｂの成膜方法には、スパッタ法の他、蒸着法等を用いることもできる。また、ゲート金属膜のエッチング方法も特に上記のものに限定されず、塩素（Ｃｌ2）ガス及び三塩化ホウ素（ＢＣｌ3）ガス、四フッ化炭素（ＣＦ4）ガス等を組み合わせたドライエッチング法等を用いることもできる。
次に、プラズマＣＶＤ（化学的気相成長）法によってゲート絶縁層３３となるシリコン窒化膜（ＳｉＮｘ膜）を成膜し、その上にアモルファスシリコン層３４を形成する。これらの膜はマルチチャンバー型装置において、プラズマＣＶＤ法により連続して形成され得る。アモルファスシリコン層３４の厚さは例えば３０ｎｍである。アモルファスシリコン層３４の厚さは、２０〜１００ｎｍの範囲内であることが望ましい。
その後、アモルファスシリコン層３４に対して２５０℃〜４００℃の温度で脱水素処理を行った後、アモルファスシリコン層３４にエキシマレーザー等によるレーザ−光５２Ａ及び５２Ｂを照射してアモルファスシリコンのマイクロクリスタル化を行なう。ここで、レーザー光５２Ａは表示領域１０２に照射され、レーザー光５２Ｂは周辺領域１０４に照射される。
レーザー光５２Ｂによって周辺領域１０４の単位面積（１ｃｍ2）に照射されるエネルギー（第２の量）は、レーザー光５２Ａによって表示領域１０２の単位面積に照射されるエネルギー（第１の量）よりも多く、その差は、例えば４０ｍＪ／ｃｍ2以上１５０ｍＪ／ｃｍ2以下である。レーザー光５２Ａによって単位面積に照射されるエネルギーは２２０ｍＪ／ｃｍ2以上２６０ｍＪ／ｃｍ2以下であり、レーザー光５２Ｂによって単位面積に照射されるエネルギーは３３０ｍＪ／ｃｍ2以上３６０ｍＪ／ｃｍ2以下である。
このようなエネルギーの照射によって、アモルファスシリコン層３４全体がマイクロクリスタルシリコンとなる（以下の工程では、マイクロクリスタル化されたアモルファスシリコン層３４をシリコン層３４と呼ぶ）。
このようにして、表示領域１０２のマイクロクリスタルシリコンにおける結晶粒径の平均を１ｎｍよりも小さく、周辺領域１０４のマイクロクリスタルシリコンにおける結晶粒径の平均を１ｎｍ以上１０ｎｍ以下とすることができる。
次に、図５（ｂ）に示すように、マイクロクリスタル化されたシリコン層３４の上に、不純物として例えばリンを含むアモルファスシリコン層であるＮ型シリコン層３５をプラズマＣＶＤ法で成膜する。Ｎ型シリコン層３５の厚さは５０〜２００ｎｍである。この工程では、アモルファスシリコンを成膜した後に不純物をドープするか、あるいは不純物を成膜前あるいは成膜と同時にドープしてＮ型シリコン層３５が形成される。
その後、Ｎ型シリコン層３５及びシリコン層３４をフォトリソグラフィ法によってパターニングして、図５（ｃ）に示す形状のＮ型シリコン層３５Ａ及び３５Ｂと、シリコン層３４Ａ及び３４Ｂとが得られる。
次に、Ｎ型シリコン層３５Ａ及び３５Ｂを覆うように、スパッタリングによって金属層を成膜する。金属層の金属には、ゲート電極と同じ金属が用いられ得る。金属層の厚さは８０〜４００ｎｍ程度である。その後、金属層の上にレジストを成膜し、レジストをマスクとしてウェットエッチングを施して金属層のパターニングを行なう。このパターニングにおいては、ゲート電極３２Ａ及び３２Ｂ上のＮ型シリコン層３５Ａ及び３５Ｂとシリコン層３４Ａ及び３４Ｂにも同時にエッチングが施され、図５（ｄ）に示す形状の構造が得られる。
ここで、シリコン層３４Ａには、ゲート電極３２Ａの上に５０ｎｍ以下の厚さのチャネル領域３４ＡＣが形成される。また、チャネル領域３４ＡＣを挟むようにソースコンタクト層３５ＡＳ及びドレインコンタクト層３５ＡＤが形成され、ソースコンタクト層３５ＡＳ及びドレインコンタクト層３５ＡＤをそれぞれ覆うように、ソース電極３７ＡＳ及びドレイン電極３７ＡＤが形成される。
また、これと同時に、シリコン層３４Ｂには、ゲート電極３２Ｂの上に５０ｎｍ以下の厚さのチャネル領域３４ＢＣが形成される。また、チャネル領域３４ＢＣを挟むようにソースコンタクト層３５ＢＳ及びドレインコンタクト層３５ＢＤが形成され、ソースコンタクト層３５ＢＳ及びドレインコンタクト層３５ＢＤをそれぞれ覆うように、ソース電極３７ＢＳ及びドレイン電極３７ＢＤが形成される。
その後、ソース電極３７ＡＳ及び３７ＢＳ、ドレイン電極３７ＡＤ及び３７ＢＤ、ならびにチャネル領域３４ＡＣ及び３４ＢＣを覆うように、プラズマＣＶＤ法によって窒化シリコンを積層してパッシベーション層３８を形成し、図４（ａ）及び（ｂ）に示すＴＦＴ３０Ａ及び３０Ｂが完成する。なお、窒化シリコンの積層後には、チャネル層（チャネル領域３４ＡＣのシリコン層３４Ａ、及び３４ＢＣのシリコン層３４Ｂ）に対して熱処理及び水素化が行なわれる。
次に、図６〜８を用いて、ＴＦＴ３０Ａ及び３０Ｂの特性を説明する。
図６は、上記レーザー光照射工程において照射されるレーザー光の強度（ＬＰ：照射面１ｃｍ2当たりに供給されるエネルギー）と移動度Ｍ及びオフ電流Ｉｄとの関係を表している。図６におけるグラフａはレーザー光の強度と移動度Ｍとの関係を、またｂはレーザー光の強度とオフ電流Ｉｄとの関係を、それぞれ表している。また、図６中の領域ＡはＴＦＴ３０Ａの特性を、領域ＢはＴＦＴ３０Ｂの特性を、それぞれ表している。
図６からわかるように、レーザー光の強度が２２０ｍＪ／ｃｍ2以上２６０ｍＪ／ｃｍ2以下である場合には、チャネル層の移動度が１ｃｍ2／Ｖｓ以上５ｃｍ2／Ｖｓ以下と比較的低い値となり、レーザー光の強度が３３０ｍＪ／ｃｍ2以上３６０ｍＪ／ｃｍ2以下である場合には、チャネル層の移動度が１０ｃｍ2／Ｖｓ以上と高い値となる。オフ電流Ｉｄの値はどちらの場合もほぼ同じである。
表示領域１０２のＴＦＴ３０Ａの形成においては、アモルファスシリコン層３４に２２０ｍＪ／ｃｍ2以上２６０ｍＪ／ｃｍ2以下のレーザ光が照射されてチャネル層３４ＡＣが形成され、周辺領域１０４のＴＦＴ３０Ｂの形成においては、アモルファスシリコン層３４に３３０ｍＪ／ｃｍ2以上３６０ｍＪ／ｃｍ2以下のレーザ光が照射されてチャネル層３４ＢＣが形成される。したがって、周辺領域１０４のＴＦＴ３０Ｂの移動度を表示領域１０２のＴＦＴ３０Ａの移動度よりも高くするとともに、両領域のオフ電流をほぼ同じとすることができる。
図７は、シリコン層３４Ａ及び３４Ｂの厚さＤｉと移動度Ｍとの関係を表している。図７におけるグラフａはレーザー光の強度を２４０ｍＪ／ｃｍ2とした場合の関係を、またｂはレーザー光の強度を２８０ｍＪ／ｃｍ2とした場合の関係を、それぞれ表している。
図７から、シリコン層３４Ａ及び３４Ｂの厚さＤｉが１５０ｎｍ以下である場合には、レーザー光の強度が２４０ｍＪ／ｃｍ2であっても２８０ｍＪ／ｃｍ2であっても、約３ｃｍ2／Ｖｓ以上といった高い移動度Ｍを得ることができるが、厚さＤｉが１５０ｎｍよりも大きくなると、レーザー光の強度が２４０ｍＪ／ｃｍ2の場合、約３ｃｍ2／Ｖｓよりも低い移動度Ｍしか得られないことがわかる。よって、レーザー光の強度によらず３ｃｍ2／Ｖｓ以上の高い移動度Ｍを得るためには、シリコン層３４Ａ及び３４Ｂの厚さＤｉは１５０ｎｍ以下とすべきである。
図８は、ＴＦＴ３０Ａのチャネル領域３４ＡＣ及びＴＦＴ３０Ｂのチャネル領域３４ＢＣを図６の特性を示すＴＦＴ３０Ａ及び３０Ｂとは異なる条件で形成した場合のレーザー光の強度（ＬＰ）と移動度Ｍとの関係を表している。図８におけるグラフａはレーザー光の強度と移動度Ｍとの関係を表している。また、図８中の領域ＡはＴＦＴ３０Ａの特性を、領域ＢはＴＦＴ３０Ｂの特性を、それぞれ表している。
図８からもわかるように、レーザー光の強度が２２０ｍＪ／ｃｍ2以上２６０ｍＪ／ｃｍ2以下である場合には、チャネル層の移動度が１ｃｍ2／Ｖｓ以上５ｃｍ2／Ｖｓ以下と比較的低い値となり、レーザー光の強度が３３０ｍＪ／ｃｍ2以上３６０ｍＪ／ｃｍ2以下である場合には、チャネル層の移動度が１０ｃｍ2／Ｖｓ以上と高い値となる。オフ電流Ｉｄの値はどちらの場合もほぼ同じである。このように、周辺領域１０４のＴＦＴ３０Ｂの移動度は表示領域１０２のＴＦＴ３０Ａの移動度よりも高く、両領域のオフ電流はほぼ同じとなる。
（実施形態２）
次に、本発明の実施形態２による液晶表示装置１、半導体装置１００、及びＴＦＴ３０Ｃ及び３０Ｄを説明する。実施形態２の液晶表示装置１及び半導体装置１００は、実施形態１の液晶表示装置１及び半導体装置１００におけるＴＦＴ３０Ａ及び３０Ｂを、それぞれＴＦＴ３０Ｃ及び３０Ｄに置き換えたものである。それ以外の構成は図１〜３に示した実施形態１と同じであるので、液晶表示装置１及び半導体装置１００の構成の説明は省略する。
図９の（ａ）はＴＦＴ３０Ｃの構成を模式的に表した断面図であり、（ｂ）はＴＦＴ３０Ｄの構成を模式的に表した断面図である。図４の（ａ）及び（ｂ）に示すように、ＴＦＴ３０Ｃ及び３０Ｄはボトムゲート構造を有する逆スタガー型の薄膜トランジスタである。
ＴＦＴ３０Ｃは、基板３１の上に形成されたゲート電極（第１ゲート電極）３２Ｃと、基板３１の上にゲート電極３２Ｃを覆うように形成されたゲート絶縁層３３と、ゲート絶縁層３３の上に形成された活性層であるシリコン層（第１半導体層）３４Ｃと、シリコン層３４Ｃの上に形成された、不純物がドープされたＮ型シリコン層（不純物含有半導体層）３５と、Ｎ型シリコン層３５の上に形成された金属層３７と、金属層３７の上に形成されたパッシベーション層３８とを備えている。Ｎ型シリコン層３５の代わりにＰ型シリコン層を用いることも可能である。
シリコン層３４Ｃは、ゲート電極３２Ｃの上部に形成されたチャネル領域（第１チャネル層）３４ＣＣを含んでいる。チャネル領域３４ＣＣは、アモルファスシリコン（ａ−Ｓｉ）層として形成されたシリコン層３４Ｃに、レーザー光等のエネルギーを照射してアニールを施し、アモルファスシリコンをマイクロクリスタル化して得られたマイクロクリスタルシリコン層である。チャネル領域３４ＣＣにおける結晶シリコン粒の径の平均は１ｎｍよりも小さい。
チャネル領域３４ＣＣを挟んでＴＦＴ３０Ｃのソース領域とドレイン領域が形成されており、Ｎ型シリコン層３５及び金属層３７は、それぞれソース領域及びドレイン領域に分割されている。ソース領域のＮ型シリコン層３５及び金属層３７は、それぞれソースコンタクト層３５ＣＳ及びソース電極３７ＣＳであり、ドレイン領域のＮ型シリコン層３５及び金属層３７は、それぞれドレインコンタクト層３５ＣＤ及びドレイン電極３７ＣＤである。
ＴＦＴ３０Ｄは、基板３１の上に形成されたゲート電極（第２ゲート電極）３２Ｄと、基板３１の上にゲート電極３２Ｄを覆うように形成されたゲート絶縁層３３と、ゲート絶縁層３３の上に形成された活性層であるシリコン層（第２半導体層）３４Ｄと、シリコン層３４Ｄの上に形成されたＮ型シリコン層３５と、Ｎ型シリコン層３５の上に形成された金属層３７と、金属層３７の上に形成されたパッシベーション層３８とを備えている。
シリコン層３４Ｄは、ゲート電極３２Ｄの上部に形成されたチャネル領域（第２チャネル層）３４ＤＣを含んでいる。チャネル領域３４ＤＣは、アモルファスシリコン（ａ−Ｓｉ）層として形成されたシリコン層３４Ｄに、レーザー光等のエネルギーを照射してアニールを施し、アモルファスシリコンをマイクロクリスタル化して得られたマイクロクリスタルシリコン層である。チャネル領域３４ＤＣにおける結晶シリコン粒の径の平均は１ｎｍ以上１０ｎｍ以下である。このように、第２ＴＦＴ３０Ｄのチャネル領域３４ＤＣに含まれる結晶粒径の平均は、第１ＴＦＴ３０Ｃのチャネル領域３４ＣＣに含まれる結晶粒径の平均よりも大きい。
チャネル領域３４ＤＣを挟んでＴＦＴ３０Ｄのソース領域とドレイン領域が形成されており、Ｎ型シリコン層３５及び金属層３７は、それぞれソース領域及びドレイン領域に分割されている。ソース領域のＮ型シリコン層３５及び金属層３７は、それぞれソースコンタクト層３５ＤＳ及びソース電極３７ＤＳであり、ドレイン領域のＮ型シリコン層３５及び金属層３７は、それぞれドレインコンタクト層３５ＤＤ及びドレイン電極３７ＤＤである。
次に、図１０（ａ）〜（ｅ）を用いて実施形態２による半導体装置１００、ならびにＴＦＴ３０Ｃ及び３０Ｄの製造方法を説明する。
この製造方法では、まず、基板３１の上に実施形態１と同じ方法により、ゲート電極３２Ｃ及び３２Ｄ、ゲート絶縁膜３３、ならびにアモルファスシリコン層３４が形成され、図１０（ａ）に示す積層構造が得られる。
その後、アモルファスシリコン層をフォトリソグラフィ法によってパターニングして、図１０（ｂ）に示す形状のシリコン層３４Ｃ及び３４Ｄが得られる。次いで、シリコン層３４Ｃ及び３４Ｄを覆うように、不純物として例えばリンを含むＮ型シリコン層３５をプラズマＣＶＤ法で成膜する。この工程では、シリコンを成膜した後に不純物をドープするか、あるいは不純物を成膜前あるいは成膜と同時にドープしてＮ型シリコン層３５が形成される。
その後、Ｎ型シリコン層３５の上にスパッタリングによって金属層３７を積層して、図１０（ｃ）の積層構造が得られる。金属層３７の材料は、実施形態１と同じ材料が用いられ得る。
次に、金属層３７の上にレジスト５０を成膜し、レジスト５０をマスクとしてウェットエッチングを施して、金属層３７、Ｎ型シリコン層３５、ならびにシリコン層３４Ｃ及び３４Ｄのパターニングを行なう。これにより、図１０（ｄ）に示すように、金属層３７からＴＦＴ３０Ｃのソース電極３７ＣＳ及びドレイン電極３７ＣＤ、ならびにＴＦＴ３０Ｄのソース電極３７ＤＳ及びドレイン電極３７ＤＤが形成され、Ｎ型シリコン層３５からＴＦＴ３０Ｃのソースコンタクト層３５ＣＳ及びドレインコンタクト層３５ＣＤ、ならびにＴＦＴ３０Ｄのソースコンタクト層３５ＤＳ及びドレインコンタクト層３５ＤＤが形成される。またこれと同時に、シリコン層３４Ｃ及び３４Ｄそれぞれの中央部（ギャップ部）が除去される。これにより、シリコン層３４Ｃ及び３４Ｄの中央部に厚さ２０〜１００ｎｍのチャネル領域となる部分が形成される。このチャネル領域の厚さは５０ｎｍ以下であることが好ましい。
その後、レジスト５０を除去した後、図１０（ｅ）に示すように上部（基板３１の反対側）からエキシマレーザー等によりレーザー光５２Ｃ及び５２Ｄを照射する。これにより、シリコン層３４Ｃ及び３４Ｄそれぞれの中央部のアモルファスシリコンがマイクロクリスタル化され、シリコン層３４Ｃのチャネル領域３４ＣＣ及びシリコン層３４Ｄのチャネル領域３４ＤＣが形成される。
ここで、周辺領域１０４に照射されるレーザー光５２Ｄの単位面積（１ｃｍ2）当たりのエネルギー量（第２の量）は、表示領域１０２に照射されるレーザー光５２Ｃの単位面積当たりのエネルギー量（第１の量）よりも大きく、その差は４０ｍＪ／ｃｍ2以上１５０ｍＪ／ｃｍ2以下である。単位面積に照射されるレーザー光５２Ｃのエネルギーは１５０ｍＪ／ｃｍ2以上２５０ｍＪ／ｃｍ2以下であり、レーザー光５２Ｄのエネルギーは１９０ｍＪ／ｃｍ2以上４００ｍＪ／ｃｍ2以下である。
このようなエネルギーの照射によって、周辺領域１０４におけるＴＦＴ３０Ｃのチャネル領域３４ＤＣに含まれるマイクロクリスタルシリコンの結晶粒径の平均が、表示領域１０２におけるチャネル領域３４ＣＣに含まれる結晶粒径の平均よりも大きくなる。チャネル領域３４ＣＣにおける結晶粒径の平均は１ｎｍよりも小さく、チャネル領域３４ＤＣにおける結晶粒径の平均は１ｎｍ以上１０ｎｍ以下である。
次に、チャネル領域３４ＣＣ及び３４ＤＣに対して水素プラズマ処理を行った後、ソース電極３７ＣＳ及び３７ＤＳ、ドレイン電極３７ＣＤ及び３７ＤＤ、ならびにチャネル領域３４ＣＣ及び３４ＤＣを覆うように、プラズマＣＶＤ法によって窒化シリコンを積層してパッシベーション層３８を形成し、図９（ａ）及び（ｂ）に示すＴＦＴ３０Ｃ及び３０Ｄが完成する。
実施形態２の半導体装置１００によっても、実施形態１と同様の利点が得られる。また、実施形態２の製造方法によれば、半導体装置１００、ＴＦＴ３０Ｃ、ＴＦＴ３０Ｄを少ない工程数で効率的に製造することができる。
本発明は、薄膜トランジスタを有するアクティブマトリクス基板を備えた液晶表示装置、有機エレクトロルミネッセンス（ＥＬ）表示装置、無機エレクトロルミネッセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、及び密着型画像入力装置、指紋読み取り装置等の画像入力装置に好適に用いられる。
１ 液晶表示装置
１０ ＴＦＴ基板
１２ 画素電極
１４ 走査線
１５ 液晶層
１６ 信号線
１８ 補助容量線
２０ 対向基板
２２ 走査線駆動回路
２３ 信号線駆動回路
２４ 制御回路
２６、２７ 偏光板
２８ バックライトユニット
３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ ＴＦＴ
３１ 基板
３２Ａ、３２Ｂ、３２Ｃ、３２Ｄ ゲート電極
３３ ゲート絶縁層
３４ アモルファスシリコン層
３４Ａ、３４Ｂ、３４Ｃ、３４Ｄ シリコン層（半導体層）
３４ＡＣ、３４ＢＣ、３４ＣＣ、３４ＤＣ チャネル領域
３５、３５Ａ、３５Ｂ、３５Ｃ、３５Ｄ Ｎ型シリコン層（不純物を含む半導体層）
３５ＡＳ、３５ＢＳ、３５ＣＳ、３５ＤＳ ソースコンタクト層
３５ＡＤ、３５ＢＤ、３５ＣＤ、３５ＤＤ ドレインコンタクト層
３７ 金属層
３７ＡＳ、３７ＢＳ、３７ＣＳ、３７ＤＳ ソース電極
３７ＡＤ、３７ＢＤ、３７ＣＤ、３７ＤＤ ドレイン電極
３８ パッシベーション層
５０ レジスト
５２Ａ、５２Ｂ、５２Ｃ、５２Ｄ レーザー光
１００ 半導体装置（半導体基板）
１０２ 表示領域（画素領域）
１０４ 周辺領域（回路領域）

Claims (14)

  1. 第１領域に形成された第１ＴＦＴと、第２領域に形成された第２ＴＦＴとを有する半導体装置の製造方法であって、
    前記第１ＴＦＴ及び前記第２ＴＦＴそれぞれのゲート電極を形成する工程と、
    前記ゲート電極を覆うように絶縁層を形成する工程と、
    前記絶縁層の上に半導体層を形成する半導体層形成工程と、
    前記半導体層の上に、前記第１ＴＦＴ及び前記第２ＴＦＴそれぞれのソース及びドレイン電極を形成する工程と、を含み、
    前記半導体層形成工程は、
    前記絶縁層の上にアモルファスシリコン層を形成する工程と、
    前記アモルファスシリコン層にエネルギーを照射してマイクロクリスタルシリコン層を得るエネルギー照射工程と、
    前記アモルファスシリコン層の上に不純物含有半導体層を形成する工程と、
    を含み、
    前記エネルギー照射工程において、前記第１領域の前記アモルファスシリコン層に対して単位面積（１ｃｍ2）あたり第１の量のエネルギーを照射することにより、前記第１ＴＦＴのチャネル層を含む、移動度が１ｃｍ2／Ｖｓ以上５ｃｍ2／Ｖｓ以下である第１マイクロクリスタルシリコン層が形成され、前記第２領域の前記アモルファスシリコン層に対して単位面積あたり前記第１の量よりも多い第２の量のエネルギーを照射することにより、前記第２ＴＦＴのチャネル層を含む、移動度が１０ｃｍ2／Ｖｓ以上である第２マイクロクリスタルシリコン層が形成され、
    前記第１領域は複数の画素を含む表示領域であり、前記第２領域は前記表示領域の外側に配置された半導体回路を含む周辺領域であり、
    前記第１ＴＦＴは、前記表示領域における画素のＴＦＴとして形成され、前記第２ＴＦＴは、前記周辺領域における前記半導体回路のＴＦＴとして形成される、半導体装置の製造方法。
  2. 前記第１の量が２２０ｍＪ／ｃｍ2以上２６０ｍＪ／ｃｍ2以下であり、前記第２の量が３３０ｍＪ／ｃｍ2以上３６０ｍＪ／ｃｍ2以下である、請求項１に記載の製造方法。
  3. 前記アモルファスシリコン層の厚さが１５０ｎｍ以下である、請求項１または２に記載の製造方法。
  4. 前記エネルギー照射工程において、前記第２マイクロクリスタルシリコン層に含まれる結晶粒径の平均が、前記第１マイクロクリスタルシリコン層に含まれる結晶粒径の平均よりも大きくなるようにエネルギーが照射される、請求項１から３のいずれかに記載の製造方法。
  5. 前記エネルギー照射工程において、前記第１マイクロクリスタルシリコン層に含まれる結晶粒径の平均が１ｎｍよりも小さくなり、前記第２マイクロクリスタルシリコン層に含まれる結晶粒径の平均が１ｎｍ以上１０ｎｍ以下となるようにエネルギーが照射される、請求項４に記載の製造方法。
  6. 前記半導体層形成工程において、前記第１ＴＦＴのチャネル層及び前記第２ＴＦＴのチャネル層が５０ｎｍ以下の厚さに形成される、請求項１から５のいずれかに記載の製造方法。
  7. 前記半導体層形成工程は、前記エネルギー照射工程の後、前記マイクロクリスタルシリコン層の上に第２のアモルファスシリコン層を形成する工程と、前記第２のアモルファスシリコン層の上に前記不純物含有半導体層を形成する工程と、を含む、請求項１から６のいずれかに記載の製造方法。
  8. 前記エネルギー照射工程において、前記第１領域及び前記第２領域の前記アモルファスシリコン層に対して、レーザー光によってエネルギーの照射がなされる、請求項１から７のいずれかに記載の製造方法。
  9. 第１ＴＦＴ及び第２ＴＦＴを有する半導体装置であって、
    前記第１ＴＦＴの第１ゲート電極、及び前記第２ＴＦＴの第２ゲート電極と、
    前記第１及び前記第２ゲート電極を覆うように形成された絶縁層と、
    前記絶縁層の上に形成された、前記第１ＴＦＴの第１半導体層、及び前記第２ＴＦＴの第２半導体層と、
    前記第１半導体層の上に形成された第１ソースコンタクト層及び第１ドレインコンタクト層と、
    前記第２半導体層の上に形成された第２ソースコンタクト層及び第２ドレインコンタクト層と、
    前記第１ソースコンタクト層及び前記第１ドレインコンタクト層の上にそれぞれ形成された第１ソース電極及び第１ドレイン電極と、
    前記第２ソースコンタクト層及び前記第２ドレインコンタクト層の上にそれぞれ形成された第２ソース電極及び第２ドレイン電極と、を備え、
    前記第１半導体層がマイクロクリスタルシリコンからなる第１チャネル層を含み、前記第２半導体層がマイクロクリスタルシリコンからなる第２チャネル層を含み、
    前記第１チャネル層に含まれる結晶粒径の平均が１ｎｍよりも小さく、前記第２チャネル層に含まれる結晶粒径の平均が１ｎｍ以上１０ｎｍ以下であり、
    前記半導体装置は、複数の画素を含む表示領域と、前記表示領域の外側に配置された半導体回路を含む周辺領域とを有し、
    前記第１ＴＦＴは、前記表示領域における画素のＴＦＴであり、前記第２ＴＦＴは、前記周辺領域における前記半導体回路のＴＦＴである、半導体装置。
  10. 前記第１チャネル層の移動度が１ｃｍ2／Ｖｓ以上５ｃｍ2／Ｖｓ以下であり、前記第２チャネル層の移動度が１０ｃｍ2／Ｖｓ以上である、請求項９に記載の半導体装置。
  11. 第１ＴＦＴ及び第２ＴＦＴを有する半導体装置であって、
    前記第１ＴＦＴの第１ゲート電極、及び前記第２ＴＦＴの第２ゲート電極と、
    前記第１及び前記第２ゲート電極を覆うように形成された絶縁層と、
    前記絶縁層の上に形成された、前記第１ＴＦＴの第１半導体層、及び前記第２ＴＦＴの第２半導体層と、
    前記第１半導体層の上に形成された第１ソースコンタクト層及び第１ドレインコンタクト層と、
    前記第２半導体層の上に形成された第２ソースコンタクト層及び第２ドレインコンタクト層と、
    前記第１ソースコンタクト層及び前記第１ドレインコンタクト層の上にそれぞれ形成された第１ソース電極及び第１ドレイン電極と、
    前記第２ソースコンタクト層及び前記第２ドレインコンタクト層の上にそれぞれ形成された第２ソース電極及び第２ドレイン電極と、を備え、
    前記第１半導体層がマイクロクリスタルシリコンからなる第１チャネル層を含み、前記第２半導体層がマイクロクリスタルシリコンからなる第２チャネル層を含み、
    前記第２チャネル層に含まれる結晶粒径の平均が、前記第１チャネル層に含まれる結晶粒径の平均よりも大きく、
    前記第１チャネル層の移動度が１ｃｍ2／Ｖｓ以上５ｃｍ2／Ｖｓ以下であり、前記第２チャネル層の移動度が１０ｃｍ2／Ｖｓ以上であり、
    前記半導体装置は、複数の画素を含む表示領域と、前記表示領域の外側に配置された半導体回路を含む周辺領域とを有し、
    前記第１ＴＦＴは、前記表示領域における画素のＴＦＴであり、前記第２ＴＦＴは、前記周辺領域における前記半導体回路のＴＦＴである、半導体装置。
  12. 前記第１半導体層及び前記第２半導体層に含まれるチャネル層の厚さが５０ｎｍ以下である、請求項９から１１のいずれかに記載の半導体装置。
  13. 前記第１半導体層及び前記第２半導体層の厚さが１５０ｎｍ以下である、請求項９から１２のいずれかに記載の半導体装置。
  14. 請求項９から１３のいずれかに記載の半導体装置を備えた表示装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013118233A1 (ja) * 2012-02-06 2013-08-15 パナソニック株式会社 薄膜半導体装置の製造方法及び薄膜半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09266316A (ja) * 1996-03-29 1997-10-07 Toshiba Corp 半導体素子
JP2009033120A (ja) * 2007-06-22 2009-02-12 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP2009049143A (ja) * 2007-08-17 2009-03-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
JP2009075523A (ja) * 2007-09-25 2009-04-09 Toshiba Corp アクティブマトリクス基板、表示装置およびその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563196A (ja) 1991-09-04 1993-03-12 Hitachi Ltd 薄膜半導体装置及びその製造方法並び液晶表示装置
JP3403811B2 (ja) 1993-05-26 2003-05-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5481121A (en) 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
JP2002043331A (ja) 1993-05-26 2002-02-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2000208771A (ja) * 1999-01-11 2000-07-28 Hitachi Ltd 半導体装置、液晶表示装置およびこれらの製造方法
US6346730B1 (en) * 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09266316A (ja) * 1996-03-29 1997-10-07 Toshiba Corp 半導体素子
JP2009033120A (ja) * 2007-06-22 2009-02-12 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP2009049143A (ja) * 2007-08-17 2009-03-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
JP2009075523A (ja) * 2007-09-25 2009-04-09 Toshiba Corp アクティブマトリクス基板、表示装置およびその製造方法

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