WO2011007711A1 - 薄膜トランジスタ、表示装置、及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、表示装置、及び薄膜トランジスタの製造方法 Download PDF

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達 岡部
哲也 会田
竹井　美智子
祥征 春本
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Definitions

  • the present invention relates to a thin film transistor (TFT).
  • TFT thin film transistor
  • the present invention also relates to a thin film transistor used in a display device such as a liquid crystal display device or an organic EL display device, and a display device including such a thin film transistor.
  • the distance between the end portion and the end portion is 50 nm or more and 200 nm or less.
  • the method of manufacturing a thin film transistor according to the present invention includes a step of forming a gate electrode on a substrate, a step of forming an insulating layer so as to cover the gate electrode, and a step of forming a first semiconductor layer on the insulating layer.
  • FIG. 3 is a cross-sectional view schematically showing the configuration of the TFT 30 according to the embodiment of the present invention.
  • the TFT 30 is an inverted staggered thin film transistor having a bottom gate structure.
  • the TFT 30 includes a gate electrode 32 formed on the substrate 31, a gate insulating layer 33 formed on the substrate 31 so as to cover the gate electrode 32, and an active layer formed on the gate insulating layer 33.
  • a silicon layer (semiconductor layer) 34, an impurity-doped N-type silicon layer (semiconductor layer 35) formed on the silicon layer 34, and an N-type silicon layer 35 are formed.
  • a lower metal layer 36 and an upper metal layer 37 formed on the lower metal layer 36 are provided. It is also possible to use a P-type silicon layer as the silicon layer 35.
  • an N-type silicon layer 35 containing, for example, phosphorus as an impurity is formed by plasma CVD so as to cover the silicon layer 34.
  • the thickness of the N-type silicon layer 35 is 30 to 100 nm.
  • the N-type silicon layer 35 is formed by doping impurities after forming the N-type silicon, or by doping impurities before or simultaneously with the film formation.
  • microcrystalline silicon, polycrystalline silicon, or amorphous silicon is used for the N-type silicon layer 35.
  • the laser beam 52 is irradiated from the side of the second source metal layer 37S and the second drain metal layer 37D by an excimer laser or the like.
  • the amorphous silicon at the center of the silicon layer 34 is microcrystallized (or polycrystallized), and a channel region 34C of the silicon layer 34 is formed.
  • the impurity in the N-type silicon layer 35 is thermally diffused into the silicon layer 34, so that the LD region 34A having the configuration shown in FIGS. 6D and 5B is obtained. And 34B are formed.

Abstract

　本発明は、リーク電流が抑制された高品質のＴＦＴを製造効率よく提供することを目的とする。本発明による薄膜トランジスタは、微結晶半導体からなるチャネル領域（３４Ｃ）を含む半導体層（３４）と、不純物を含むソース・ドレインコンタクト層（３５Ｓ及び３５Ｄ）と、第１ソース金属層（３６Ｓ）及び第１ドレイン金属層（３６Ｄ）と、第２ソース金属層（３７Ｓ）及び第２ドレイン金属層（３７Ｄ）と、を備え、第２ソース金属層（３７Ｓ）の端部が、第１ソース金属層（３６Ｓ）の端部よりも後退した位置にあり、第２ドレイン金属層（３７Ｄ）の端部が、第１ドレイン金属層（３６Ｄ）の端部よりも後退した位置にあり、半導体層（３４）が、前記ソースコンタクト層（３５Ｓ）及びドレインコンタクト層（３５Ｄ）の端部付近に形成された低濃度不純物拡散領域を含む。

Description

薄膜トランジスタ、表示装置、及び薄膜トランジスタの製造方法
　本発明は、薄膜トランジスタ（ＴＦＴ）に関する。また、本発明は、液晶表示装置、有機ＥＬ表示装置等の表示装置に用いる薄膜トランジスタ、及びそのような薄膜トランジスタを備えた表示装置に関する。
　従来から、液晶表示装置等の表示装置におけるアクティブマトリクス基板のＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）として、非結晶（アモルファス）シリコンＴＦＴ、微結晶シリコンＴＦＴ、多結晶シリコン（ポリシリコン）ＴＦＴなどが用いられている。
　アモルファスシリコンＴＦＴは、アモルファスシリコン膜の形成が比較的容易であるため、大面積を必要とする表示装置のＴＦＴに適しており、比較的大画面を有する液晶テレビのアクティブマトリクス基板の多くにアモルファスシリコンＴＦＴが用いられている。
　微結晶シリコンＴＦＴ及び多結晶シリコンＴＦＴは、半導体層における電子及び正孔の移動度が高く、オン電流が大きいため、液晶表示装置等の画素容量を短いスイッチング時間で充電させることができるという利点を有する。また、微結晶シリコンＴＦＴ及び多結晶シリコンＴＦＴを用いれば、アクティブマトリクス基板内にドライバー等の周辺回路の一部または全体を作りこむ事ができるという利点も有している。
　多結晶シリコンＴＦＴの製造方法が、特許文献１及び特許文献２に記載されている。特許文献１はボトムゲート型ＴＦＴの製造方法に関し、特許文献２はトップゲート型ＴＦＴの製造方法に関する。図７に、特許文献１に記載されたＴＦＴの製造方法を表した断面図を示す。
　特許文献１に記載されるＴＦＴの製造方法では、まず、基板１１０の上に導電層を形成した後、フォトリソグラフィを用いて導電層をパターニングしてゲート電極１３１が形成される。その後、二酸化珪素などをＣＶＤ法により堆積して絶縁層１２１が形成される。次に、絶縁層１２１の上にポリシリコン又はアモルファスシリコンからなるシリコン層を堆積した後、フォトリソグラフィ法によりシリコン層をパターニングして半導体層１３２が形成される。このようにして、図７（ａ）に示す構造物が得られる。
　次に、図７（ｂ）に示すように、構造物に対して基板１１０の側からレーザー光が、基板面に斜め方向から照射される。基板面に対するレーザー光の照射角度θは、１０～８０°とされている。レーザー光の照射により、ゲート電極１３１をマスクとして半導体層１３２が加熱され、その一部が溶融する。この時の雰囲気中には、Ｎ型ＭＯＳを形成する場合にはアルシン（ＡｓＨ3）、フォスフィン（ＰＨ3）等が、Ｐ型ＭＯＳを形成する場合にはジボラン（Ｂ2Ｈ6）、三塩化リン（ＰＣｌ3）、フッ化ホウ素（ＢＦ3）等が導入されている。これにより、雰囲気中の不純物が半導体層１３２の溶融部分にのみドーピングされて、図７（ｃ）に示すような、低濃度不純物拡散領域１３２ｂが形成される。
　その後、不純物を含むガスが存在する雰囲気下で、図７（ｄ）に示すように、基板１１０の面に垂直な方向から、ゲート電極１３１をマスクとして、レーザー光による第２の照射がなされる。第２の照射により、ゲート電極１３１の陰になる部分以外の半導体層１３２部分が融解される。このとき、溶融部分に雰囲気ガスから不純物がドーピングされ、図７（ｅ）に示すように、ソース領域（Ｓ）及びドレイン領域（Ｄ）の高濃度不純物拡散領域１３２ａが形成される。
　１回目のレーザー光照射によって形成された低濃度不純物拡散領域１３２ｂのうち、２回目のレーザー光照射を受けなかった部分は低濃度不純物拡散領域１３２ｂのまま残り、この部分が低濃度拡散ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）となる。ＬＤＤはドレイン領域の一箇所にしか形成されない。１回目及び２回目のレーザー光照射のいずれをも受けなかった半導体層１３２の部分は、不純物がドープされないチャネル領域（Ｃ）となる。
　このようにして形成されたＴＦＴは、ボトムゲート構造の薄膜トランジスタに自己整合的にＬＤＤ、ソース、及びドレインが形成されるので、少ない工程数で製造することが可能であるとされている。また、チャネル領域とドレイン領域との接合部付近における電界の集中をＬＤＤによって緩和させることができるので、リーク電流を低減させることができる。
特開平９－１２９８８８号公報 特開平９－３２６４９５号公報
　しかし、上述したＴＦＴの製造方法には、２回のレーザー照射工程が必要とされるため、製造効率が悪いという問題がある。
　また、多結晶シリコンのチャネル領域を有するＴＦＴによれば高い移動度が得られるものの、ゲート電極とソース電極端部との間、及びゲート電極とドレイン電極端部との間に電界が集中してキャリアが励起され易くなり、リーク電流が発生するという問題がある。上述の方法で形成されたＴＦＴにおいては、ＬＤＤがドレイン電極の側にしか形成されないため、ドレイン電極側のリーク電流は抑制されるものの、ソース電極のリーク電流を抑えることはできないという問題があった。
　また、このようなＴＦＴを複数有する表示装置を製造する場合、２回目のレーザー照射の向きが全てのＴＦＴに対して一定に固定される。よって、このＴＦＴの製造方法は、ＴＦＴの向きがすべて一定である表示装置にしか適用できないという問題もあった。
　本願発明は、上記の問題点に鑑みてなされたものであり、その目的は、リーク電流が抑制された高性能のＴＦＴを製造効率よく提供することにある。
　本発明による薄膜トランジスタは、基板上に形成されたゲート電極と、前記ゲート電極を覆って形成された絶縁層と、前記絶縁層の上に形成された、多結晶半導体または微結晶半導体からなるチャネル領域を含む半導体層と、前記絶縁層の上に前記半導体層に接するように形成された、不純物を含む半導体からなるソースコンタクト層及びドレインコンタクト層と、前記ソースコンタクト層の上に形成された第１ソース金属層と、前記ドレインコンタクト層の上に形成された第１ドレイン金属層と、前記第１ソース金属層の上に形成された第２ソース金属層と、前記第１ドレイン金属層の上に形成された第２ドレイン金属層と、を備え、前記第２ソース金属層の前記チャネル領域側の端部が、前記第１ソース金属層の前記チャネル領域側の端部よりも後退した位置にあり、前記第２ドレイン金属層の前記チャネル領域側の端部が、前記第１ドレイン金属層の前記チャネル領域側の端部よりも後退した位置にあり、前記半導体層は、前記ソースコンタクト層及びドレインコンタクト層の前記チャネル領域側の端部付近に形成された低濃度不純物拡散領域を含み、前記低濃度不純物拡散領域の不純物含有濃度は、前記ソースコンタクト層及びドレインコンタクト層の不純物含有濃度よりも低い。
　ある実施形態では、基板面に垂直に見た場合、前記低濃度不純物拡散領域の少なくとも一部が、前記第２ソース金属層の前記端部と前記第１ソース金属層の前記端部との間、及び前記第２ドレイン金属層の前記端部と前記第１ドレイン金属層の前記端部との間に形成されている。
　ある実施形態では、前記第１ソース金属層の前記端部と前記第２ソース金属層の前記端部との間の距離、及び前記第１ドレイン金属層の前記端部と前記第２ドレイン金属層の前記端部との間の距離が、５０ｎｍ以上２００ｎｍ以下である。
　ある実施形態では、前記第１ソース金属層及び前記第１ドレイン金属層の厚さが３０ｎｍ以上１００ｎｍ以下である。
　ある実施形態では、前記第１ソース金属層及び前記第１ドレイン金属層がチタンからなり、前記第２ソース金属層及び前記第２ドレイン金属層がアルミニウムからなる。
　本発明による表示装置は、前記薄膜トランジスタが画素毎に配置されたＴＦＴ基板を備えている。
　本発明による薄膜トランジスタの製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うように絶縁層を形成する工程と、前記絶縁層の上に第１半導体層を形成する工程と、前記第１半導体層の上に不純物を含む第２半導体層を形成する工程と、前記第２半導体層の上に第１金属層を形成する工程と、前記第１金属層の上に第２金属層を形成する工程と、前記第２金属層をパターニングして第２ソース金属層及び第２ドレイン金属層を形成し、前記第１金属層をパターニングして第１ソース金属層及び第１ドレイン金属層を形成するパターニング工程と、前記第２半導体層をパターニングして、前記第１ソース金属層の下にソースコンタクト層を、前記第１ドレイン金属層の下にドレインコンタクト層を、それぞれ形成する工程と、前記第２金属層の側から前記第１半導体層に光を照射して、前記第１半導体層の中に多結晶半導体または微結晶半導体からなるチャネル領域を形成する光照射工程と、を含み、前記パターニング工程において、前記第２ソース金属層の端部は前記第１ソース金属層の前記チャネル領域側の端部よりも後退した位置に形成され、前記第２ドレイン金属層の端部は前記第１ドレイン金属層の端部よりも後退した位置に形成され、前記光照射工程によって、前記ソースコンタクト層及びドレインコンタクト層の下の前記第１半導体層に低濃度不純物拡散領域が形成され、前記低濃度不純物拡散領域の不純物含有濃度が、前記ソースコンタクト層及びドレインコンタクト層の不純物含有濃度よりも小さい。
　ある実施形態では、前記パターニング工程において、前記第１ソース金属層の前記端部と前記第２ソース金属層の前記端部との間の距離、及び前記第１ドレイン金属層の前記端部と前記第２ドレイン金属層の前記端部との間の距離が、５０ｎｍ以上２００ｎｍ以下となるように前記第１金属層及び第２金属層がパターニングされる。
　ある実施形態では、前記パターニング工程において、１回のウェットエッチング処理によって前記第２金属層及び前記第１金属層をエッチングして、前記第２ソース金属層、前記第２ドレイン金属層、前記第１ソース金属層、及び前記第１ドレイン金属層が形成される。
　ある実施形態では、前記第１ソース金属層及び前記第１ドレイン金属層がチタンからなり、前記第２ソース金属層及び前記第２ドレイン金属層がアルミニウムからなる。
　ある実施形態では、前記パターニング工程が、フォトリソグラフ法によって前記第２金属層から前記第２ソース金属層及び前記第２ドレイン金属層を形成する第１工程と、フォトリソグラフ法によって前記第１金属層から前記第１ソース金属層及び前記第１ドレイン金属層を形成する第２工程とを含む。
　なお、本願発明には、本発明による薄膜トランジスタを有する回路基板も含まれ、また、本発明による製造方法によって製造された薄膜トランジスタを有する回路基板も含まれる。さらに、そのような回路基板を有する、液晶表示装置や有機ＥＬ（エレクトロルミネセンス）表示装置等の表示装置、及び撮像装置も本願発明に含まれる。
　本発明によれば、ソースコンタクト層及びドレインコンタクト層の下の第１半導体層に低濃度不純物拡散領域が形成されるため、ゲート電極とソース電極との間、及びゲート電極とドレイン電極との間の両方において、電界の集中が緩和される。また、一回のレーザー照射によって両領域の低濃度不純物拡散領域が形成される。よって、本発明によれば、ソース領域及びドレイン領域の両方においてリーク電流が抑制された高性能のＴＦＴを製造効率よく提供することが可能となる。
本発明の実施形態による液晶表示装置１の構成を模式的に表した斜視図である。 液晶表示装置１のＴＦＴ基板１０の構成を模式的に表した平面図である。 本発明の実施形態によるＴＦＴ３０の構成を模式的に表した断面図である。 （ａ）～（ｃ）は、本発明の実施形態によるＴＦＴ３０の製造方法を説明するための断面図である。 （ａ）及び（ｂ）は、本発明の実施形態によるＴＦＴ３０の構成を部分的に表した断面図である。 （ａ）～（ｄ）は、本発明の実施形態によるＴＦＴ３０の第２の製造方法を説明するための断面図である。 （ａ）～（ｅ）は、特許文献１に記載されたＴＦＴの製造方法を説明するための断面図である。
　以下、図面を参照しながら本発明の実施形態による液晶表示装置１、ＴＦＴ３０、及びＴＦＴの製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。
　図１は、液晶表示装置１の構成を模式的に表した斜視図であり、図２は液晶表示装置１のＴＦＴ基板１０の構成を模式的に表した平面図である。
　図１に示すように、液晶表示装置１は、液晶層１５を挟んで対向するＴＦＴ基板１０及び対向基板（ＣＦ基板）２０と、ＴＦＴ基板１０及び対向基板２０のそれぞれの外側に配置された偏光板２６及び２７と、表示用の光を偏光板２６に向けて出射するバックライトユニット２８とを備えている。
　図２に示すように、ＴＦＴ基板１０には、複数の走査線（ゲートバスライン）１４と複数の信号線（データバスライン）１６とが、互いに直交するように配置されている。複数の走査線１４と複数の信号線１６との交点それぞれの付近には、能動素子であるＴＦＴ３０が画素毎に形成されている。ここで１つの画素は、隣り合う２つの走査線１４と隣り合う２つの信号線１６とによって区切られた領域として定義される。各画素には、ＴＦＴ３０のドレイン電極に電気的に接続された、例えばＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）からなる画素電極１２が配置されている。隣り合う２つの走査線１４の間に、走査線と平行に延びる補助容量線（蓄積容量線、Ｃｓラインとも呼ぶ）１８が配置されていてもよい。
　複数の走査線１４及び複数の信号線１６は、それぞれ図１に示した走査線駆動回路２２及び信号線駆動回路２３に接続されており、走査線駆動回路２２及び信号線駆動回路２３は、制御回路２４に接続されている。制御回路２４による制御に応じて、走査線駆動回路２２から走査線１４に、ＴＦＴ３０のオン－オフを切り替える走査信号が供給される。また、制御回路２４による制御に応じて、信号線駆動回路２３から複数の信号線１６に表示信号（画素電極１２への印加電圧）が供給される。
　対向基板２０は、カラーフィルタ及び共通電極を備えている。カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。共通電極は、複数の画素電極１２を覆うように形成されている。共通電極と各画素電極１２との間に与えられる電位差に応じて両電極の間の液晶分子が画素毎に配向し、表示がなされる。
　図３は、本発明の実施形態によるＴＦＴ３０の構成を模式的に表した断面図である。図３に示すように、ＴＦＴ３０はボトムゲート構造を有する逆スタガー型の薄膜トランジスタである。ＴＦＴ３０は、基板３１の上に形成されたゲート電極３２と、基板３１の上にゲート電極３２を覆うように形成されたゲート絶縁層３３と、ゲート絶縁層３３の上に形成された活性層であるシリコン層（半導体層）３４と、シリコン層３４の上に形成された、不純物がドープされたＮ型シリコン層（不純物を含む半導体層）３５と、Ｎ型シリコン層３５の上に形成された下部金属層３６と、下部金属層３６の上に形成された上部金属層３７とを備えている。シリコン層３５としてＰ型シリコン層を用いることも可能である。
　シリコン層３４は、ゲート電極３２の上部に形成されたチャネル領域３４Ｃと、チャネル領域３４Ｃの両側に形成された低濃度不純物拡散領域（以下、ＬＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｐｅｄ）領域と呼ぶ）３４Ａ及び３４Ｂを含んでいる。チャネル領域３４Ｃは、アモルファスシリコン（ａ－Ｓｉ）層として形成されたシリコン層３４に、レーザー光の照射によるアニール（レーザーアニール）を施し、アモルファスシリコンを微結晶化または多結晶化して得られる。また、ＬＤ領域３４Ａ及び３４Ｂは、レーザーアニール時に、Ｎ型シリコン層３５に含まれる不純物が熱拡散によりシリコン層３４に移動して得られたものである。
　チャネル領域３４Ｃを挟んでＴＦＴ３０のソース領域とドレイン領域が形成されており、Ｎ型シリコン層３５、下部金属層３６、及び上部金属層３７は、それぞれソース領域及びドレイン領域に分割されている。ソース領域のＮ型シリコン層３５、下部金属層３６、及び上部金属層３７は、それぞれ、ソースコンタクト層３５Ｓ、第１ソース金属層３６Ｓ、及び第２ソース金属層３７Ｓであり、ドレイン領域のＮ型シリコン層３５、下部金属層３６、及び上部金属層３７は、それぞれ、ドレインコンタクト層３５Ｄ、第１ドレイン金属層３６Ｄ、及び第２ドレイン金属層３７Ｄである。
　第１ソース金属層３６Ｓ及び第２ソース金属層３７ＳはＴＦＴ３０のソース電極を構成し、第１ドレイン金属層３６Ｄ及び第２ドレイン金属層３７ＤはＴＦＴ３０のドレイン電極を構成する。ＬＤ領域３４Ａはドレイン領域に位置し、ＬＤ領域３４Ｂはソース領域に位置している。
　第２ソース金属層３７Ｓのチャネル領域３４Ｃ側の端部は、第１ソース金属層３６Ｓのチャネル領域３４Ｃ側の端部よりも後退した位置（チャネル領域３４Ｃからより遠い位置）にあり、第２ドレイン金属層３７Ｄのチャネル領域３４Ｃ側の端部は、第１ドレイン金属層３６Ｄのチャネル領域３４Ｃ側の端部よりも後退した位置にある。ＬＤ領域３４Ｂは第１ソース金属層３６Ｓ及びソースコンタクト層３５Ｓのチャネル領域３４Ｃ側の端部付近の下に形成されており、ＬＤ領域３４Ａは第１ドレイン金属層３６Ｄ及びドレインコンタクト層３５Ｄのチャネル領域３４Ｃ側の端部付近の下に形成されている。
　別の表現をすれば、ＬＤ領域３４Ｂは、基板面に垂直な断面で見た場合、シリコン層３４における、上部にソースコンタクト層３５Ｓ及び第１ソース金属層３６Ｓが形成されてはいるが第２ソース金属層３７Ｓが形成されていない部分（それよりも若干広がった部分を含み得る）に形成されており、ＬＤ領域３４Ａは、シリコン層３４における、上部に第２コンタクト層３５Ｄ及び第１ドレイン金属層３６Ｄが形成されてはいるが第２ドレイン金属層３７Ｄが形成されていない部分（それよりも若干広がった部分を含み得る）に形成されている。ＬＤ領域３４Ａ及び３４Ｂは、ソースコンタクト層３５Ｓ及びドレインコンタクト層３５Ｄの不純物含有濃度よりも低い不純物含有濃度を有する。
　次に、図４（ａ）～（ｃ）ならびに図５（ａ）及び（ｂ）を用いてＴＦＴ３０の製造方法（第１の製造方法）を説明する。
　この製造方法では、まず、図４（ａ）に示す積層構造が準備される。この積層構造は次のようにして得られる。
　始めに、基板３１の上にスパッタ法により、例えばＴａ（タンタル）層を成膜し、この層をフォトリソグラフ法によりパターニングしてゲート電極３２を形成する。エッチングには、例えばドライエッチング法を用い、エッチングガスに酸素を含ませてフォトレジストを後退させながらエッチングを行う。これにより、ゲート電極３２の側面を基板面に対して約４５°（テーパー角度約４５°）の斜面とすることができる。
　ゲート電極３２を構成する金属はＴａに限定されることはなく、例えば、アルミニウム（Ａｌ）、インジウム錫酸化物（ＩＴＯ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の単体金属、またはこれらの金属に窒素、酸素、あるいは他の金属を含有させた材料でゲート電極３２を形成してもよい。また、ゲート電極３２を、上述した材料による層を複数組み合わせた積層構造としてもよい。
　ゲート電極３２の成膜方法には、スパッタ法の他、蒸着法等を用いることもできる。また、ゲート金属膜のエッチング方法も特に上記のものに限定されず、塩素（Ｃｌ2）ガス及び三塩化ホウ素（ＢＣｌ3）ガス、四フッ化炭素（ＣＦ4）ガス等を組み合わせたドライエッチング法等を用いることもできる。
　次に、プラズマＣＶＤ（化学的気相成長）法によってゲート絶縁層３３となるシリコン窒化膜（ＳｉＮｘ膜）を成膜し、その上にアモルファスシリコン層を形成する。これらの膜はマルチチャンバー型装置において、プラズマＣＶＤ法により連続して形成され得る。アモルファスシリコン層の厚さは５０～５００ｎｍである。その後、アモルファスシリコン層をフォトリソグラフ法によってパターニングして、図４（ａ）に示す形状のシリコン層３４が得られる。
　次いで、シリコン層３４を覆うように、不純物として例えばリンを含むＮ型シリコン層３５をプラズマＣＶＤ法で成膜する。Ｎ型シリコン層３５の厚さは３０～１００ｎｍである。この工程では、Ｎ型シリコンを成膜した後に不純物をドープするか、あるいは不純物を成膜前あるいは成膜と同時にドープしてＮ型シリコン層３５が形成される。Ｎ型シリコン層３５には、微結晶シリコン、多結晶シリコン、またはアモルファスシリコンが用いられる。
　その後、Ｎ型シリコン層３５の上にスパッタリングによって、チタン（Ｔｉ）を積層して下部金属層３６を３０～１００ｎｍの厚さに成膜し、その上に、アルミニウム（Ａｌ）を積層して上部金属層３７を５０～３００ｎｍの厚さに成膜する。
　次に、上部金属層３７の上にレジスト５０を成膜し、レジスト５０をマスクとしてウェットエッチングを施して、上部金属層３７及び下部金属層３６のパターニングを行なう。ここで、ウェットエッチングを採用することにより、下部金属層３６よりも上部金属層３７のエッチングレートを高くして、上部金属層３７の端部を下部金属層３６の端部よりも後退させる。これにより、図４（ａ）に示す形状の第１ソース金属層３６Ｓ及び第２ソース金属層３７Ｓ（ソース電極）と、第１ドレイン金属層３６Ｄ及び第２ドレイン金属層３７Ｄ（ドレイン電極）を得ることができる。
　ソース電極及びその周囲の層構成を図５（ａ）に拡大して表している。第１ソース金属層３６Ｓの端部Ｅ１と第２ソース金属層３７Ｓの端部Ｅ２との間の距離（オフセット）ｄは、５０ｎｍ以上２００ｎｍ以下である。第１ドレイン金属層３６Ｄ及び第２ドレイン金属層３７Ｄのオフセットも同じである。
　このようなオフセットを得るため、下部金属層３６にはチタンの他、モリブデンが、上部金属層３７にはアルミニウムの他、銅等が用いられ得る。エッチャントとしては、チタンにはフッ硝酸系水溶液、アルミニウムにはリン酸系エッチャントを用いた。このような金属を用いることにより、下部金属層３６とＮ型シリコン層３５との間で良好なコンタクトが可能となり、また上部金属層３７により金属層の低抵抗化が可能となる。
　次に、レジスト５０を残したまま、Ｎ型シリコン層３５の露出部分及びシリコン層３４の上部に対してドライエッチングを施してギャップを形成し、図４（ｂ）に示すような、互いに分離されたソースコンタクト層３５Ｓ及びドレインコンタクト層３５Ｄを得る。
　その後、レジスト５０を除去した後、図４（ｃ）及び図５（ｂ）に示すように第２ソース金属層３７Ｓ及び第２ドレイン金属層３７Ｄの側からエキシマレーザー等によりレーザー光５２を照射する。このレーザー光５２の照射により、シリコン層３４の中央部のアモルファスシリコンが微結晶化（あるいは多結晶化）され、シリコン層３４のチャネル領域３４Ｃが形成される。
　またこのとき、Ｎ型シリコン層３５における不純物がシリコン層３４に熱拡散される。ただし、第２ソース金属層３７Ｓ及び第２ドレイン金属層３７Ｄの存在により、これらの層の下部のＮ型シリコン層３５はレーザー光５２によって熱せられにくいため、不純物の熱拡散は、主として第２ソース金属層３７Ｓ及び第２ドレイン金属層３７Ｄに覆われていない部分のＮ型シリコン層３５からなされる。これにより、ソースコンタクト層３５Ｓ及びドレインコンタクト層３５Ｄの端部付近のＮ型シリコン層３５に、ＬＤ領域３４Ａ及び３４Ｂが形成される。ＬＤ領域３４Ａ及び３４Ｂそれぞれの幅Ｄ（ソースコンタクト層及びドレインコンタクト層の端部又はギャップ端部Ｅ３からの奥行き）は、５０ｎｍ以上である。上記のように積層メタルに対し、材料毎にエッチャントを使い分ける事で、オフセットを制御できる。
　レーザー光５２には、例えば発振波長が２４８ｎｍ又は３０８ｎｍのエキシマレーザーが用いられる。レーザー光５２の照射エネルギーは例えば２００～５００ｍＪ／ｃｍ2である。レーザー光５２には、パルスレーザーの他、ＣＷ（Ｃｏｎｔｉｎｕｏｕｓ　Ｗａｖｅ）レーザー（連続発信レーザー）を用いることができる。
　以上の工程により、図３に示した構造のＴＦＴ３０が形成される。ＴＦＴ３０によれば、ＬＤ領域３４Ａ及び３４Ｂによって、ソース領域及びドレイン領域においてリーク電流の発生が抑制される。また、チャネル領域３４Ｃ並びにＬＤ領域３４Ａ及び３４Ｂを１回のレーザー照射で形成することができるので、製造効率よくＴＦＴ３０を形成することができる。また、各ＴＦＴ３０の向きに応じてレーザー照射の向きを変える必要がないので、本発明による製造方法は、例えば表示領域とその周辺領域で向きの異なるＴＦＴが形成される表示装置に対しても容易に適用できるという利点がある。
　次に、図６（ａ）～（ｄ）を用いてＴＦＴ３０の第２の製造方法を説明する。
　第２の製造方法においては、まず、図６（ａ）に示す積層構造が準備される。この積層構造は次のようにして得られる。
　始めに、第１の製造方法と同様の工程によって、基板３１の上にゲート電極３２、ゲート絶縁層３３、シリコン層３４、Ｎ型シリコン層３５、下部金属層３６、及び上部金属層３７が積層される。次に、上部金属層３７の上にフォトレジスト５０Ａを成膜し、フォトレジスト５０Ａをマスクとしてエッチングを施して上部金属層３７のパターニングを行なう。これにより、図６（ａ）に示すように、ゲート電極３２上に上部金属層３７の開口が形成され、互いに分離された第２ソース金属層３７Ｓ及び第２ドレイン金属層３７Ｄが形成される。
　次に、フォトレジスト５０Ａを除去して新たにフォトレジストを形成するか、あるいはフォトレジスト５０Ａの上に更にフォトレジストを成膜して、フォトレジスト５０Ａよりも狭い開口を有するフォトレジスト５０Ｂを形成する。その後、フォトレジスト５０Ｂをマスクとして下部金属層３６のパターニングを行ない、第１ソース金属層３６Ｓの端部と第２ソース金属層３７Ｓの端部との間、及び第１ドレイン金属層３６Ｄの端部と第２ドレイン金属層３７Ｄの端部との間にオフセットが形成された、図６（ｂ）に示す積層構造が得られる。この積層構造は、フォトレジスト５０Ｂを除けば、図５（ａ）に示したものと同様の構成を有する。
　次に、フォトレジスト５０Ｂを残したまま、Ｎ型シリコン層３５の露出部分及びシリコン層３４の上部に対してドライエッチングを施してギャップを形成し、図６（ｃ）に示すような、互いに分離されたソースコンタクト層３５Ｓ及びドレインコンタクト層３５Ｄを得る。
　その後、フォトレジスト５０Ｂを除去した後、図６（ｄ）に示すように第２ソース金属層３７Ｓ及び第２ドレイン金属層３７Ｄの側からエキシマレーザー等によりレーザー光５２を照射する。レーザー光５２の照射により、シリコン層３４の中央部のアモルファスシリコンが微結晶化（あるいは多結晶化）され、シリコン層３４のチャネル領域３４Ｃが形成される。またこのとき、第１の製造方法において説明したように、Ｎ型シリコン層３５における不純物がシリコン層３４に熱拡散されて、図６（ｄ）及び図５（ｂ）に示す構成のＬＤ領域３４Ａ及び３４Ｂが形成される。
　以上の工程により、図３に示した構造のＴＦＴ３０が形成される。第２の製造方法によって形成されたＴＦＴ３０によっても、ソース領域及びドレイン領域においてリーク電流の発生が抑制される。
　本発明は、薄膜トランジスタを有するアクティブマトリクス基板を備えた液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置、無機エレクトロルミネセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、及び密着型画像入力装置、指紋読み取り装置等の画像入力装置に好適に用いられる。
　１　　液晶表示装置
　１０　　ＴＦＴ基板
　１２　　画素電極
　１４　　走査線
　１５　　液晶層
　１６　　信号線
　１８　　補助容量線
　２０　　対向基板
　２２　　走査線駆動回路
　２３　　信号線駆動回路
　２４　　制御回路
　２６、２７　　偏光板
　２８　　バックライトユニット
　３０　　ＴＦＴ
　３１　　基板
　３２　　ゲート電極
　３３　　ゲート絶縁層
　３４　　シリコン層（半導体層、または第１半導体層）
　３４Ａ、３４Ｂ　低濃度不純物拡散領域（ＬＤ領域）
　３４Ｃ　　チャネル領域
　３５　　Ｎ型シリコン層（不純物を含む半導体層、または第２半導体層）
　３５Ｓ　　ソースコンタクト層
　３５Ｄ　　ドレインコンタクト層
　３６　　下部金属層（第１金属層）
　３６Ｓ　　第１ソース金属層
　３６Ｄ　　第１ドレイン金属層
　３７　　上部金属層（第２金属層）
　３７Ｓ　　第２ソース金属層
　３７Ｄ　　第２ドレイン金属層
　５０　　レジスト
　５０Ａ、５０Ｂ　　フォトレジスト
　５２　　レーザー光

Claims (11)

  1. 　基板上に形成されたゲート電極と、
    　前記ゲート電極を覆って形成された絶縁層と、
    　前記絶縁層の上に形成された、多結晶半導体または微結晶半導体からなるチャネル領域を含む半導体層と、
    　前記絶縁層の上に前記半導体層に接するように形成された、不純物を含む半導体からなるソースコンタクト層及びドレインコンタクト層と、
    　前記ソースコンタクト層の上に形成された第１ソース金属層と、
    　前記ドレインコンタクト層の上に形成された第１ドレイン金属層と、
    　前記第１ソース金属層の上に形成された第２ソース金属層と、
    　前記第１ドレイン金属層の上に形成された第２ドレイン金属層と、を備え、
    　前記第２ソース金属層の前記チャネル領域側の端部が、前記第１ソース金属層の前記チャネル領域側の端部よりも後退した位置にあり、
    　前記第２ドレイン金属層の前記チャネル領域側の端部が、前記第１ドレイン金属層の前記チャネル領域側の端部よりも後退した位置にあり、
    　前記半導体層は、前記ソースコンタクト層及びドレインコンタクト層の前記チャネル領域側の端部付近に形成された低濃度不純物拡散領域を含み、
    　前記低濃度不純物拡散領域の不純物含有濃度は、前記ソースコンタクト層及びドレインコンタクト層の不純物含有濃度よりも低い、薄膜トランジスタ。
  2. 　基板面に垂直に見た場合、前記低濃度不純物拡散領域の少なくとも一部が、前記第２ソース金属層の前記端部と前記第１ソース金属層の前記端部との間、及び前記第２ドレイン金属層の前記端部と前記第１ドレイン金属層の前記端部との間に形成されている、請求項１に記載の薄膜トランジスタ。
  3. 　前記第１ソース金属層の前記端部と前記第２ソース金属層の前記端部との間の距離、及び前記第１ドレイン金属層の前記端部と前記第２ドレイン金属層の前記端部との間の距離が、５０ｎｍ以上２００ｎｍ以下である、請求項１または２に記載の薄膜トランジスタ。
  4. 　前記第１ソース金属層及び前記第１ドレイン金属層の厚さが３０ｎｍ以上１００ｎｍ以下である、請求項１から３のいずれかに記載の薄膜トランジスタ。
  5. 　前記第１ソース金属層及び前記第１ドレイン金属層がチタンからなり、前記第２ソース金属層及び前記第２ドレイン金属層がアルミニウムからなる、請求項１から４のいずれかに記載の薄膜トランジスタ。
  6. 　請求項１から５のいずれかに記載の薄膜トランジスタが画素毎に配置されたＴＦＴ基板を備えた表示装置。
  7. 　基板上にゲート電極を形成する工程と、
    　前記ゲート電極を覆うように絶縁層を形成する工程と、
    　前記絶縁層の上に第１半導体層を形成する工程と、
    　前記第１半導体層の上に不純物を含む第２半導体層を形成する工程と、
    　前記第２半導体層の上に第１金属層を形成する工程と、
    　前記第１金属層の上に第２金属層を形成する工程と、
    　前記第２金属層をパターニングして第２ソース金属層及び第２ドレイン金属層を形成し、前記第１金属層をパターニングして第１ソース金属層及び第１ドレイン金属層を形成するパターニング工程と、
    　前記第２半導体層をパターニングして、前記第１ソース金属層の下にソースコンタクト層を、前記第１ドレイン金属層の下にドレインコンタクト層を、それぞれ形成する工程と、
    　前記第２金属層の側から前記第１半導体層に光を照射して、前記第１半導体層の中に多結晶半導体または微結晶半導体からなるチャネル領域を形成する光照射工程と、を含み、
    　前記パターニング工程において、前記第２ソース金属層の端部は前記第１ソース金属層の前記チャネル領域側の端部よりも後退した位置に形成され、前記第２ドレイン金属層の端部は前記第１ドレイン金属層の端部よりも後退した位置に形成され、
    　前記光照射工程によって、前記ソースコンタクト層及びドレインコンタクト層の下の前記第１半導体層に低濃度不純物拡散領域が形成され、
    　前記低濃度不純物拡散領域の不純物含有濃度が、前記ソースコンタクト層及びドレインコンタクト層の不純物含有濃度よりも小さい、薄膜トランジスタの製造方法。
  8. 　前記パターニング工程において、前記第１ソース金属層の前記端部と前記第２ソース金属層の前記端部との間の距離、及び前記第１ドレイン金属層の前記端部と前記第２ドレイン金属層の前記端部との間の距離が、５０ｎｍ以上２００ｎｍ以下となるように前記第１金属層及び第２金属層がパターニングされる、請求項７に記載の製造方法。
  9. 　前記パターニング工程において、１回のウェットエッチング処理によって前記第２金属層及び前記第１金属層をエッチングして、前記第２ソース金属層、前記第２ドレイン金属層、前記第１ソース金属層、及び前記第１ドレイン金属層が形成される、請求項７または８に記載の製造方法。
  10. 　前記第１ソース金属層及び前記第１ドレイン金属層がチタンからなり、前記第２ソース金属層及び前記第２ドレイン金属層がアルミニウムからなる、請求項９に記載の製造方法。
  11. 　前記パターニング工程が、フォトリソグラフ法によって前記第２金属層から前記第２ソース金属層及び前記第２ドレイン金属層を形成する第１工程と、フォトリソグラフ法によって前記第１金属層から前記第１ソース金属層及び前記第１ドレイン金属層を形成する第２工程とを含む、請求項７または８に記載の製造方法。
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