JPH11289093A - 表示装置用アレイ基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示装置等の平面表示装置に用いられ
る表示装置用アレイ基板及びその製造方法において、上
下の層の金属配線の間のクロスショートを防止できると
ともに、各表示画素の開口率を高く保つことができるも
のを提供する。 【解決手段】配線層間絶縁膜１５を貫くコンタクトホー
ル４１を形成するに際して、エッチャントに対して耐性
を有する保護膜３でコンタクトホール形成領域以外の全
領域を覆っておく。この後、上層の金属配線を形成する
前に、この保護膜３をパターニングして機能パターンを
形成すると同時に、上下の層の金属配線パターン間の領
域における保護膜３を除去する。保護膜３を除去してか
ら上層の金属配線を形成するので、保護膜のパターン
と、上層の金属配線及び機能パターンのそれぞれとの位
置合わせマージンが必要な場合に比べて、画素の開口率
を大きくできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられる表示装置用アレイ基板の製造
方法に関する。特には、プロジェクター用といった高精
細かつ高開口率であることが要求される表示装置用のア
レイ基板の製造方法に関する。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】各表示画素にスイッチ素子が配置された光
透過型のアクティブマトリクス型の液晶表示装置を例に
とり説明する。アクティブマトリクス型液晶表示装置
は、アレイ基板と対向基板との間に配向膜を介して液晶
層が保持されて成っている。アレイ基板においては、ガ
ラスや石英等の透明絶縁基板上に、上層の金属配線パタ
ーン（第１配線パターン）として例えば複数本の信号線
と、下層の金属配線パターン（第２配線パターン）とし
て例えば複数本の走査線とが絶縁膜を介して格子状に配
置され、格子の各マス目に相当する領域にＩＴＯ(Indiu
m-Tin-Oxide)等の透明導電材料からなる画素電極が配さ
れる。そして、格子の各交点部分には、各画素電極を制
御するスイッチング素子が配されている。スイッチング
素子が薄膜トランジスタ（以下、ＴＦＴと略称する。）
である場合には、ＴＦＴのゲート電極は走査線に、ドレ
イン電極は信号線にそれぞれ電気的に接続され、さらに
ソース電極は画素電極に電気的に接続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】上記のアレイ基板においては、走査線を含
む下層の金属配線パターンと、信号線を含む上層の金属
配線パターンとが、酸化シリコン等からなる配線層間絶
縁膜（ゲート絶縁膜）を介して積層されている。また、
下層の金属配線パターンと上層の金属配線パターンとは
所定個所においてコンタクト部によって導通される。コ
ンタクト部は、例えば、アレイ基板の端縁部に設けられ
る入力端子と走査線の一端とを接続するためのものであ
り、配線層間絶縁膜を貫くコンタクトホールによって形
成されている。

【０００６】ところが、コンタクトホールを形成する工
程に起因して、図８に示すようなクロスショート不良１
４３が発生し問題となっていた。

【０００７】このような不良の具体的な原因を説明する
と次のとおりである。コンタクトホールを形成する工程
は、基板の全面へのレジストの塗布、マスクパターンに
よる露光、現像、及び、エッチングによるパターニング
からなるが、この際、露光時のゴミ等に起因して、現像
後のレジスト１０４にピンホール１４２が発生すること
がある。このレジスト１０４のピンホール１４２は、第
１絶縁膜１１５のピンホール１１６を引き起こし、上層
の第２金属配線パターン１０６と下層の第１金属配線パ
ターン１０１との間にクロスショート不良１４３を引き
起こすのである。

【０００８】特に、プロジェクター用途のような小型・
高精細型の表示装置では、配線及び画素の密度が高いた
め、上記のようなクロスショート不良が発生し易い。

【０００９】そこで、コンタクトホールを形成するため
のエッチャント（エッチング剤）に対して耐性を有する
保護膜によって、上層金属配線パターンとのクロスショ
ートが問題になる領域を予め覆っておくことが行われて
いた。従来の技術によるクロスショートの防止について
図９により具体的に説明する。

【００１０】図９（ａ）は、アレイ基板上のパターン構
成を模式的に示す平面図である。上層金属配線パターン
２０６に含まれる信号線（図の紙面における縦の配線）
と、下層金属配線パターン２０１に含まれる走査線（図
の紙面における横の配線）とが略直交して作られるマス
目に透明画素電極２０３が配され、略直交する交差部２
０７と画素電極２０３との中間またはその近傍にＴＦＴ
２０５が配される。

【００１１】図９（ｂ）は、コンタクトホール形成用の
エッチャントに耐性を有する膜であるアモルファスシリ
コン膜（ａ−Ｓｉ：Ｈ膜）の形成領域を示すための、図
９（ａ）に対応する平面図である。図９（ｂ）中、斜線
の縁取りを施した短冊状の領域が保護膜２２０の形成領
域である。斜線の縁取りを付していないパターンは下層
の金属配線パターン２０１であり、特に、前記交差部２
０７から上層配線パターン２０６の信号線に沿って延在
される補助容量用延在部２１２を有する。短冊状の領域
が保護膜２２０は、交差部２０７及びこの補助容量用延
在部２１２を覆うように配される。斜線の縁取りを施し
た短寸パッチ状の領域は、アモルファスシリコン（ａ−
Ｓｉ：Ｈ）からなる、ＴＦＴ１０５の半導体層２０２で
ある。すなわち、保護膜２２０は、ＴＦＴ１０５の半導
体層２０２と同一工程にて同一材料により形成される。

【００１２】図９（ｃ）は、積層構造を模式的に示す断
面図である。Ａ−Ａ図、Ｂ−Ｂ図、及びＣ−Ｃ図は、そ
れぞれコンタクト部、ＴＦＴ領域以外の上限配線のオー
バーラップ領域、及びＴＦＴ領域の断面図である。

【００１３】上記のような構成により、上下の金属配線
パターン間のクロスショートが充分に防止されている。

【００１４】

【発明が解決しようとする課題】しかし、上記のような
方法であると、図９（ｃ）のＢ−Ｂ図に示すように、上
層配線パターン２０６と画素電極２０３との位置合わせ
マージンＤは、上層配線パターン２０６と保護膜２２０
との位置合わせマージンに、保護膜２２０と画素電極２
０３との位置合わせマージンを加えたものとなってしま
う。すなわち、信号線の幅や、補助容量形成領域の幅Ｃ
Ｗ（信号線の延在部と画素電極とのオーバーラップ領域
の幅）といった他の条件が同じであれば、位置合わせマ
ージンＤを大きくとる分だけ開口率が低下してしまう。

【００１５】開口率の低下は、プロジェクター用途等の
高精細な液晶表示装置においては、特に大きな問題とな
る。

【００１６】本発明は、上記問題点に鑑みなされたもの
であり、表示装置用アレイ基板の製造方法において、上
下の層の金属配線パターンの間のクロスショートを確実
に防止するとともに、各表示画素の開口率を高く保つこ
とのできるものを提供する。

【００１７】

【課題を解決するための手段】本発明の請求項１の表示
装置用アレイ基板の製造方法においては、基板上に第１
配線パターン及びこれを被覆する絶縁膜を形成する工程
と、第１配線パターンの一部上に、前記絶縁膜を貫くコ
ンタクトホールを形成する工程と、前記絶縁膜を介して
前記第１配線パターンと重なり合う非導通オーバーラッ
プ領域と、前記コンタクトホールを介して前記第１配線
パターンと接続する導通領域とを有する第２配線パター
ンを形成する工程と、前記コンタクトホールを形成する
工程の前に、保護膜を前記非導通オーバーラップ領域に
形成する工程とを含む表示装置用アレイ基板の製造方法
であって、前記コンタクトホールを形成する工程の後、
前記第２配線パターンを形成する工程の前に、前記保護
膜の少なくとも一部を除去する工程を備えたことを特徴
とする。

【００１８】以上のような構成により、コンタクトホー
ル形成の際には保護膜により配線間絶縁層にピンホール
が生じるのが防止されるとともに、上層の配線パターン
と画素形成パターンとの位置合わせマージンを増加させ
ることがない。したがって、上下の層の配線パターンの
間のクロスショートを確実に防止することができるとと
もに、各表示画素の開口率を高く保つことができる。

【００１９】請求項２の表示装置用アレイ基板の製造方
法においては、請求項１記載の表示装置用アレイ基板の
製造方法において、前記第２配線パターンの形成工程が
エッチングに基づくものであり、前記保護膜が前記エッ
チングに対し耐エッチング性を有することを特徴とす
る。

【００２０】請求項３の表示装置用アレイ基板の製造方
法においては、請求項２記載の表示装置用アレイ基板の
製造方法において、前記絶縁膜がシリコン絶縁膜であ
り、前記保護膜がインジウム及び酸素を構成元素として
含む透明導電膜から成ることを特徴とする。

【００２１】請求項４の表示装置用アレイ基板の製造方
法においては、請求項３記載の表示装置用アレイ基板の
製造方法において、前記保護膜のパターニングにより画
素電極を形成することを特徴とする。

【００２２】請求項５の表示装置用アレイ基板の製造方
法においては、請求項１記載の表示装置用アレイ基板の
製造方法において、前記第１配線パターンは走査線、ゲ
ート電極及びコンタクトパッド部を含み、前記第２配線
パターンは信号線、ソース電極を含むことを特徴とす
る。

【００２３】請求項６の表示装置用アレイ基板の製造方
法においては、請求項５記載の表示装置用アレイ基板の
製造方法において、前記絶縁膜の形成工程の後、半導体
膜を配しパターニングして少なくとも前記ゲート電極上
に前記半導体膜パターンを形成することを特徴とする。

【００２４】請求項７の表示装置用アレイ基板の製造方
法においては、請求項６記載の表示装置用アレイ基板の
製造方法において、前記半導体膜はアモルファスシリコ
ン半導体膜と、この上の不純物ドープアモルファスシリ
コン半導体膜とを含むことを特徴とする。

【００２５】

【発明の実施の形態】以下、本発明の実施例における表
示装置用アレイ基板の製造方法について図１〜７に基づ
いて説明する。

【００２６】まず、図１により、実施例の表示装置用ア
レイ基板上のパターンの概略について説明する。ここ
で、表示装置用アレイ基板は、光透過型のアクティブマ
トリクス型の液晶表示装置のためのものである。

【００２７】図１に示すように、縦方向の信号線６１が
上層の金属配線パターンからなり、横方向の走査線１０
が下層の金属配線パターンからなる。これら信号線６１
及び走査線１０が形作るマトリックスにおいて、各マス
目中に透明画素電極３１が配され、交点付近に画素電極
３１のスイッチング素子としてＴＦＴ５が配される。Ｔ
ＦＴ５のゲート電極及びドレイン電極は、それぞれ走査
線１０からの延在部１３、及び信号線６１からの延在部
６２からなり、ソース電極６３は画素電極３１に電気的
に接続されている。補助容量は、走査線１０がマトリッ
クスの交点部分から信号線６１に沿って延在された補助
容量用延在部１２とこれにオーバーラップする画素電極
３１の周縁部との間で形成される。また、補助容量は、
走査線１０そのものに画素電極３１の周縁部がオーバー
ラップすることによっても形成されている。

【００２８】後述するように、下層の金属配線である走
査線１０は、アレイ基板の周縁部において、コンタクト
ホール４１を介して、上層の金属配線パターンにより形
成される入力端子のリード線６４に接続される。

【００２９】次に、具体的な製造工程について図２〜７
を参照して詳細に説明する。これら図２〜７は、それぞ
れ、第１〜６工程について説明するための図である。

【００３０】（１）第１工程：下層金属配線パターン形
成 ガラス基板に、スパッタ法により、Ａｌ−Ｎｄ膜（２原
子％Ｎｄ）及びＭｏ膜を堆積させ、パターニングにより
下層の金属配線パターンを形成する。

【００３１】図２に示すように、走査線１０を作製する
と共に、ガラス基板の一端辺において、入力端子用リー
ド部に接続するためのコンタクト用幅広部１１を形成す
る。また、補助容量用延在部１２及びゲート電極１３を
作製する。

【００３２】次いで、酸化シリコン膜（ＳｉＯｘ膜）か
ら成る配線層間絶縁膜１５を、それぞれ常圧プラズマＣ
ＶＤ法及び減圧プラズマＣＶＤ法により堆積する。

【００３３】（２）第２工程：ａ−Ｓｉ層パターン 第１工程の後、減圧プラズマＣＶＤ法によりａ−Ｓｉ：
Ｈから成る半導体被膜２が堆積され、プラズマＣＶＤ法
により不純物としてリンを含むｎ⁺ａ−Ｓｉ：Ｈから成
る低抵抗半導体被膜２１を堆積する。そして、図３に示
すように、ＴＦＴのゲート電極をなすゲート電極用延在
部１３のみにこれら半導体膜が残るように一括してパタ
ーニングされる。

【００３４】（３）第３工程：ＩＴＯ被覆膜形成 ＩＴＯ膜をスパッターにより堆積した後、図４に示すよ
うに、コンタクト用幅広部１１が形成された基板周縁部
のＩＴＯ層をエッチングにより除去する。

【００３５】（４）第４工程：コンタクトホール形成 パターニングにより、図５に示すように、信号線１０末
端のコンタクト用幅広部１１上に、配線層間絶縁膜１５
を貫くコンタクトホール４１が形成される。

【００３６】エッチャントとしては、ＢＨＦ（バッファ
ードフッ酸、フッ化水素−フッ化アンモニウム緩衝液）
が用いられる。ＢＨＦは、フッ化水素を６％、フッ化ア
ンモニウムを２８％含有する水溶液である。

【００３７】コンタクトホール４１を形成するためのレ
ジスト４にピンホール４２が生じても、基板周縁部以外
の全領域が、ＢＨＦに対する耐性の高いＩＴＯからなる
保護層により覆われているため、配線層間絶縁膜１５に
ピンホールが形成されることがない。したがって、上層
の金属配線パターンが形成された際に、コンタクトホー
ル形成個所以外において下層の金属配線パターンとのク
ロスショートが生じることがない。

【００３８】（５）第５工程：ＩＴＯ膜のパターニング パターニングにより、図６に示すように、画素電極３１
のみを残してＩＴＯ膜が除去される。

【００３９】（６）第６工程：上層の金属配線パターン
形成 アルミニウム（Ａｌ）からなる金属層をスパッターによ
り堆積した後、パターニングにより、図７に示すよう
に、信号線６１、信号線の延在部６２、ソース電極６
３、及び入力端子リード部６４からなる、上層の金属配
線パターン６を形成する。この際、上層の金属配線パタ
ーンに属する入力端子リード部６４は、コンタクトホー
ル４１により、下層の金属配線パターンに属する信号線
１０の末端部（コンタクト用幅広部）１１と接続され
る。

【００４０】図７（ｂ）のＢ−Ｂ図に示すように、画素
電極３１と信号線６１との間隔は、これらの位置合わせ
マージンｄだけで良く、図９（ｃ）のＢ−Ｂ図に示すよ
うに２重に位置合わせする場合の位置合わせマージンＤ
に比べて、およそ半分となる。したがって、補助容量形
成領域（信号線の延在部１２と画素電極３１とがオーバ
ーラップする領域）の幅ＣＷや信号線の幅といった他の
条件が同じであれば、位置合わせマージンが小さい分だ
け開口率を大きくすることができる。

【００４１】以上のような実施例のアレイ基板の製造方
法によれば、上下の金属配線パターン間のクロスショー
トを防止する保護膜を残したまま上層金属配線パターン
を形成する従来の製造方法に比べた場合、保護膜を除去
するためのパターニングの分だけ工程数が増加するもの
の、上層の金属配線パターンと画素形成パターンとの位
置合わせマージンを約１／２にすることができる。

【００４２】すなわち、コンタクトホール形成の際には
保護膜により配線間絶縁層でのピンホール発生が充分に
防止されるが、保護膜によって上層の金属配線パターン
と画素形成パターンとの位置合わせマージンが増加する
ことはない。したがって、クロスショートを充分に防止
しつつ、各表示画素の開口率を高く保つことができる。

【００４３】上記実施例において、第３工程にて、コン
タクトホール上のＩＴＯを除去する際に、ＴＦＴのソー
ス及びドレイン電極の下層に相当する領域のＩＴＯを除
去して置いても良い。ゲート電極１３の上には、エッチ
ャントであるＢＨＦに対して耐性を有するａ−Ｓｉ層２
が形成されているからである。

【００４４】上記実施例では、保護膜をＩＴＯからなる
ものとしたが、ａ−Ｓｉによって形成して置き、コンタ
クトホール形成後に、ＴＦＴの半導体膜のパターニング
と同時に除去するものとしても良い。

【００４５】

【発明の効果】以上に述べたように本発明によれば、上
下の層の金属配線パターンの間のクロスショートを防止
しつつ、各表示画素の開口率を高く保つことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の製造方法により製造される
アレイ基板の一部概略平面図である。

【図２】図１におけるアレイ基板を製造する第１工程を
説明するための図である。（ａ）は、図１に対応する一
部概略平面図であり、（ｂ）は、図１及び（ａ）図にお
けるＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃ線に沿った積層構造を示
す概略断面図である。

【図３】第２工程を説明するための図である。（ａ）
は、図１に対応する一部概略平面図であり、（ｂ）は、
図１及び（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃ線
に沿った積層構造を示す概略断面図である。

【図４】第３工程を説明するための図である。（ａ）
は、図１に対応する一部概略平面図であり、（ｂ）は、
図１及び（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃ線
に沿った積層構造を示す概略断面図である。

【図５】第４工程を説明するための図である。（ａ）
は、図１に対応する一部概略平面図であり、（ｂ）は、
図１及び（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃ線
に沿った積層構造を示す概略断面図である。

【図６】第５工程を説明するための図である。（ａ）
は、図１に対応する一部概略平面図であり、（ｂ）は、
図１及び（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃ線
に沿った積層構造を示す概略断面図である。

【図７】第６工程を説明するための図である。（ａ）
は、図１に対応する一部概略平面図であり、（ｂ）は、
図１及び（ａ）図におけるＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃ線
に沿った積層構造を示す概略断面図である。

【図８】コンタクトホールを形成する際のレジストのピ
ンホールに起因するクロスショート不良について説明す
るための模式的な積層断面図である。

【図９】従来の技術におけるクロスショート不良の防止
について説明するための図である。（ａ）はアレイ基板
の一部概略平面図である。（ｂ）は保護膜及びその他ア
モルファスシリコン膜形成個所を示す、（ａ）図に対応
する平面図である。（ｃ）は、（ａ）及び（ｂ）図にお
けるＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃ線に沿った積層構造を示
す概略断面図である。

【符号の説明】

１ 下層の金属配線パターン 10 走査線 11 走査線の一端のコンタクト用幅広部 12 走査線からのゲート電極用延在部 13 走査線からの補助容量用延在部 15 配線層間絶縁膜 ２ ＴＦＴのアモルファスシリコン膜 ３ 保護膜としてのＩＴＯ層 ４ レジスト 41 コンタクトホール 42 レジストのピンホール

Claims (7)

【特許請求の範囲】
1. 【請求項１】基板上に第１配線パターン及びこれを被覆
   する絶縁膜を形成する工程と、 第１配線パターンの一部上に、前記絶縁膜を貫くコンタ
   クトホールを形成する工程と、 前記絶縁膜を介して前記第１配線パターンと重なり合う
   非導通オーバーラップ領域と、前記コンタクトホールを
   介して前記第１配線パターンと接続する導通領域とを有
   する第２配線パターンを形成する工程と、 前記コンタクトホールを形成する工程の前に、保護膜を
   前記非導通オーバーラップ領域に形成する工程とを含む
   表示装置用アレイ基板の製造方法であって、 前記コンタクトホールを形成する工程の後、前記第２配
   線パターンを形成する工程の前に、前記保護膜の少なく
   とも一部を除去する工程を備えたことを特徴とする表示
   装置用アレイ基板の製造方法。
2. 【請求項２】前記第２配線パターンの形成工程がエッチ
   ングに基づくものであり、前記保護膜が前記エッチング
   に対し耐エッチング性を有することを特徴とする請求項
   １記載の表示装置用アレイ基板の製造方法。
3. 【請求項３】前記絶縁膜がシリコン絶縁膜であり、前記
   保護膜がインジウム及び酸素を構成元素として含む透明
   導電膜から成ることを特徴とする請求項２記載の表示装
   置用アレイ基板の製造方法。
4. 【請求項４】前記保護膜のパターニングにより画素電極
   を形成することを特徴とする請求項３記載の表示装置用
   アレイ基板の製造方法。
5. 【請求項５】前記第１配線パターンは走査線、ゲート電
   極及びコンタクトパッド部を含み、前記第２配線パター
   ンは信号線、ソース電極を含むことを特徴とする請求項
   １記載の表示装置用アレイ基板の製造方法。
6. 【請求項６】前記絶縁膜の形成工程の後、半導体膜を配
   しパターニングして少なくとも前記ゲート電極上に前記
   半導体膜パターンを形成することを特徴とする請求項５
   記載の表示装置用アレイ基板の製造方法。
7. 【請求項７】前記半導体膜はアモルファスシリコン半導
   体膜と、この上の不純物ドープアモルファスシリコン半
   導体膜とを含むことを特徴とする請求項６記載の表示装
   置用アレイ基板の製造方法。