JP2009069251A - 表示パネル及びその製造方法 - Google Patents

Abstract

【課題】平坦化膜の平坦性の向上と、当該平坦化膜へのコンタクトホールの良好な形成とを両立させて、表示特性及び信頼性に優れた表示パネル及びその製造方法を提供する。
【解決手段】画素駆動回路ＤＣの各回路素子や配線層が形成された基板１１上に、非感光性の有機材料からなる平坦化膜１５を介して有機ＥＬ素子ＯＬＥＤが形成された表示パネル１０において、画素駆動回路ＤＣの電極層（トランジスタＴｒ１２のソース電極Ｔｒ１２ｓ）と有機ＥＬ素子ＯＬＥＤ（画素電極１６）とを接続するコンタクトホールＣＨ14（ＣＨ14b）を平坦化膜１５に形成する工程に先立って、当該コンタクトホールＣＨ14を形成するためのメタルマスクＭＳＫを除去する工程で使用するマスク剥離液に対してエッチング耐性を有するバリアメタル１４を、画素駆動回路ＤＣの電極層上に形成する。
【選択図】図４

Description

本発明は、表示パネル及びその製造方法に関し、特に、有機エレクトロルミネッセンス素子等の発光素子を有する表示画素を備えた表示パネル、及び、該表示パネルの製造方法に関する。

近年、液晶表示装置（ＬＣＤ）に続く次世代の表示デバイスとして、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード（ＬＥＤ）等のような自発光素子を２次元配列した発光素子型の表示パネルを備えた表示装置の本格的な実用化、普及に向けた研究開発が盛んに行われている。

このような発光素子型の表示装置においては、液晶表示装置に比較して表示応答速度が速く、視野角依存性も小さいという優れた表示特性を有しているとともに、液晶表示装置のようにバックライトや導光板を必要としないという装置構成上の特徴を有している。そのため、今後様々な電子機器への適用が期待されている。

そして、このような表示装置にあっては、表示パネルに配列される各表示画素ごとに、発光素子（有機ＥＬ素子等）を所望の輝度階調で発光させるための画素回路（画素駆動回路）を設けたアクティブマトリクス駆動方式が知られている。ここで、画素回路としては、例えば特許文献１等に記載されているように、薄膜トランジスタ等の回路素子（スイッチング素子）や配線層を備えたものが知られている。

また、発光素子基板の一面側に各表示画素を構成する発光素子を形成した表示パネルにおいては、発光素子のデバイス構造に応じて、発光素子基板の上方側から光を放射するトップエミッション型の発光構造と、発光素子基板の下方側から光を放射するボトムエミッション型の発光構造が知られている。すなわち、例えば特許文献１等に記載されているように、トップエミッション型の発光構造においては、発光素子基板に設けられた発光素子から発光された光が発光素子基板を透過することなく上方に放射され、一方、ボトムエミッション型の発光構造においては、発光素子から発光された光が基板を透過して下方側に放射される発光構造を有している。

このようなアクティブ型トップエミッション型の発光構造を有する表示パネルとしては、例えば特許文献１に記載されているように、画素回路の各回路素子（トランジスタ等）が形成された基板上に平坦化膜を介して、発光素子（有機ＥＬ素子）を形成したパネル構造を有している。ここで、平坦化膜には、画素回路（トランジスタ等）と発光素子（画素電極）とを電気的に接続するためのコンタクトホールが設けられている。

特開２００５−２２２７５９号公報 （第３頁、第８頁〜第９頁、図３、図４）

上述したようなパネル構造を有する表示パネルにおいては、次のような問題を有していた。
すなわち、画素回路と発光素子の間に設けられる平坦化膜においては、画素回路の各回路素子や配線層が形成されることにより基板表面に生じた段差を緩和して、発光素子（画素電極）を形成するために適した平坦性の高い（平滑な）面を形成することができる特性が求められるとともに、画素回路（トランジスタ等）と発光素子（画素電極）とを電気的に接続するためのコンタクトホールを形成する際に、画素回路の電極層や配線層等への影響（例えば剥離や劣化等）が小さいことが求められる。

そこで、本発明は、上述した問題点に鑑み、平坦化膜の平坦性の向上と、当該平坦化膜へのコンタクトホールの良好な形成とを両立させて、表示特性及び信頼性に優れた表示パネル及びその製造方法を提供することを目的とする。

請求項１記載の発明に係る表示パネルは、基板上に形成された機能素子と、前記機能素子の電極層上の所定の領域に接続するように形成された導電性のバリア層と、前記バリア層を被覆するように前記基板上に形成された平坦化膜と、前記平坦化膜に形成された開口部内において前記バリア層を介して前記電極層に接続されるとともに、前記開口部から前記平坦化膜上に延在して形成される画素電極と、を有していることを特徴とする。

請求項２記載の発明は、請求項１記載の表示パネルにおいて、前記バリア層は、前記電極層をパターニングする際に使用するエッチング液に対して耐性を有する導電性材料により形成されていることを特徴とする。
請求項３記載の発明は、請求項１又は２記載の表示パネルにおいて、前記機能素子と前記画素電極は、前記平坦化膜を介して、平面的に重なるように形成されていることを特徴とする。
請求項４記載の発明は、請求項１乃至３のいずれかに記載の表示パネルにおいて、前記平坦化膜は、非感光性の有機材料により形成されていることを特徴とする。
請求項５記載の発明は、請求項１乃至４のいずれかに記載の表示パネルにおいて、前記表示パネルは、複数の表示画素が配列され、前記表示画素は、前記機能素子を含み、所定の駆動電流を流す画素駆動回路と、前記画素電極を含み、前記駆動電流に応じた輝度階調で発光する発光素子と、有していることを特徴とする。
請求項６記載の発明は、請求項１乃至５のいずれかに記載の表示パネルにおいて、前記発光素子は、発光機能層と、該発光機能層を介して対向して配置された前記画素電極及び対向電極と、を有する有機エレクトルミネッセンス素子であることを特徴とする。
請求項７記載の発明は、請求項６記載の表示パネルにおいて、前記画素電極は、前記発光機能層において発光した光を反射する導電層を含んで形成され、前記対向電極は、前記発光機能層において発光した光を透過する導電層により形成されていることを特徴とする。

請求項８記載の発明に係る表示パネルは、基板上の配線の端子上の所定領域に接続するように形成された導電性のバリア層と、前記バリア層を被覆するように前記基板上に形成された平坦化膜と、前記平坦化膜に形成された開口部内において前記バリア層を介して前記配線の端子に接続されるとともに、前記開口部から前記平坦化膜上に延在して形成される配線パッド層と、を有していることを特徴とする。

請求項９記載の発明に係る表示パネルの製造方法は、基板上に設けられた機能素子の電極層上の所定の領域に導電性のバリア層を形成する工程と、前記バリア層を被覆するように平坦化膜を形成する工程と、前記バリア層を被覆するように平坦化膜を形成する工程と、エッチングマスクを用いて前記平坦化膜に前記バリア層が露出する開口部を形成する工程と、所定のマスク剥離液を用いて前記エッチングマスクを除去した後、前記開口部内において前記バリア層を介して前記電極層に接続されるとともに、前記開口部から前記平坦化膜上に延在する画素電極を形成する工程と、を含むことを特徴とする。

請求項１０記載の発明は、請求項９記載の表示パネルの製造方法において、前記エッチングマスクは、前記電極層の少なくとも最上層と同一の導電性材料により形成され、前記バリア層は、前記電極層をパターニングする際に使用するエッチング液に対して耐性を有する導電性材料により形成されていることを特徴とする。
請求項１１記載の発明は、請求項９又は１０記載の表示パネルの製造方法において、前記平坦化膜は、非感光性の有機材料により形成されていることを特徴とする。

請求項１２記載の発明に係る表示パネルの製造方法は、基板上に設けられた配線の端子上の所定の領域に導電性のバリア層を形成する工程と、前記バリア層を被覆するように平坦化膜を形成する工程と、エッチングマスクを用いて前記平坦化膜に前記バリア層が露出する開口部を形成する工程と、所定のマスク剥離液を用いて前記エッチングマスクを除去した後、前記開口部内において前記バリア層を介して前記端子に接続されるとともに、前記開口部から前記平坦化膜上に延在する端子パッド層を形成する工程と、を含むことを特徴とする。

本発明に係る表示パネル及びその製造方法によれば、平坦化膜の平坦性の向上と、当該平坦化膜へのコンタクトホールの良好な形成とを両立させて、優れた表示特性及び信頼性を実現することができる。

以下、本発明に係る表示パネル及びその製造方法について、実施の形態を示して詳しく説明する。ここで、以下に示す実施形態においては、表示画素を構成する発光素子として、有機化合物含有液を塗布して形成される有機ＥＬ層を備えた有機ＥＬ素子を適用した場合について説明する。

＜表示パネル＞
まず、本発明に係る表示パネル（有機ＥＬパネル）、及び、該表示パネルに配列される表示画素について説明する。
図１は、本発明に係る表示パネルの画素配列状態の一例を示す概略平面図であり、図２は、本発明に係る表示パネルに２次元配列される表示画素（発光素子及び画素駆動回路）の回路構成例を示す等価回路図である。なお、図１に示す平面図においては、説明の都合上、表示パネル（又は基板）の一面側（有機ＥＬ素子の形成側）から見た、各表示画素（色画素）に設けられる画素電極の配置と各配線層の配設構造との関係、及び、各表示画素の形成領域を画定するバンク（隔壁）との配置関係のみを示し、各表示画素の有機ＥＬ素子を発光駆動するために、各表示画素に設けられる図２に示す画素駆動回路内のトランジスタ等の表示を省略した。また、図１においては、画素電極及び各配線層、バンクの配置を明瞭にするために、便宜的にハッチングを施して示した。

図１に示すように、本実施形態に係る表示パネル１０は、ガラス基板等の絶縁性の基板１１の一面側（紙面手前側）に、複数の表示画素ＰＩＸがマトリクス状に配列されている。また、表示パネル１０の図面上下方向（すなわち列方向）には、複数のデータラインＬｄが配設され、当該データラインＬｄに直交して図面左右方向（すなわち行方向）に複数の選択ラインＬｓ及び複数の電源電圧ライン（例えばアノードライン）Ｌｖが配設されている。なお、選択ラインＬｓには一方の端部に端子パッドＰＬｓが設けられ、電源電圧ラインＬｖには一方の端部に端子パッドＰＬｖが設けられている。

ここで、上記表示パネル１０を備えた表示装置がカラー表示に対応している場合には、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色それぞれの色画素となる表示画素ＰＩＸ（図中では便宜的にＰＸｒ、ＰＸｇ、ＰＸｂと表記）が図面左右方向に順次繰り返し配列されるとともに、図面上下方向に同一色の表示画素ＰＩＸが複数配列される。この場合には、図面左右方向に隣接するＲＧＢの３つの表示画素ＰＩＸ（ＰＸｒ、ＰＸｇ、ＰＸｂ）を一組として１つの画素となる。単一色発光の色画素のみの表示パネル（モノカラー表示パネル）を備えた表示装置の場合には、１つの表示画素ＰＩＸが１つの画素となる。

そして、カラー表示に対応した表示パネル１０において、後述する製造方法に示すように、高分子系或いは低分子系の有機材料を含む溶液を塗布して有機ＥＬ層を形成する場合にあっては、図１に示すように、例えば絶縁性材料からなるバンク（隔壁）１８が、基板１１の一面側から突出し、表示画素（色画素）ＰＩＸごとにそれぞれの形成領域を取り囲むように柵状又は格子状の平面形状を有して配設されている。これにより、図３に示す画素形成領域Ｒpx内における有機ＥＬ素子ＯＬＥＤの形成領域（図３に示すＥＬ素子形成領域Ｒel）が画定される。ここで、図１に示したような柵状の平面形状を有するバンク１８の場合には、図面上下方向（列方向）に配列された同一色の複数の表示画素（色画素）ＰＩＸの画素電極（例えばアノード電極）１６が１つのＥＬ素子形成領域Ｒelに含まれる。

各表示画素（色画素）ＰＩＸは、具体的には、例えば図２に示すように、基板１１上に複数のトランジスタ（薄膜トランジスタ等）を有する画素駆動回路（上述した画素回路に相当する）ＤＣと、当該画素駆動回路ＤＣにより生成される発光駆動電流（駆動電流）が、上記画素電極１６に供給されることにより発光動作する有機ＥＬ素子（発光素子）ＯＬＥＤと、を備えた回路構成を適用することができる。

画素駆動回路ＤＣは、具体的には、例えば図２に示すように、ゲート端子が表示パネル１０（基板１１）の行方向に配設された選択ラインＬｓに、ドレイン端子が表示パネル１０の列方向に配設されたデータラインＬｄに、ソース端子が接点Ｎ１１に各々接続されたトランジスタ（選択トランジスタ）Ｔｒ１１と、ゲート端子が接点Ｎ１１に、ドレイン端子が表示パネル１０の行方向に配設された電源電圧ラインＬｖに、ソース端子が接点Ｎ１２に各々接続されたトランジスタ（駆動トランジスタ；機能素子）Ｔｒ１２と、トランジスタＴｒ１２のゲート端子及びソース端子間に接続されたキャパシタＣｓと、を備えている。

ここでは、トランジスタＴｒ１１、Ｔｒ１２はいずれも薄膜構造を有するｎチャネル型の電界効果型トランジスタ（薄膜トランジスタ）が適用されている。薄膜トランジスタは、アモルファスシリコン薄膜トランジスタであっても、ポリシリコン薄膜トランジスタであってもよい。なお、トランジスタＴｒ１１、Ｔｒ１２がｐチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。
また、キャパシタＣｓはトランジスタＴｒ１２のゲート−ソース間に形成される寄生容量、又は、該ゲート−ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。したがって、トランジスタＴｒ１２がｐチャネル型であれば、キャパシタＣｓの一方は、有機ＥＬ素子ＯＬＥＤ側ではなく、電源電圧ラインＬｖ側に接続される。

有機ＥＬ素子ＯＬＥＤは、アノード端子（アノード電極となる画素電極１６）が上記画素駆動回路ＤＣの接点Ｎ１２（画素駆動回路ＤＣの出力端）に接続され、カソード端子（カソード電極）が対向電極２０と一体的に形成され、所定の基準電圧Ｖcom（例えば接地電位Ｖgnd）に直接又は間接的に接続されている。ここで、対向電極２０は、基板１１上に２次元配列された複数の表示画素ＰＩＸの画素電極１６に対して共通に対向するように、単一の電極層（べた電極）により形成されている。これにより、複数の表示画素ＰＩＸに上記基準電圧Ｖcomが共通に印加される。

なお、図２に示した表示画素ＰＩＸ（画素駆動回路ＤＣ及び有機ＥＬ素子ＯＬＥＤ）において、選択ラインＬｓは、図１に示した端子パッドＰＬｓを介して、基板１１の図示を省略した表示領域の周囲に設けられている選択ドライバに接続され、所定のタイミングで表示パネル１０の行方向に配列された複数の表示画素ＰＩＸを選択状態に設定するための選択信号Ｓselが印加される。また、データラインＬｄは、基板１１の図示を省略した表示領域の周囲に設けられているデータドライバに接続され、上記表示画素ＰＩＸの選択状態に同期するタイミングで表示データに応じた階調信号Ｖpixが印加される。階調信号Ｖpixは、有機ＥＬ素子ＯＬＥＤの発光輝度階調を設定する電圧信号である。

また、電源電圧ラインＬｖは、図１に示した端子パッドＰＬｖを介して、例えば所定の高電位電源に直接又は間接的に接続され、各表示画素ＰＩＸに設けられる有機ＥＬ素子ＯＬＥＤの画素電極１６に表示データに応じた発光駆動電流を流すために、有機ＥＬ素子ＯＬＥＤの対向電極２０に印加される基準電圧Ｖcomより電位の高い、所定の高電圧（電源電圧Ｖdd）が印加される。

すなわち、図２に示す画素駆動回路ＤＣにおいては、各表示画素ＰＩＸにおいて直列に接続されたトランジスタＴｒ１２と有機ＥＬ素子ＯＬＥＤの組の両端（トランジスタＴｒ１２のドレイン端子と有機ＥＬ素子ＯＬＥＤのカソード端子）にそれぞれ電源電圧Ｖddと基準電圧Ｖcomを印加して、有機ＥＬ素子ＯＬＥＤに順バイアスを付与し、有機ＥＬ素子ＯＬＥＤが発光可能な状態とし、さらに、階調信号Ｖpixに応じて有機ＥＬ素子ＯＬＥＤに流れる発光駆動電流の電流値を制御している。

そして、このような回路構成を有する表示画素ＰＩＸにおける駆動制御動作は、まず、図示を省略した選択ドライバから選択ラインＬｓに対して、所定の選択期間に、選択レベル（オンレベル；例えばハイレベル）の選択信号Ｓselを印加することにより、トランジスタＴｒ１１がオン動作して選択状態に設定される。このタイミングに同期して、図示を省略したデータドライバから表示データに応じた電圧値を有する階調信号ＶpixをデータラインＬｄに印加するように制御する。これにより、トランジスタＴｒ１１を介して、階調信号Ｖpixに応じた電位が接点Ｎ１１（すなわち、トランジスタＴｒ１２のゲート端子）に印加される。

図２に示した回路構成を有する画素駆動回路ＤＣにおいては、トランジスタＴｒ１２のドレイン−ソース間電流（すなわち、有機ＥＬ素子ＯＬＥＤに流れる発光駆動電流）の電流値は、ドレイン−ソース間の電位差及びゲート−ソース間の電位差によって決定される。ここで、トランジスタＴｒ１２のドレイン端子（ドレイン電極）に印加される電源電圧Ｖddと、有機ＥＬ素子ＯＬＥＤのカソード端子（カソード電極）に印加される基準電圧Ｖcomは固定値であるので、トランジスタＴｒ１２のドレイン−ソース間の電位差は、電源電圧Ｖddと基準電圧Ｖcomによって予め固定されている。そして、トランジスタＴｒ１２のゲート−ソース間の電位差は、階調信号Ｖpixの電位によって一義的に決定されるので、トランジスタＴｒ１２のドレイン−ソース間に流れる電流の電流値は、階調信号Ｖpixによって制御することができる。

このように、トランジスタＴｒ１２が接点Ｎ１１の電位に応じた導通状態（すなわち、階調信号Ｖpixに応じた導通状態）でオン動作して、高電位側の電源電圧ＶddからトランジスタＴｒ１２及び有機ＥＬ素子ＯＬＥＤを介して低電位側の基準電圧Ｖcom（接地電位Ｖgnd）に、所定の電流値を有する発光駆動電流が流れるので、有機ＥＬ素子ＯＬＥＤが階調信号Ｖpix（すなわち表示データ）に応じた輝度階調で発光動作する。また、このとき、接点Ｎ１１に印加された階調信号Ｖpixに基づいて、トランジスタＴｒ１２のゲート−ソース間のキャパシタＣｓに電荷が蓄積（充電）される。

次いで、上記選択期間終了後の非選択期間において、選択ラインＬｓに非選択レベル（オフレベル；例えばローレベル）の選択信号Ｓselを印加することにより、表示画素ＰＩＸのトランジスタＴｒ１１がオフ動作して非選択状態に設定され、データラインＬｄと画素駆動回路ＤＣ（具体的には接点Ｎ１１）とが電気的に遮断される。このとき、上記キャパシタＣｓに蓄積された電荷が保持されることにより、トランジスタＴｒ１２のゲート端子に階調信号Ｖpixに相当する電圧が保持された（すなわち、ゲート−ソース間の電位差が保持された）状態となる。

したがって、上記選択状態における発光動作と同様に、電源電圧ＶddからトランジスタＴｒ１２を介して、有機ＥＬ素子ＯＬＥＤに所定の発光駆動電流が流れて、発光動作状態が継続される。この発光動作状態は、次の階調信号Ｖpixが印加される（書き込まれる）まで、例えば、１フレーム期間継続するように制御される。そして、このような駆動制御動作を、表示パネル１０に２次元配列された全ての表示画素ＰＩＸ（各色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）について、例えば各行ごとに順次実行することにより、所望の画像情報を表示する画像表示動作を実行することができる。

なお、図２においては、表示画素ＰＩＸに設けられる画素駆動回路ＤＣとして、表示データに応じて各表示画素ＰＩＸ（具体的には、画素駆動回路ＤＣのトランジスタＴｒ１２のゲート端子；接点Ｎ１１）に書き込む階調信号Ｖpixの電圧値を調整（指定）することにより、有機ＥＬ素子ＯＬＥＤに流す発光駆動電流の電流値を制御して、所望の輝度階調で発光動作させる電圧指定型の階調制御方式に対応した回路構成を示したが、表示データに応じて各表示画素ＰＩＸに供給する（書き込む）電流の電流値を調整（指定）することにより、有機ＥＬ素子ＯＬＥＤに流す発光駆動電流の電流値を制御して、所望の輝度階調で発光動作させる電流指定型の階調制御方式の回路構成を有するものであってもよい。

また、図２に示した画素駆動回路ＤＣにおいては、２個のｎチャネル型のトランジスタＴｒ１１、Ｔｒ１２を適用した回路構成を示したが、本発明に係る表示パネルはこれに限定されるものではなく、３個以上のトランジスタを適用した他の回路構成を有するものであってもよいし、回路構成としてｐチャネル型のトランジスタのみを適用したもの、あるいは、ｎチャネル型及びｐチャネル型の双方のチャネル極性を有するトランジスタが混在するものであってもよい。

ここで、図２に示したように、画素駆動回路ＤＣとしてｎチャネル型のトランジスタのみを適用した場合には、既に製造技術が確立されたアモルファスシリコン半導体製造技術を用いて、動作特性が安定したトランジスタを簡易に製造することができ、上記表示画素の発光特性のバラツキを抑制した画素駆動回路を実現することができる。

（表示画素のデバイス構造）
次に、上述したような回路構成を有する表示画素（画素駆動回路及び有機ＥＬ素子）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。

図３は、本発明に係る表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。ここでは、画素駆動回路ＤＣの各トランジスタ及び配線層等が形成された層を中心に示し、各配線層及び各電極の配置や平面形状を明瞭にするために、便宜的にハッチングを施して示した。また、図４は、図３に示した平面レイアウトを有する表示画素ＰＩＸにおけるIVＡ−IVＡ線（本明細書においては図３中に示したローマ数字の「４」に対応する記号として便宜的に「IV」を用いる）に沿った断面を示す概略断面図であり、図４（ａ）は、表示画素ＰＩＸにおけるIVＡ−IVＡ断面の第１の例であり、図４（ｂ）は、表示画素ＰＩＸにおけるIVＡ−IVＡ断面の第２の例である。図５（ａ）及び図５（ｂ）は、それぞれ図３に示した平面レイアウトを有する表示画素ＰＩＸにおけるＶＢ−ＶＢ線（本明細書においては図３中に示したローマ数字の「５」に対応する記号として便宜的に「Ｖ」を用いる）、ＶＣ−ＶＣ線に沿った断面を示す概略断面図である。

図２に示した表示画素（色画素）ＰＩＸは、具体的には、例えば図３に示すように、基板１１の一面側に設定された画素形成領域Ｒpxにおいて、図面上方及び下方の縁辺領域に図面左右方向（行方向）に延在するように選択ラインＬｓ及び電源電圧ラインＬｖが各々配設されるとともに、これらのラインＬｓ、Ｌｖに直交するように、上記図面左方の縁辺領域に図面上下方向（列方向）に延在するようにデータラインＬｄが配設されている。また、上記平面レイアウトの右方の縁辺領域には右側に隣接する表示画素ＰＩＸにまたがって列方向に延在するようにバンク１８が配設されている。

ここで、例えば図３〜図５に示すように、データラインＬｄは、選択ラインＬｓ及び電源電圧ラインＬｖよりも下層側（基板１１側）に設けられ、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同じ工程で形成される。また、データラインＬｄは、その上に被覆形成されたゲート絶縁膜１２に設けられたコンタクトホールＣＨ11を介して、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄに接続されている。

なお、ゲートメタル層は、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）単体またはそれを含む化合物または合金を含む金属層を良好に適用することができる。

選択ラインＬｓ及び電源電圧ラインＬｖは、データラインＬｄやゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇよりも上層側に設けられ、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ、ドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ、ドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で形成される。電源電圧ラインＬｖが延在されている線方向において、データラインＬｄが設けられている領域を除いてゲート絶縁膜１２にコンタクトホールＣＨ15が設けられている。

選択ラインＬｓは、トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇの両端に位置するゲート絶縁膜１２に設けられたコンタクトホールＣＨ12を介してゲート電極Ｔｒ１１ｇに接続されている。また、電源電圧ラインＬｖは、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと一体的に形成されている。

ここで、選択ラインＬｓ及び電源電圧ラインＬｖは、上述したように、ソース、ドレインメタル層をパターニングすることにより形成され、ソース、ドレインメタル層は、上述したゲートメタル層と同様に、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）単体またはそれを含む化合物または合金を含む金属層を良好に適用することができる。一具体例としては、アルミニウム単体（Ａｌ）やアルミニウム−チタン（ＡｌＴｉ）、アルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）等のアルミニウム合金、銅（Ｃｕ）等の配線抵抗を低減するための低抵抗金属の単層や合金層により形成するものであってもよいし、クロム（Ｃｒ）やチタン（Ｔｉ）等のマイグレーションを低減するための遷移金属層が上記低抵抗金属層の下層に設けられた積層構造を有するものであってもよい。特に、ＡｌＴｉ／Ｃｒの二層構造やＡｌＮｄＴｉ／Ｃｒの二層構造が好ましい。なお、ゲートメタル層及びソース、ドレインメタル層を同じスパッタ等の成膜装置で形成する場合、ゲートメタル層をソース、ドレインメタル層と同じ材料構成、同じ層構造としてもよい。

また、選択ラインＬｓ及び電源電圧ラインＬｖは、例えば図５に示すように、低抵抗化を図るために、下層配線層Ｌs1、Ｌv1と上層配線層Ｌs2、Ｌv2を積層した配線構造を有しているものであってもよい。例えば下層配線層Ｌs1、Ｌv1は、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同層であって、且つ当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同じ工程で形成される。また、上層配線層Ｌs2、Ｌv2は、上述したように、いずれもトランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同層であって、且つ当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で形成される。

したがって、この場合の下層配線層Ｌs1、Ｌv1は、上述したゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ（又はゲートメタル層）と同一の配線構造を有し、また、上層配線層Ｌs2、Ｌv2は、上述したソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ（又はソース、ドレインメタル層）と同一の配線構造を有し、一具体例として、クロム（Ｃｒ）やチタン（Ｔｉ）等のマイグレーションを低減するための遷移金属層と、当該遷移金属層の下層に上述したアルミニウム単体やアルミニウム合金等の配線抵抗を低減するための低抵抗金属層が設けられた積層構造を有しているものであってもよい。

そして、画素駆動回路ＤＣは、より具体的には、例えば図３に示すように、図２に示したトランジスタＴｒ１１が図面左右方向（行方向）に延在するように配置され、また、トランジスタＴｒ１２が図面上下方向（列方向）に沿って延在するように配置されている。ここで、各トランジスタＴｒ１１、Ｔｒ１２は、周知の薄膜構造を有する電界効果型トランジスタを適用することができ、例えば、基板１１上に形成されたゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと、該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ上に被覆形成されたゲート絶縁膜１２上であって、各ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣのチャネルの両側部に延在するように形成されたソース電極（電極層）Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと、を有する逆スタガ構造を有している。

なお、各トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓとドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが対向して配置された半導体層ＳＭＣのチャネル上には、製造プロセスにおいて当該半導体層ＳＭＣへのエッチングダメージを防止するための酸化シリコン又は窒化シリコン等のチャネル保護層（ブロック層）ＢＬが形成され、また、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓとドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが接触する半導体層ＳＭＣのチャネルの両側部上には、当該半導体層ＳＭＣとソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄとのオーミック接続を実現するための不純物層ＯＨＭが形成されている。

そして、図２に示した画素駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、図３に示すように、ゲート電極Ｔｒ１１ｇがゲート絶縁膜１２に設けられたコンタクトホールＣＨ12を介して選択ラインＬｓに接続され、同ドレイン電極Ｔｒ１１ｄがゲート絶縁膜１２に設けられたコンタクトホールＣＨ11を介してデータラインＬｄに接続されている。

トランジスタＴｒ１２は、図３、図４に示すように、ゲート電極Ｔｒ１２ｇがゲート絶縁膜１２に設けられたコンタクトホールＣＨ13を介して上記トランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続され、同ドレイン電極Ｔｒ１２ｄが電源電圧ラインＬｖと一体的に形成され、同ソース電極Ｔｒ１２ｓ（画素駆動回路の出力端）が保護絶縁膜１３及び平坦化膜１５に設けられたコンタクトホール（開口部）ＣＨ14を介して有機ＥＬ素子ＯＬＥＤの画素電極１６に接続されている。

ここで、本実施形態においては、ソース電極Ｔｒ１２ｓ（又は、後述するキャパシタＣｓの電極Ｅcb）と画素電極１６との間にはバリアメタル（バリア層）１４が設けられている。なお、バリアメタル１４は、ソース電極Ｔｒ１２ｓの表面を覆い保護するものであって、後述する表示パネルの製造方法において、平坦化膜１５にコンタクトホールＣＨ14（ＣＨ14b）を形成するために用いられるメタルマスク（エッチングマスク）ＭＳＫを剥離処理する際に適用されるマスク剥離液（エッチング液）に対してエッチング耐性を有する金属材料が用いられる。具体的には、メタルマスクＭＳＫとして、例えばソース、ドレインメタルと同一の金属層である、アルミニウム−チタン（ＡｌＴｉ）やアルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）等のアルミニウム合金層を適用した場合には、エッチャントに対してソース、ドレインメタルと選択比のあるクロム（Ｃｒ）等をバリアメタル１４として良好に適用することができる。

また、キャパシタＣｓは、図３、図４に示すように、基板１１上にトランジスタＴｒ１２のゲート電極Ｔｒ１２ｇと一体的に形成された電極Ｅcaと、ゲート絶縁膜１２上にトランジスタＴｒ１２のソース電極Ｔｒ１２ｓと一体的に形成された電極Ｅcbと、がゲート絶縁膜１２を介して対向するように設けられている。また、上述したように、電極Ｅcb上の保護絶縁膜１３及び平坦化膜１５にはコンタクトホールＣＨ14が設けられ、当該コンタクトホールＣＨ14を介して有機ＥＬ素子ＯＬＥＤの画素電極１６に接続されている。

有機ＥＬ素子ＯＬＥＤは、図３〜図５に示すように、上記トランジスタＴｒ１１、Ｔｒ１２を被覆するように積層形成された保護絶縁膜１３及び平坦化膜１５の上面に設けられるとともに、保護絶縁膜１３及び平坦化膜１５を貫通して設けられたコンタクトホールＣＨ14内で、バリアメタル１４を介在させてトランジスタＴｒ１２のソース電極Ｔｒ１２ｓ（画素駆動回路の出力端）に接続され、所定の発光駆動電流が供給される光反射特性を有する画素電極（例えばアノード電極）１６と、上記平坦化膜１５上であって、隣接する表示画素ＰＩＸの画素電極１６との間の領域（境界領域）に形成された層間絶縁膜１７、及び、該層間絶縁膜１７上に連続的に突出して配設されたバンク１８により画定された（バンク１８に取り囲まれた領域である）ＥＬ素子形成領域Ｒelに形成された例えば正孔輸送層１９ａ及び電子輸送性発光層１９ｂからなる有機ＥＬ層（発光機能層）１９と、基板１１上に２次元配列された各表示画素ＰＩＸの画素電極１６に共通して対向するように設けられた光透過特性を有する単一の電極層（べた電極）からなる対向電極（例えばカソード電極）２０と、を順次積層することにより形成される。

ここで、対向電極２０は、各ＥＬ素子形成領域Ｒelだけでなく、当該ＥＬ素子形成領域Ｒelを画定するバンク１８上にも延在するように設けられている。また、ＥＬ素子形成領域Ｒelの周囲は、図３に示した平面レイアウトの左右方向に隣接する表示画素ＰＩＸ（ＥＬ素子形成領域Ｒel）との境界領域にバンク１８が形成されているので、データラインＬｄ、選択ラインＬｓ及び電源電圧ラインＬｖの一部、並びに、トランジスタＴｒ１１、Ｔｒ１２は、バンク１８と平面的に重なっている。そのため、バンク１８は、当該バンク１８上に形成された対向電極２０による寄生容量の影響を緩和している。図４（ａ）及び図４（ｂ）に示すように、データラインＬｄは、画素電極１６と平面視して重なっているため、対向電極２０との間での寄生容量は軽減されているが、データラインＬｄが画素電極１６と平面視して重なっておらず、且つ保護絶縁膜１３及び平坦化膜１５だけではデータラインＬｄと対向電極２０との間での寄生容量を十分緩和できずに表示特性に悪影響が出る恐れがあれば、データラインＬｄをバンク１８の下方には位置させることによって寄生容量を緩和することが可能である。

ここで、図３〜図５に示したパネル構造においては、選択ラインＬｓ及び電源電圧ラインＬｖを積層配線構造として、上層配線層Ｌs2、Ｌv2をトランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって形成し、選択ラインＬｓをコンタクトホールＣＨ12を介してトランジスタＴｒ１１のゲート電極Ｔｒ１１ｇに接続し、電源電圧ラインＬｖをトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと一体的に形成し、また、データラインＬｄをトランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって形成し、コンタクトホールＣＨ11を介してトランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄに接続している。ここで、コンタクトホールＣＨ12は、選択ラインＬｓの延在方向において、トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇが設けられている領域及びデータラインＬｄが設けられている領域を除いて設けられている。したがって、選択ラインＬｓは、図５（ａ）、図５（ｂ）に示すように、コンタクトホールＣＨ12のある領域において下層配線層Ｌs1及び上層配線層Ｌs2で構成され、データラインＬｄと重なる領域において上層配線層Ｌs2で構成され、ゲート電極Ｔｒ１１ｇが設けられている領域では形成されておらず、且つトランジスタＴｒ１１のゲート電極Ｔｒ１１ｇの両端に接続されている。そして、コンタクトホールＣＨ15は、電源電圧ラインＬｖの延在方向において、データラインＬｄが設けられている領域を除いて設けられている。したがって、電源電圧ラインＬｖは、図５（ａ）、図５（ｂ）に示すように、コンタクトホールＣＨ15のある領域において下層配線層Ｌv1及び上層配線層Ｌv2で構成され、データラインＬｄと重なる領域において上層配線層Ｌv2で構成されている。なお、上記構成に限定される必要はなく、選択ラインＬｓ及び電源電圧ラインＬｖを上記ゲートメタル層をパターニングすることによってゲート絶縁膜１２の下層に形成し、データラインＬｄを上記ソース、ドレインメタル層をパターニングすることによってゲート絶縁膜１２の上層に形成することでコンタクトホールＣＨ11及びＣＨ12を設けることなく、選択ラインＬｓをゲート電極Ｔｒ１１ｇと一体的に、また、データラインＬｄをドレイン電極Ｔｒ１１ｄと一体的に設けるようにしてもよい。

なお、画素電極１６と画素駆動回路ＤＣのトランジスタＴｒ１２のソース電極Ｔｒ１２ｓ（又は、キャパシタＣｓの他方側の電極Ｅcb）とを電気的に接続する構造としては、図４（ａ）に示すように、保護絶縁膜１３及び平坦化膜１５を貫通して設けられたコンタクトホールＣＨ14に画素電極１６を形成する電極材料を埋め込んで、画素電極１６とソース電極Ｔｒ１２ｓとを、バリアメタル１４を介して電気的に接続するものであってもよいし、図４（ｂ）に示すように、コンタクトホールＣＨ14に画素電極１６とは異なる導電性材料からなるコンタクトメタルＣＭＬを埋め込んで、画素電極１６とソース電極Ｔｒ１２ｓとをコンタクトメタルＣＭＬ及びバリアメタル１４を介して電気的に接続するものであってもよい。

バンク１８は、表示パネル１０に２次元配列される複数の表示画素（色画素）ＰＩＸ相互の境界領域（具体的には、各画素電極１６間の領域）であって、表示パネル１０の列方向に（表示パネル１０全体では、図１に示すように複数の画素電極１６を取り囲む柵状、又は、各画素電極１６を取り囲む格子状の平面形状を有するように）配設されている。

ここで、図３、図４に示すように、上記境界領域のうち、表示パネル１０（基板１１）の列方向には上記トランジスタＴｒ１２が延在して形成されており、バンク１８は、例えば当該トランジスタＴｒ１２を略被覆し、各画素電極１６間に形成される層間絶縁膜１７上に、基板１１表面から高さ方向に連続的に突出するように形成されている。これにより、図１においては、バンク１８に囲まれた領域、すなわち、列方向（図面上下方向）に配列された複数の表示画素ＰＩＸの画素電極１６を含む領域が、後述する製造方法において有機ＥＬ層１９（例えば正孔輸送層１９ａ及び電子輸送性発光層１９ｂ）を形成する際の有機化合物材料を含む溶液或いは懸濁液の溶媒（有機化合物含有液）の塗布領域（すなわち、ＥＬ素子形成領域Ｒel）として規定される。

なお、バンク１８は、例えば感光性の樹脂材料を用いて形成され、上記有機ＥＬ層１９の形成時において、少なくともその表面（側面及び上面）が、ＥＬ素子形成領域Ｒelに塗布される有機化合物材料を含む溶液或いは懸濁液の溶媒に対して撥液性を有していることが好ましい。

そして、上記画素駆動回路ＤＣ、有機ＥＬ素子ＯＬＥＤ及びバンク１８が形成された基板１１の一面側全域には、例えば図４、図５に示すように、保護絶縁膜（パッシベーション膜）としての機能を有する封止層２１が被覆形成されている。さらには、基板１１に対向するように図示を省略したガラス基板等からなる封止基板が接合されているものであってもよい。

このような表示パネル１０（表示画素ＰＩＸ）においては、データラインＬｄを介して供給される表示データに応じた階調信号Ｖpixに基づいて、所定の電流値を有する発光駆動電流がトランジスタＴｒ１２のソース−ドレイン間に流れ、有機ＥＬ素子ＯＬＥＤの画素電極１６に供給されることにより、各表示画素（色画素）ＰＩＸの有機ＥＬ素子ＯＬＥＤが上記表示データに応じた所望の輝度階調で発光動作する。

ここで、本実施形態に係る表示パネル１０においては、画素電極１６が光反射特性（可視光に対して高い反射率）を有し、かつ、対向電極２０が光透過特性（可視光に対して高い透過率）を有することにより、各表示画素ＰＩＸの有機ＥＬ層１９において発光した光は、光透過特性を有する対向電極２０を介して視野側（図４、図５の上方）に直接放出されるとともに、光反射特性を有する画素電極１６で反射し、対向電極２０を介して視野側に放出される。

すなわち、本実施形態に係る表示パネル１０においては、トップエミッション型の発光構造を有しているので、基板１１上に形成された画素駆動回路ＤＣの各回路素子や配線層を、保護絶縁膜１３及び平坦化膜１５上に形成された有機ＥＬ素子ＯＬＥＤと平面的に重なるように配置することができる。したがって、画素開口率を高くして、消費電力の低減やパネル寿命の長期化を図ることができるとともに、画素回路のレイアウト設計の自由度を高めることができる。
端子パッドＰＬｓ、ＰＬｖ及びデータラインＬｄの端子パッドはそれぞれ図示しないＩＣチップの端子と接続されている。

（表示パネルの製造方法）
次に、本実施形態に係る表示パネルの製造方法について説明する。
図６乃至図９は、本実施形態に係る表示パネルの製造方法の一例を示す工程断面図である。ここでは、本発明に係る表示パネルの製造方法の特徴を明確にするために、図４（ａ）、図５に示したIVＡ−IVＡ線に沿った断面及びＶＢ−ＶＢ線に沿った表示パネルの断面構造のうち、各一部分（トランジスタＴｒ１２、キャパシタＣｓ、有機ＥＬ素子ＯＬＥＤ、選択ラインＬｓ、電源電圧ラインＬｖ）、並びに、図１に示した選択ラインＬｓの端部に設けられる端子パッドＰＬｓ、電源電圧ラインＬｖの端部に設けられる端子パッドＰＬｖを便宜的に抜き出した構造を示して製造プロセスを説明する。

上述した表示パネルの製造方法は、まず、図６（ａ）に示すように、ガラス基板等の絶縁性の基板１１の一面側（図面上面側）に設定された表示画素（色画素）ＰＩＸの画素形成領域Ｒpxに、画素駆動回路ＤＣのトランジスタＴｒ１１、Ｔｒ１２やキャパシタＣｓ、データラインＬｄや選択ラインＬｓ、電源電圧ラインＬｖ等の配線層を形成する（図３〜図５参照）。

具体的には、基板１１上に、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、及び、当該ゲート電極Ｔｒ１２ｇと一体的に形成されるキャパシタＣｓの一方側の電極Ｅca、データラインＬｄ、選択ラインＬｓの下層配線層Ｌs1及び当該選択ラインＬｓに接続された端子パッドＰＬｓの下層配線層ＰＬs1、電源電圧ラインＬｖの下層配線層Ｌv1及び当該電源電圧ラインＬｖに接続された端子パッドＰＬｖの下層配線層ＰＬv1を、同一のゲートメタル層をエッチャントとしてナガセケムテックス（株）製のＡ−１を用いてパターニングすることによって同時に形成し、その後、基板１１の全域にゲート絶縁膜１２を被覆形成する。なお、図３に示したように、データラインＬｄと選択ラインＬｓ及び電源電圧ラインＬｖが交差する領域においては、例えば選択ラインＬｓ及び電源電圧ラインＬｖのためのコンタクトホールＣＨ12及びコンタクトホールＣＨ15を形成しないようにして、相互に電気的に接続されない（絶縁される）ようにする。また、コンタクトホールＣＨ12及びコンタクトホールＣＨ15とともに、図示していないデータラインＬｄの端子部上のゲート絶縁膜１２にコンタクトホールを形成する。

次いで、ゲート絶縁膜１２上の各ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に、例えば、アモルファスシリコンやポリシリコン等からなる半導体層ＳＭＣ、及び、窒化シリコン等からなるチャネル保護層ＢＬを形成し、当該半導体層ＳＭＣの両端部にオーミック接続のための不純物層ＯＨＭを介してソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成する。

ここで、図２、図３に示したように、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄがゲート絶縁膜１２に形成されたコンタクトホールＣＨ11を介してデータラインＬｄに接続され、同ソース電極Ｔｒ１１ｓがゲート絶縁膜１２に形成されたコンタクトホールＣＨ13を介してトランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに接続される。

また、このとき、同一のソース、ドレインメタル層をエッチャントとしてナガセケムテックス（株）製のＡ−１を用いてパターニングすることによってソース電極Ｔｒ１２ｓに接続されたキャパシタＣｓの他方側の電極Ｅcbを形成するとともに、上記選択ラインＬｓ及び端子パッドＰＬｓの各上層配線層Ｌs2、ＰＬs2、並びに、電源電圧ラインＬｖ及び端子パッドＰＬｖの各上層配線層Ｌv2、ＰＬv2を同時に形成し、さらに、図示していないデータラインＬｄの端子部上のコンタクトホールにソース、ドレインメタル層による端子パッドを形成する。

ここで、選択ラインＬｓ及び端子パッドＰＬｓの各上層配線層Ｌs2、ＰＬs2は、それぞれゲート絶縁膜１２に形成された溝状の開口部（コンタクトホールＣＨ12）を介して、上記選択ラインＬｓ及び端子パッドＰＬｓの各下層配線層Ｌs1、ＰＬs1に電気的に接続されるように形成される。また、電源電圧ラインＬｖ及び端子パッドＰＬｖの各上層配線層Ｌv2、ＰＬv2も、ゲート絶縁膜１２に形成された溝状の開口部（コンタクトホールＣＨ15）を介して、上記電源電圧ラインＬｖ及び端子パッドＰＬｖの各下層配線層Ｌv1、ＰＬv1に電気的に接続されるように形成される。これにより、上層配線層Ｌs2及び下層配線層Ｌs1からなる積層配線構造を有する選択ラインＬｓ、及び、上層配線層Ｌv2及び下層配線層Ｌv1からなる積層配線構造を有する電源電圧ラインＬｖが形成される。

なお、上述したトランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、キャパシタＣｓの他方側の電極Ｅcb、選択ラインＬｓの上層配線層Ｌs2（端子パッドＰＬｓの上層配線層ＰＬs2を含む）、電源電圧ラインＬｖの上層配線層Ｌv2（端子パッドＰＬｖの上層配線層ＰＬv2を含む）並びにデータラインＬｄの端子部上の端子パッドは、図６（ａ）に示すように、配線抵抗を低減し、かつ、マイグレーションを低減する目的で、例えば上層としてアルミニウム−チタン（ＡｌＴｉ）やアルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）等のアルミニウム合金層と下層としてクロム（Ｃｒ）等の遷移金属層からなる積層配線構造を有している。

次いで、図６（ｂ）に示すように、上記トランジスタＴｒ１１、Ｔｒ１２、キャパシタＣｓ、選択ラインＬｓの上層配線層Ｌs2及び電源電圧ラインＬｖの上層配線層Ｌv2を含む基板１１の一面側全域を被覆するように、窒化シリコン（ＳｉＮ）等からなる保護絶縁膜１３を形成し、その後、当該保護絶縁膜１３をエッチング（ドライエッチング）してトランジスタＴｒ１２のソース電極Ｔｒ１２ｓ（又は、キャパシタＣｓの他方側の電極Ｅcb）の上面が露出するコンタクトホールＣＨ14a、及び、選択ラインＬｓの端子パッドＰＬｓの上層配線層ＰＬs2、電源電圧ラインＬｖの端子パッドＰＬｖの上層配線層ＰＬv2の上面が露出する開口部ＣＨs1、ＣＨv1、並びにデータラインＬｄの端子上の開口部を同時に形成する。

次いで、図６（ｃ）に示すように、上記コンタクトホールＣＨ14a及び開口部ＣＨs1、ＣＨv1等を含む保護絶縁膜１３上にスパッタリング法等を用いて、クロム（Ｃｒ）やチタン（Ｔｉ）等の耐腐食性を有する金属材料、又は、これらを主成分とする合金材料からなる金属薄膜を形成し、その後、フォトリソグラフィ法を用いて当該金属薄膜をパターニングして、少なくとも上記コンタクトホールＣＨ14a及び開口部ＣＨs1、ＣＨv1の各内部において、露出したソース電極Ｔｒ１２ｓ（又は、キャパシタＣｓの他方側の電極Ｅcb）、各端子パッドＰＬｓ、ＰＬｖの上層配線層ＰＬs2、ＰＬv2をそれぞれを覆いながらそれぞれと接続されるとともに、その端部が保護絶縁膜１３上にまで延在する所定の平面形状を有する個別のバリアメタル１４、１４ｓ、１４ｖを形成する。同様にデータラインＬｄの端子上の開口部に、データラインＬｄを覆いながら接続されるようなバリアメタルをバリアメタル１４、１４ｓ、１４ｖとともに形成する。

ここで、バリアメタル１４は、後述する工程（図７（ａ）〜（ｃ）参照）において、平坦化膜１５にコンタクトホールＣＨ14b及び開口部ＣＨs2、ＣＨv2、データラインＬｄの端子上の開口部を形成する際に用いられるメタルマスクＭＳＫを剥離処理する際に適用されるマスク剥離液（エッチング液）に対して、エッチング耐性を有する金属材料であれば、上記クロム（Ｃｒ）やチタン（Ｔｉ）以外の金属材料であっても良好に適用することができる。なお、後述するメタルマスクＭＳＫとして、上述したソース、ドレインメタル層の少なくとも最上層と同一の金属材料を適用しているので、成膜装置を複雑化することを抑制できる。バリアメタル１４は、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄをパターニングする際に使用するエッチング液のみならず、メタルマスクＭＳＫを除去するエッチング液に対して、エッチング耐性を有する金属材料（導電性材料）を適用することができる。

次いで、図６（ｄ）に示すように、上記バリアメタル１４、１４ｓ、１４ｖ及びコンタクトホールＣＨ14a、開口部ＣＨs1、ＣＨv1、データラインＬｄの端子上の保護絶縁膜１３に設けられた開口部を含む基板１１の一面側全域を被覆するように平坦化膜１５を形成する。ここで、平坦化膜１５は、基板１１上に形成された上記画素駆動回路ＤＣのトランジスタＴｒ１１、Ｔｒ１２や各配線層による表面段差を緩和して、当該平坦化膜１５表面の平坦性を向上させるように平坦化膜材料やその厚みが適宜設定されている。本実施形態に適用可能な平坦化膜材料としては、具体的には、熱硬化性を有する有機材料（例えばアクリル系樹脂、エポキシ系樹脂、ポリイミド系樹脂等）を良好に適用することができ、例えば段差緩和性能が高い非感光性の熱硬化性有機材料としてナガセケムテックス（株）製のＳＲＫ−７６２等を適用して、例えば１μｍ〜１０μｍ程度の膜厚を有する平坦化膜１５を形成する。

次いで、図７（ａ）に示すように、上記平坦化膜１５上にスパッタリング法等を用いて、例えば上述したソース、ドレインメタル層の少なくとも最上層と同一の、アルミニウム−チタン（ＡｌＴｉ）やアルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）等のアルミニウム合金材料からなる金属薄膜を形成し、その後、フォトリソグラフィ法及びウェットエッチング法を用いて当該金属薄膜をパターニングして、少なくとも上記バリアメタル１４、１４ｓ、１４ｖ上及びデータラインＬｄの端子上の保護絶縁膜１３に設けられた開口部に形成されたバリアメタル上の平坦化膜１５が露出するマスクパターンを有するメタルマスク（エッチングマスク）ＭＳＫを形成する。

次いで、図７（ｂ）に示すように、上記メタルマスクＭＳＫを用いて上記平坦化膜１５を酸素プラズマによる反応性イオンエッチング（ドライエッチング）して、少なくとも上記バリアメタル１４、１４ｓ、１４ｖの上面が露出するコンタクトホールＣＨ14b及び開口部ＣＨs2、ＣＨv2を同時に形成する。その後、基板１１をアルミニウム用のエッチング液に浸漬して、図７（ｃ）に示すように、上記メタルマスクＭＳＫを剥離、除去する。このとき、コンタクトホールＣＨ14b及び開口部ＣＨs2、ＣＨv2内に露出するバリアメタル１４、１４ｓ、１４ｖやデータラインＬｄの端子上の保護絶縁膜１３に設けられた開口部に形成されたバリアメタルは、上記エッチング液（マスク剥離液）に対してエッチング耐性を有しているので、当該バリアメタル１４、１４ｓ、１４ｖの下層の、ソース電極Ｔｒ１２ｓ（又は、キャパシタＣｓの他方側の電極Ｅcb）表面や、各端子パッドＰＬｓ、ＰＬｖの上層配線層ＰＬs2、ＰＬv2表面が剥離したり、劣化したりすることはない。ここで、エッチング液（マスク剥離液）としては、ソース、ドレインメタル層やゲートメタル層のエッチャントと同じでよく、例えばナガセケムテックス（株）製のＡ−１等を適用することができる。

次いで、上記コンタクトホールＣＨ14b及び開口部ＣＨs2、ＣＨv2を含む平坦化膜１５上に、スパッタリング法等を用いて銀（Ａｇ）やアルミニウム（Ａｌ）等の金属材料、あるいは、アルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）等の合金材料からなる光反射特性を有する（より具体的には、可視光域に対して高い反射率を有する）金属薄膜を形成した後、当該金属薄膜をパターニングして、図８（ａ）に示すように、コンタクトホールＣＨ14b内部において上記バリアメタル１４を介して、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓと電気的に接続し、かつ、各表示画素ＰＩＸにおけるＥＬ素子形成領域Ｒelに対応する平面形状を有して平坦化膜１５上に延在する反射層（反射金属層）１６ａを形成するとともに、開口部ＣＨs2、ＣＨv2内部において上記各バリアメタル１４ｓ、１４ｖを介して、各端子パッドＰＬｓ、ＰＬｖの上層配線層ＰＬs2、ＰＬv2と電気的に接続するように各金属層（反射金属層）１６ｓ、１６ｖを形成し、さらにデータラインＬｄの端子上のバリアメタル上に同様の金属層を形成する。

次いで、上記反射層１６ａ及び金属層１６ｓ、１６ｖを含む平坦化膜１５上に、スパッタリング法等を用いて錫ドープ酸化インジウム（Indium Tin Oxide；ＩＴＯ）や亜鉛ドープ酸化インジウム（Indium
Zinc Oxide；ＩＺＯ）、タングステンドープ酸化インジウム（Indium Tungsten Oxide；ＩＷＯ）、タングステン−亜鉛ドープ酸化インジウム（Indium Tungsten Zinc
Oxide；ＩＷＺＯ）等の透明電極材料からなる（光透過特性を有する）導電性酸化金属層を薄膜形成した後、当該導電性酸化金属層をパターニングして、図８（ｂ）に示すように、少なくとも上記反射層１６ａの上面及び端面（側面）を被覆し、各ＥＬ素子形成領域Ｒelに対応する平面形状を有する透明電極層１６ｂを形成するとともに、上記各金属層１６ｓ、１６ｖの上面及び端面を個別に被覆する電極層１６ｔ、１６ｗを形成し、同様にデータラインＬｄの端子上の金属層の上面及び端面を被覆する電極層を形成する。

これにより、反射層１６ａ及び透明電極層１６ｂを有する積層電極構造を有し、バリアメタル１４を介してトランジスタＴｒ１２のソース電極Ｔｒ１２ｓに電気的に接続された画素電極１６が形成されるとともに、下層配線層ＰＬs1、上層配線層ＰＬs2、バリアメタル１４ｓ、金属層１６ｓ及び電極層１６ｔを有する積層配線構造を有し、選択ラインＬｓに電気的に接続された端子パッドＰＬｓ、及び、下層配線層ＰＬv1、上層配線層Ｌv2、バリアメタル１４ｖ、金属層１６ｖ及び電極層１６ｗを有する積層配線構造を有し、電源電圧ラインＬｖに電気的に接続された端子パッドＰＬｖ、データラインＬｄの端子部において、ゲートメタル層、ソース、ドレインメタル層、バリアメタル、金属層及び電極層を有する端子パッドが形成される。

この画素電極１６の形成工程において、各ＥＬ素子形成領域Ｒelに形成される反射層１６ａは、導電性酸化金属層からなる透明電極層１６ｂにより上面及び側面が完全に被覆され、また、端子パッドＰＬｓ、ＰＬｖの金属層１６ｓ、１６ｖは、導電性酸化金属層からなる電極層１６ｔ、１６ｗにより上面及び側面が完全に被覆されて、露出しないようにした状態で導電性酸化金属層をエッチングすることによりパターニングが行われるので、導電性酸化金属層（ＩＴＯ等）と反射層１６ａや金属層１６ｓ、１６ｖとの間の電池反応の発生を防止することができるとともに、反射層１６ａや金属層１６ｓ、１６ｖがオーバーエッチングされたり、エッチングダメージを受けたりすることを防止することができる。

次いで、上記画素電極１６及び電極層１６ｔ、１６ｗを含む平坦化膜１５上に、化学気相成長法（ＣＶＤ法）等を用いて、例えばシリコン酸化膜やシリコン窒化膜等の無機の絶縁性材料からなる絶縁層を形成した後パターニングすることにより、図４（ａ）及び図８（ｃ）に示すように、隣接する表示画素（色画素）ＰＩＸとの境界領域（すなわち、隣接する画素電極１６相互間の領域）を被覆するとともに、各画素形成領域Ｒpxに画素電極１６の上面が露出する開口部、及び、各端子パッドＰＬｓ、ＰＬｖの電極層１６ｔ、１６ｗが露出する開口部を有する層間絶縁膜１７を形成する。

次いで、図９（ａ）に示すように、隣接する表示画素ＰＩＸ（画素電極１６）間の境界領域に形成された上記層間絶縁膜１７上に、例えばポリイミド系やアクリル系等の感光性の樹脂材料からなるバンク１８を形成する。具体的には、上記層間絶縁膜１７及び画素電極１６を含む基板１１の一面側全域を被覆するように形成された感光性樹脂層をパターニングすることにより、図１に示したように、行方向に隣接する表示画素ＰＩＸ間の境界領域であって、表示パネル１０の列方向に延在する領域を含む柵状の平面形状を有し、高さ方向に連続的に突出するバンク（隔壁）１８を形成する。これにより、表示パネル１０の列方向に配列された同一色の複数の表示画素（色画素）ＰＩＸのＥＬ素子形成領域Ｒelがバンク１８及び層間絶縁膜１７により囲まれて画定されて、該ＥＬ素子形成領域Ｒel内に各表示画素ＰＩＸの画素電極１６の上面が露出する。

次いで、基板１１を純水で洗浄した後、例えば酸素プラズマ処理やＵＶオゾン処理等を施すことにより、ＥＬ素子形成領域Ｒelに露出する各画素電極１６の表面を、後述する正孔輸送材料や電子輸送性発光材料の有機化合物含有液に対して親液化する処理を施し、続いて、バンク１８の表面にＣＦ_４プラズマ処理を行い、バンク１８の表面を有機化合物含有液に対して撥液化する。なお、バンク１８自体に予めフッ素原子が含まれていれば、上記撥液化処理は必ずしも行わなくてもよいてもよい。

これにより、同一の基板１１上において、バンク１８の表面のみが撥液化処理され、当該バンク１８により画定された各画素形成領域Ｒpxに露出する画素電極１６の表面は撥液化されていない状態（親液性）が保持されるので、後述するように、有機化合物含有液を塗布して有機ＥＬ層１９（電子輸送性発光層１９ｂ）を形成する場合であっても、隣接するＥＬ素子形成領域Ｒelへの有機化合物含有液の漏出や乗り越えを防止することができ、隣接画素相互の混色を抑制して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の塗り分けが可能となる。

なお、本実施形態において使用する「撥液性」とは、後述する正孔輸送層１９ａとなる正孔輸送材料を含有する有機化合物含有液や、電子輸送性発光層１９ｂとなる電子輸送性発光材料を含有する有機化合物含有液、もしくは、これらの溶液に用いる有機溶媒を、基板上等に滴下して、接触角の測定を行った場合に、当該接触角が５０°以上になる状態と規定する。また、「撥液性」に対峙する「親液性」とは、本実施形態においては、上記接触角が４０°以下、好ましくは１０°以下になる状態と規定する。

次いで、上記バンク１８により囲まれた（画定された）各色のＥＬ素子形成領域Ｒelに対して、インクジェット法やノズルプリンティング法等を適用して、正孔輸送材料の溶液又は分散液を塗布した後、加熱乾燥させて正孔輸送層１９ａを形成する。続いて、当該正孔輸送層１９ａ上に電子輸送性発光材料の溶液又は分散液を塗布した後、加熱乾燥させて電子輸送性発光層１９ｂを形成する。これにより、図９（ｂ）に示すように、画素電極１６上に正孔輸送層１９ａ及び電子輸送性発光層１９ｂからなる有機ＥＬ層１９が積層形成される。

具体的には、有機高分子系の正孔輸送材料を含む有機化合物含有液として、例えばポリエチレンジオキシチオフェン／ポリスチレンスルホン酸水溶液（ＰＥＤＯＴ／ＰＳＳ；導電性ポリマーであるポリエチレンジオキシチオフェンＰＥＤＯＴと、ドーパントであるポリスチレンスルホン酸ＰＳＳを水系溶媒に分散させた分散液）を、上記画素電極１６上に塗布した後、加熱乾燥処理を行って溶媒を除去することにより、当該画素電極１６上に有機高分子系の正孔輸送材料を定着させて、担体輸送層である正孔輸送層１９ａを形成する。

また、有機高分子系の電子輸送性発光材料を含む有機化合物含有液として、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む発光材料を、テトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒或いは水に溶解した溶液を、上記正孔輸送層１９ａ上に塗布した後、加熱乾燥処理を行って溶媒を除去することにより、正孔輸送層１９ａ上に有機高分子系の電子輸送性発光材料を定着させて、担体輸送層であり発光層でもある電子輸送性発光層１９ｂを形成する。

その後、図９（ｃ）に示すように、少なくとも各表示画素ＰＩＸのＥＬ素子形成領域Ｒelを含む基板１１上に光透過性を有する導電層（透明電極層）を形成し、上記有機ＥＬ層１９（正孔輸送層１９ａ及び電子輸送性発光層１９ｂ）を介して各表示画素ＰＩＸの画素電極１６に対向する共通の対向電極（例えばカソード電極）２０を形成する。

具体的には、対向電極２０は、例えば蒸着法等により電子注入層となるバリウム、マグネシウム、リチウム等の金属材料からなる薄膜を形成した後、その上層にスパッタ法等によりＩＴＯ等の透明電極層を積層形成した、厚さ方向に透明な膜構造を適用することができる。ここで、対向電極２０は、上記画素電極１６に対向する領域のみならず、各ＥＬ素子形成領域Ｒelを画定するバンク１８上にまで延在する単一の導電層（べた電極）として形成される。

次いで、上記対向電極２０を形成した後、基板１１の一面側全域に保護絶縁膜（パッシベーション膜）としてシリコン酸化膜やシリコン窒化膜等からなる封止層２１をＣＶＤ法等を用いて形成することにより、図４（ａ）、図５に示したような断面構造を有する表示パネル１０が完成する。なお、図示を省略したが、図４（ａ）、図５に示したようなパネル構造に加えて、さらに、基板１１に対向するようにガラス基板等からなる封止蓋や封止基板が接合されているものであってもよい。

このような表示パネルの製造方法によれば、画素駆動回路ＤＣの各回路素子や配線層が形成された基板１１上に平坦化膜１５を介して有機ＥＬ素子ＯＬＥＤ（発光素子）が形成されたパネル構造において、画素駆動回路ＤＣ（トランジスタＴｒ１２のソース電極Ｔｒ１２ｓ）と有機ＥＬ素子ＯＬＥＤ（画素電極１６）とを接続するコンタクトホールＣＨ14内にバリアメタル１４を形成しておくことにより、当該コンタクトホールＣＨ14を形成するためのメタルマスクＭＳＫを除去する工程で、マスク剥離液による画素駆動回路ＤＣ（トランジスタＴｒ１２のソース電極Ｔｒ１２ｓ）の電極層へのダメージ（剥離や劣化）を防止することができ、画素駆動回路ＤＣと有機ＥＬ素子ＯＬＥＤとを良好な接合状態で電気的に接続することができる。

以下に、より具体的に説明する。
上述した背景技術においても説明したように、トップエミッション型の発光構造を有する場合のように、基板上に形成された薄膜トランジスタ等の回路素子からなる画素駆動回路の上層側に発光素子（有機ＥＬ素子）が形成されたパネル構造においては、基板表面の段差を緩和させるために平坦化膜を形成することが不可欠であり、この場合、平坦化膜の上層側と下層側に形成された導電層（例えば、画素駆動回路の薄膜トランジスタと有機ＥＬ素子の画素電極）間で電気的な導通を取るために、平坦化膜にコンタクトホールを設ける必要がある。

ここで、平坦化膜材料として市場で入手可能なものとして、熱硬化性を有する感光性（光硬化性）や非感光性の有機材料が知られている。感光性の有機材料は、基板上への成膜後に紫外線を照射して感光させることにより直接パターニングすることができるので、製造プロセスを簡素化することができるものの、平坦性（段差緩和性）にやや劣るという特徴を有している。一方、非感光性の有機材料においては、感光性の有機材料に比較して段差緩和性に優れるが、基板上への成膜後にドライエッチング法等で加工する必要があるという特徴を有している。

トップエミッション型の発光構造のように、平坦化膜上に発光素子を形成するパネル構造においては、発光素子の電極層や発光層を平滑な面に均一な膜厚で形成する必要があり、上記平坦化膜には特に高い段差緩和性能が求められるため、非感光性の有機材料を平坦化膜に適用することが望ましい。熱硬化性及び非感光性材料では平坦化膜を直接露光現像処理することができないため、平坦化膜上にマスクを形成してエッチング処理を行う必要がある。このとき、平坦化膜は膜厚がかなり厚いためエッチング処理により良好にパターニングすることが難しいという課題があった。

上述したように、非感光性の有機材料を平坦化膜に適用した場合においては、平坦化膜に上層側の発光素子と下層側の画素駆動回路とを電気的に接続するためのコンタクトホールを形成する場合、膜厚が厚い平坦化膜を異方性エッチングするために平坦化膜上にマスクを形成してドライエッチングする工程を必要とする。ここで、ドライエッチング用のマスクの形成方法としては、例えば、有機レジストを塗布した後、パターニングしてレジストマスクを形成する方法や、金属膜を形成後、パターニングしてメタルマスクを形成する方法等が知られている。

有機レジストをマスクにする方法においては、製造プロセスを簡素化（工程数を少なく）することができるが、平坦化膜にコンタクトホールを形成するためにドライエッチングを行う際に、有機材料からなる平坦化膜と一緒にレジストマスク（有機レジスト）がエッチングされてしまい、平坦化膜の平坦性やコンタクトホールの形状が損なわれるという問題を有していた。そのため、エッチング条件やガス種を検討して有機レジストのエッチングレートを平坦化膜よりも遅く設定する必要があった。

一方、メタルマスクを用いてドライエッチングする方法においては、平坦化膜とのエッチングレートが大きく異なるので、エッチング条件やガス種の選択の幅（製造条件の自由度）を広げることができる。また、メタルマスクとして用いる金属膜として、上述した画素駆動回路を形成するトランジスタＴｒ１１、Ｔｒ１２となるゲート電極又はソース、ドレイン電極を成膜する工程で用いるスパッタリングマシンを適用して、ゲート電極又はソース、ドレイン電極の少なくとも一部と同じ材料、例えばアルミニウム−チタン（ＡｌＴｉ）やアルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）等のアルミニウム合金層とクロム（Ｃｒ）等の遷移金属層からなる積層構造を使用することにより、同じ製造装置を適用でき、装置システムを簡素化できる。

ここで、メタルマスクとして、クロムの単層構造を使用することも考えられるが、この場合、膜張力が高いため厚く成膜することが不可能であり、酸素（Ｏ_２）雰囲気中でドライエッチングを行うと酸化されて剥離することがあるという問題を有していた。一方、メタルマスクとして上述したアルミニウム−チタン（ＡｌＴｉ）やアルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）を使用した場合、厚く成膜することができるので、酸素（Ｏ_２）雰囲気中でのドライエッチングにより剥離することはないが、ドライエッチング後にメタルマスクを剥離するためにマスク剥離液（エッチング液）に浸漬すると、平坦化膜の上層側の発光素子（有機ＥＬ素子）と電気的に接続される下層側の画素駆動回路の電極層（トランジスタＴｒ１２のソース電極Ｔｒ１２）等の表面がアルミニウム−チタン（ＡｌＴｉ）やアルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）等のアルミニウム合金層の遷移金属層により形成されているため、メタルマスクとともに、当該電極層が剥離したり劣化してしまうという問題を有していた。

そこで、本発明においては、上述した実施形態に示したように、画素駆動回路ＤＣの各回路素子（トランジスタＴｒ１１、Ｔｒ１２等）や配線層（データラインＬｄ、選択ラインＬｓ等）が形成された基板１１上に、非感光性の有機材料からなる平坦化膜１５を介して、有機ＥＬ素子ＯＬＥＤ（発光素子）が形成されたパネル構造を有する表示パネル１０において、画素駆動回路ＤＣの電極層（トランジスタＴｒ１２のソース電極Ｔｒ１２ｓ）と有機ＥＬ素子ＯＬＥＤ（画素電極１６）とを接続するコンタクトホールＣＨ14（ＣＨ14b）を平坦化膜１５に形成する工程に先立って、当該コンタクトホールＣＨ14を形成するためのメタルマスクＭＳＫを除去する工程で使用するマスク剥離液に対してエッチング耐性を有するバリアメタル１４を、画素駆動回路ＤＣの電極層上に形成する製造方法を適用している。

これにより、平坦化膜１５へのコンタクトホールＣＨ14（ＣＨ14b）の形成後に、当該コンタクトホールＣＨ14（ＣＨ14b）を形成するために平坦化膜１５上に形成されたメタルマスクＭＳＫをマスク剥離液により除去する工程で、画素駆動回路ＤＣの電極層はバリアメタル１４により被覆され、コンタクトホールＣＨ14（ＣＨ14b）内にはバリアメタル１４のみが露出するので、画素駆動回路ＤＣの電極層が直接マスク剥離液に晒されることによるダメージ（剥離や劣化）を防止することができ、画素駆動回路ＤＣと有機ＥＬ素子ＯＬＥＤとを良好な接合状態で電気的に接続することができる。

したがって、非感光性の有機材料からなる平坦化膜を適用して、画素駆動回路と発光素子間に形成される平坦化膜上面の平坦性を向上させることができるので、発光素子の電極層や発光層を平滑な面に均一な膜厚で形成して良好な表示特性を実現することができ、また、平坦化膜にコンタクトホールを形成する際に、メタルマスクを適用して製造条件の自由度を高めることができるとともに、画素駆動回路の電極層等へのダメージを防止することができるので、効率的な製造条件で、画素駆動回路と発光素子とを良好に電気的に接続することができ、信頼性の高い表示パネルを実現することができる。

なお、上述した実施形態においては、トップエミッション型の発光構造を有する表示パネル（有機ＥＬ素子）について説明したが、本発明はこれに限定されるものではなく、有機ＥＬ素子ＯＬＥＤとして、光透過特性を有する画素電極１６及び光反射特性を有する対向電極２０を適用して、有機ＥＬ層１９において発光した光が、直接、あるいは、対向電極２０で反射して、画素電極１６、透明な平坦化膜１５及び透明な基板１１を介して、基板１１（表示パネル１０）の他面側（図４、図５の図面下方）に出射されるボトムエミッション型の発光構造を有する発光素子を適用するものであってもよい。

また、上述した実施形態においては、発光機能層である有機ＥＬ層１９として、正孔輸送層１９ａ及び電子輸送性発光層１９ｂを積層形成したデバイス構造について説明したが、これに限定されるものではなく、正孔輸送性発光層及び電子輸送層を有しているもの、また、正孔輸送性兼電子輸送性発光層の単層のみのもの、あるいは、正孔輸送層、発光層、電子輸送層の三層構造を有しているもの、さらには、インターレイヤ等のその他の介在層を有する積層構造を有しているものであってもよい。

また、上述した実施形態においては、画素電極１６を有機ＥＬ素子ＯＬＥＤのアノード電極とした場合について説明したが、本発明はこれに限定されるものではなく、カソード電極とするものであってもよい。この場合、有機ＥＬ層１９は、画素電極１６に接する担体輸送層が電子輸送性の層であればよい。
上述した実施形態においては、選択ラインＬｓに接続された端子パッドＰＬｓ及び電源電圧ラインＬｖに接続された端子パッドＰＬｖにおいて、バリアメタル１４ｓ、１４ｖを設け、さらに、データラインＬｄの端子上に保護絶縁膜１３に開口部を設け、データラインＬｄの端子の表面を覆うようにバリアメタル１４同様のバリアメタルを形成することによって保護することができるようにしたが、画素電極と接続するトランジスタの電極、選択ラインＬｓ、電源電圧ラインＬｖ、データラインＬｄのいずれか１つのみの上にバリアメタルを形成してもよいし、適宜複数組み合わせてバリアメタルを形成してもよい。

本発明に係る表示パネルの画素配列状態の一例を示す概略平面図である。 本発明に係る表示パネルに２次元配列される表示画素（発光素子及び画素駆動回路）の回路構成例を示す等価回路図である。 本発明に係る表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。 本実施形態に係る平面レイアウトを有する表示画素におけるIVＡ−IVＡ断面を示す概略断面図である。 本実施形態に係る平面レイアウトを有する表示画素におけるＶＢ−ＶＢ断面を示す概略断面図である。 本実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その１）である。 本実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その２）である。 本実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その３）である。 本実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その４）である。

符号の説明

１０ 表示パネル
１１ 基板
１２ ゲート絶縁膜
１３ 保護絶縁膜
１４ バリアメタル
１５ 平坦化膜
１６ 画素電極
１７ 層間絶縁膜
１８ バンク
１９ 有機ＥＬ層
２０ 対向電極
ＤＣ 画素駆動回路
ＯＬＥＤ 有機ＥＬ素子
Ｌｄ データライン
Ｌｓ 選択ライン
Ｌｖ 電源電圧ライン
ＭＳＫ メタルマスク

Claims (12)

1. 基板上に形成された機能素子と、
   前記機能素子の電極層上の所定の領域に接続するように形成された導電性のバリア層と、
   前記バリア層を被覆するように前記基板上に形成された平坦化膜と、
   前記平坦化膜に形成された開口部内において前記バリア層を介して前記電極層に接続されるとともに、前記開口部から前記平坦化膜上に延在して形成される画素電極と、
   を有していることを特徴とする表示パネル。
2. 前記バリア層は、前記電極層をパターニングする際に使用するエッチング液に対して耐性を有する導電性材料により形成されていることを特徴とする請求項１記載の表示パネル。
3. 前記機能素子と前記画素電極は、前記平坦化膜を介して、平面的に重なるように形成されていることを特徴とする請求項１又は２記載の表示パネル。
4. 前記平坦化膜は、非感光性の有機材料により形成されていることを特徴とする請求項１乃至３のいずれかに記載の表示パネル。
5. 前記表示パネルは、複数の表示画素が配列され、
   前記表示画素は、前記機能素子を含み、所定の駆動電流を流す画素駆動回路と、前記画素電極を含み、前記駆動電流に応じた輝度階調で発光する発光素子と、有していることを特徴とする請求項１乃至４のいずれかに記載の表示パネル。
6. 前記発光素子は、発光機能層と、該発光機能層を介して対向して配置された前記画素電極及び対向電極と、を有する有機エレクトルミネッセンス素子であることを特徴とする請求項１乃至５のいずれかに記載の表示パネル。
7. 前記画素電極は、前記発光機能層において発光した光を反射する導電層を含んで形成され、前記対向電極は、前記発光機能層において発光した光を透過する導電層により形成されていることを特徴とする請求項６記載の表示パネル。
8. 基板上の配線の端子上の所定領域に接続するように形成された導電性のバリア層と、
   前記バリア層を被覆するように前記基板上に形成された平坦化膜と、
   前記平坦化膜に形成された開口部内において前記バリア層を介して前記配線の端子に接続されるとともに、前記開口部から前記平坦化膜上に延在して形成される配線パッド層と、
   を有していることを特徴とする表示パネル。
9. 基板上に設けられた機能素子の電極層上の所定の領域に導電性のバリア層を形成する工程と、
   前記バリア層を被覆するように平坦化膜を形成する工程と、
   エッチングマスクを用いて前記平坦化膜に前記バリア層が露出する開口部を形成する工程と、
   所定のマスク剥離液を用いて前記エッチングマスクを除去した後、前記開口部内において前記バリア層を介して前記電極層に接続されるとともに、前記開口部から前記平坦化膜上に延在する画素電極を形成する工程と、
   を含むことを特徴とする表示パネルの製造方法。
10. 前記エッチングマスクは、前記電極層の少なくとも最上層と同一の導電性材料により形成され、前記バリア層は、前記電極層をパターニングする際に使用するエッチング液に対して耐性を有する導電性材料により形成されていることを特徴とする請求項９記載の表示パネルの製造方法。
11. 前記平坦化膜は、非感光性の有機材料により形成されていることを特徴とする請求項９又は１０記載の表示パネルの製造方法。
12. 基板上に設けられた配線の端子上の所定の領域に導電性のバリア層を形成する工程と、
    前記バリア層を被覆するように平坦化膜を形成する工程と、
    エッチングマスクを用いて前記平坦化膜に前記バリア層が露出する開口部を形成する工程と、
    所定のマスク剥離液を用いて前記エッチングマスクを除去した後、前記開口部内において前記バリア層を介して前記端子に接続されるとともに、前記開口部から前記平坦化膜上に延在する端子パッド層を形成する工程と、
    を含むことを特徴とする表示パネルの製造方法。

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