JPH01284831A - アクティブマトリックス基板 - Google Patents
アクティブマトリックス基板Info
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- JPH01284831A JPH01284831A JP63115558A JP11555888A JPH01284831A JP H01284831 A JPH01284831 A JP H01284831A JP 63115558 A JP63115558 A JP 63115558A JP 11555888 A JP11555888 A JP 11555888A JP H01284831 A JPH01284831 A JP H01284831A
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- 239000011159 matrix material Substances 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 title claims abstract description 41
- 239000010408 film Substances 0.000 claims abstract description 63
- 230000001681 protective effect Effects 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000010409 thin film Substances 0.000 claims abstract description 9
- 238000009413 insulation Methods 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 4
- 239000002184 metal Substances 0.000 description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 239000011521 glass Substances 0.000 description 7
- 229910004205 SiNX Inorganic materials 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 101100268333 Solanum lycopersicum TFT8 gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001404 mediated effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/136259—Repairing; Defects
- G02F1/136263—Line defects
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多数の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌ
ｍＴｒａｎｓ ｉｓ ｔｏｒ）が絶縁性基板上にマトリ
ックス状に形成され、液晶等と組み合わせて、アクティ
ブマトリックス表示等を構成するアクティブマトリック
ス基手反に関する。
ｍＴｒａｎｓ ｉｓ ｔｏｒ）が絶縁性基板上にマトリ
ックス状に形成され、液晶等と組み合わせて、アクティ
ブマトリックス表示等を構成するアクティブマトリック
ス基手反に関する。
（従来の技術）
近時、液晶等を用いた大容量表示装置に、多数の薄膜ト
ランジスタ（以下ＴＰＴと略称する）を用いたアクティ
ブマトリックス基板が使用されている。該アクティブマ
トリックス基板は、第５図に示すように、液晶表示セル
を構成する絶縁性基板に、多数の絵素電極８１．８１．
・・・がマトリックス状に配設されており、また、各絵
素電極８１に隣接して多数のＴ Ｆ Ｔ８２．８２．・
・・が、マトリックス状に配設されている。各ＴＦＴ８
２のドレイン電極は各絵素電極８１に電気的に接続され
ており、各ＴＦＴ８２は各絵素電極８１のスイッチング
素子として機能する。
ランジスタ（以下ＴＰＴと略称する）を用いたアクティ
ブマトリックス基板が使用されている。該アクティブマ
トリックス基板は、第５図に示すように、液晶表示セル
を構成する絶縁性基板に、多数の絵素電極８１．８１．
・・・がマトリックス状に配設されており、また、各絵
素電極８１に隣接して多数のＴ Ｆ Ｔ８２．８２．・
・・が、マトリックス状に配設されている。各ＴＦＴ８
２のドレイン電極は各絵素電極８１に電気的に接続され
ており、各ＴＦＴ８２は各絵素電極８１のスイッチング
素子として機能する。
絶縁性基板上には、一方向に列をなす各ＴＦＴ８２のゲ
ート電極に電気的に接続されるように、複数の走査線８
３．８３．・・・が平行に配線されている。
ート電極に電気的に接続されるように、複数の走査線８
３．８３．・・・が平行に配線されている。
また、絶縁性基板上には、各走査線８３とは絶縁状態で
直交するように、複数のデータ線８４．８４．・・・が
平行に配線されている。各データ線８４は、各データ線
８４方向に列をなす各ＴＦＴ８２のソース電極に電気的
に接続されている。
直交するように、複数のデータ線８４．８４．・・・が
平行に配線されている。各データ線８４は、各データ線
８４方向に列をなす各ＴＦＴ８２のソース電極に電気的
に接続されている。
このようなアクティブマトリックス基板は２例えば液晶
層が積層されて、液晶表示装置として使用される。この
場合、該アクティブマトリックス基板の各ＴＰＴは線順
次方式にて駆動され、各走査線８３には走査信号が入力
されると共に、各データ線８４にはデータ信号が入力さ
れる。そして、走査信号とデータ信号の両者が入力され
たＴＦＴ８２が動作して該ＴＦＴ８２に接続された絵素
電極８１に電圧が印加される。これにより、液晶層にお
ける該絵素電極８１に対向する部分が電気光学的に動作
して、所定のマトリックス表示が得られる。
層が積層されて、液晶表示装置として使用される。この
場合、該アクティブマトリックス基板の各ＴＰＴは線順
次方式にて駆動され、各走査線８３には走査信号が入力
されると共に、各データ線８４にはデータ信号が入力さ
れる。そして、走査信号とデータ信号の両者が入力され
たＴＦＴ８２が動作して該ＴＦＴ８２に接続された絵素
電極８１に電圧が印加される。これにより、液晶層にお
ける該絵素電極８１に対向する部分が電気光学的に動作
して、所定のマトリックス表示が得られる。
（発明が解決しようとする課題）
このようなアクティブマトリックス基板では。
通常、走査線８３およびデータ線８４は、絶縁性基板上
に積層された導電性金属膜にて構成される。そして、走
査線８３とデータ線８４との各交点に対応して配設され
た各ＴＦＴ８２は、前述のように線順次方式で駆動され
るため、各走査線８３と各データ線８４とのリークを防
止するために、相互に絶縁状態とされている。
に積層された導電性金属膜にて構成される。そして、走
査線８３とデータ線８４との各交点に対応して配設され
た各ＴＦＴ８２は、前述のように線順次方式で駆動され
るため、各走査線８３と各データ線８４とのリークを防
止するために、相互に絶縁状態とされている。
走査線８３とデータ線８４との交差部において１両者が
ショートすることを防止するために、各交差部には、ア
モルファスシリコン（以下ａ−３ｉと略称する）半導体
膜と保護絶縁膜を介在させて。
ショートすることを防止するために、各交差部には、ア
モルファスシリコン（以下ａ−３ｉと略称する）半導体
膜と保護絶縁膜を介在させて。
走査線８３とデータ線８４との間を確実に絶縁している
。ａ−３ｔ半導体膜および保護絶縁膜は、絶縁性基板上
に形成された金属膜製のデータ線８４における走査線８
３との交差部上に順次積層され、その保護絶縁膜上に例
えば金属膜製の走査線８３が積層されている。従って、
走査線８３は、データ線８４との交差部がａ−３ｉ膜お
よび保護絶縁膜の膜厚骨だけ盛り上がった状態となり、
この交差部を除いた部分とは段差が形成される。そして
、この段差部にて走査線８３を構成する導電性金属膜が
剥がれて断線するおそれがある。
。ａ−３ｔ半導体膜および保護絶縁膜は、絶縁性基板上
に形成された金属膜製のデータ線８４における走査線８
３との交差部上に順次積層され、その保護絶縁膜上に例
えば金属膜製の走査線８３が積層されている。従って、
走査線８３は、データ線８４との交差部がａ−３ｉ膜お
よび保護絶縁膜の膜厚骨だけ盛り上がった状態となり、
この交差部を除いた部分とは段差が形成される。そして
、この段差部にて走査線８３を構成する導電性金属膜が
剥がれて断線するおそれがある。
このような断線を防止するために、絶縁性基板上に走査
線８３やデータ線８４を形成する金属膜、およびａ−３
ｉ膜、保護絶縁膜を形成する際に５種々の工夫がなされ
ている。しがし、走査線８３の断線を完全に防止するこ
とができない。そして、このような断線は、アクティブ
マトリックス表示の際に表示部に線状欠陥として表れ９
表示性能を著しく低下させる。このような断線を有する
アクティブマトリックス基板は、アクティブマトリック
ス表示に使用できず、該アクティブマトリックス基板の
歩留りが著しく低下する。
線８３やデータ線８４を形成する金属膜、およびａ−３
ｉ膜、保護絶縁膜を形成する際に５種々の工夫がなされ
ている。しがし、走査線８３の断線を完全に防止するこ
とができない。そして、このような断線は、アクティブ
マトリックス表示の際に表示部に線状欠陥として表れ９
表示性能を著しく低下させる。このような断線を有する
アクティブマトリックス基板は、アクティブマトリック
ス表示に使用できず、該アクティブマトリックス基板の
歩留りが著しく低下する。
本発明は、上記従来の問題を解決するものであり、その
目的は、アクティブマトリックス表示する際に、線状欠
陥等の発生を極力抑制することができ、従って、アクテ
ィブマトリックス表示の性能に優れたアクティブマトリ
ックス基板を提供することにある。
目的は、アクティブマトリックス表示する際に、線状欠
陥等の発生を極力抑制することができ、従って、アクテ
ィブマトリックス表示の性能に優れたアクティブマトリ
ックス基板を提供することにある。
（課題を解決するための手段）
本発明のアクティブマトリックス基板は、絶縁性基板上
にマトリクス状に配設された複数の絵素電極と、各絵素
電極の配設方向の一方に平行するように配線された複数
の走査線と、各走査線とは直交するように配線され、各
走査線とは絶縁状態で交差する複数のデータ線と、前記
絵素電極にそれぞれのドレイン電極が電気的に接続され
るようにマトリクス状に配設されており、それぞれのソ
ース電極が走査線に接続されると共に、それぞれのゲー
ト電極がデータ線に接続された複数の薄膜トランジスタ
と、前記各走査線、各データ線のいずれか一方の配線と
両端が電気的に接続され、他方の配線と交差するバイパ
ス線と、該バイパス線と所定配線との交差部、および各
配線同士の交差部に、それぞれ独立して介在された半導
体膜と保護絶縁膜との積層構造と、を具備してなり、そ
のことにより上記目的が達成される。
にマトリクス状に配設された複数の絵素電極と、各絵素
電極の配設方向の一方に平行するように配線された複数
の走査線と、各走査線とは直交するように配線され、各
走査線とは絶縁状態で交差する複数のデータ線と、前記
絵素電極にそれぞれのドレイン電極が電気的に接続され
るようにマトリクス状に配設されており、それぞれのソ
ース電極が走査線に接続されると共に、それぞれのゲー
ト電極がデータ線に接続された複数の薄膜トランジスタ
と、前記各走査線、各データ線のいずれか一方の配線と
両端が電気的に接続され、他方の配線と交差するバイパ
ス線と、該バイパス線と所定配線との交差部、および各
配線同士の交差部に、それぞれ独立して介在された半導
体膜と保護絶縁膜との積層構造と、を具備してなり、そ
のことにより上記目的が達成される。
（実施例）
以下に本発明を実施例について説明する。
本発明のアクティブマトリックス基板は、第１図および
第２図に示すように、透明な絶縁性のガラス基板１０上
に２例えばＩ Ｔ Ｏ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉ
ｄｅ）膜で形成された矩形状の多数の絵素電極３０が７
マトリツクス状に配設されており、各絵素電極３０の一
部は、その各隅部近傍に配設された薄膜トランジスタ（
ＴＰＴ）２０のドレイン電極２１を構成している。
第２図に示すように、透明な絶縁性のガラス基板１０上
に２例えばＩ Ｔ Ｏ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉ
ｄｅ）膜で形成された矩形状の多数の絵素電極３０が７
マトリツクス状に配設されており、各絵素電極３０の一
部は、その各隅部近傍に配設された薄膜トランジスタ（
ＴＰＴ）２０のドレイン電極２１を構成している。
各ＴＦＴ２０は、ガラス基板１０上に、各絵素電極３０
のドレイン電極２１を構成する部分に若干の間隙をあけ
て配設された例えばＩＴＯ膜製のソース電極２２を有す
る。該ソース電極２２は後述のデータ線４０の一部を構
成する。該ソース電極２２上およびドレイン電極２１上
には、ｎ゛型のアモルファスシリコン膜（以下、ａ−３
ｉ（ｎ”）膜と略称する）２３が積層されており、該ａ
−３ｔ（ｎ”）膜２３上。
のドレイン電極２１を構成する部分に若干の間隙をあけ
て配設された例えばＩＴＯ膜製のソース電極２２を有す
る。該ソース電極２２は後述のデータ線４０の一部を構
成する。該ソース電極２２上およびドレイン電極２１上
には、ｎ゛型のアモルファスシリコン膜（以下、ａ−３
ｉ（ｎ”）膜と略称する）２３が積層されており、該ａ
−３ｔ（ｎ”）膜２３上。
およびソース電極２２とドレイン電極２１との間のガラ
ス基板１０上に真性アモルファスシリコン膜（以下、ａ
−３ｉ（ｉ）膜と略称する）２４が、断面凹状に積層さ
れている。
ス基板１０上に真性アモルファスシリコン膜（以下、ａ
−３ｉ（ｉ）膜と略称する）２４が、断面凹状に積層さ
れている。
該ａ−３ｉ （ｉ）膜２４上には２例えば窒化シリコ
ン（ＳｉＮｘ）にて構成されたゲート絶縁膜２５が積層
されている。該ゲート絶縁膜２５上面には。
ン（ＳｉＮｘ）にて構成されたゲート絶縁膜２５が積層
されている。該ゲート絶縁膜２５上面には。
断面Ｖ字状の凹溝が形成されている。そして、該ゲート
絶縁膜２５上にゲートメタルであるＴｉ膜にて構成され
たゲート電極２６が積層されて、ＴＰＴ２０が構成され
ている。
絶縁膜２５上にゲートメタルであるＴｉ膜にて構成され
たゲート電極２６が積層されて、ＴＰＴ２０が構成され
ている。
各ＴＦＴ２０におけるＩＴＯ膜のソース電極２２は。
ガラス基板１０上に適当な間隔をあけて相互に平行に配
線されたＩＴＯ膜でなる複数のデータ線４０゜４０、・
・・の１本にそれぞれ一体となっている。絶縁性基板１
０上には、各データ線４０とはそれぞれ直交して格子状
となるように複数の走査線５ｏが平行に配線されている
。各走査線５０は、各ＴＰＴ２０のゲート電極２６と同
様に、Ｔｉ膜にて形成されており。
線されたＩＴＯ膜でなる複数のデータ線４０゜４０、・
・・の１本にそれぞれ一体となっている。絶縁性基板１
０上には、各データ線４０とはそれぞれ直交して格子状
となるように複数の走査線５ｏが平行に配線されている
。各走査線５０は、各ＴＰＴ２０のゲート電極２６と同
様に、Ｔｉ膜にて形成されており。
１本の走査線５０は、その配線方向に並設された各ＴＰ
Ｔ２０のゲート電極２６にそれぞれ一体となっている。
Ｔ２０のゲート電極２６にそれぞれ一体となっている。
各走査線５０とデータ線４０とのそれぞれの交差部には
、第３図に示すように、それぞれが相互に絶縁状態とな
るように、データ線４０上に、ａ−３ｔ（ｎ” ）膜６
１． ａ−３ｉ （ｉ）膜６２および５ｉＮＸの保
護絶縁膜６３にて構成された積層構造Ａが。
、第３図に示すように、それぞれが相互に絶縁状態とな
るように、データ線４０上に、ａ−３ｔ（ｎ” ）膜６
１． ａ−３ｉ （ｉ）膜６２および５ｉＮＸの保
護絶縁膜６３にて構成された積層構造Ａが。
介在されている。
各走査線５０には、該走査線５０と交差する各データ線
４０とは絶縁状態で交差するように、バイパス線５１の
各端部が接続されている。該バイパス線５１とデータ線
４０との交差部には、第３図に示す各走査線５０とデー
タ線との交差部と同様に、データ線４０上に、ａ−３ｉ
（ｎ”）膜６１． ａ−３ｔ （ｉ）膜６２．およ
びＳ ｉＮｘの保護絶縁膜６３にて構成された積層構造
Ｂが、介在されている。そして、前述した各走査線５０
と各データ線４０との交差部におけるａ−３ｔ（ｎ”）
膜６１． ａ−３ｔ （ｉ）膜６２゜およびＳｉＮ
ｘの保護絶縁膜６３の積層構造Ａと。
４０とは絶縁状態で交差するように、バイパス線５１の
各端部が接続されている。該バイパス線５１とデータ線
４０との交差部には、第３図に示す各走査線５０とデー
タ線との交差部と同様に、データ線４０上に、ａ−３ｉ
（ｎ”）膜６１． ａ−３ｔ （ｉ）膜６２．およ
びＳ ｉＮｘの保護絶縁膜６３にて構成された積層構造
Ｂが、介在されている。そして、前述した各走査線５０
と各データ線４０との交差部におけるａ−３ｔ（ｎ”）
膜６１． ａ−３ｔ （ｉ）膜６２゜およびＳｉＮ
ｘの保護絶縁膜６３の積層構造Ａと。
該バイパス線５１と各データ線４０との交差部における
ａ Ｓｉ （ｎ’ ）Ｄｉ６１． ａ−３ｔ （
ｉ）膜６２゜およびＳｉＮｘの保護絶縁膜６３の積層構
造Ｂは。
ａ Ｓｉ （ｎ’ ）Ｄｉ６１． ａ−３ｔ （
ｉ）膜６２゜およびＳｉＮｘの保護絶縁膜６３の積層構
造Ｂは。
それぞれ分離されて独立状態となっている。
このような構成のアクティブマトリックス基板は２次の
ように製造される。透明な絶縁性ガラス基板１０上に、
１０００人の膜厚のＩＴＯ膜をスパッタリングにより
形成する。次いで、該■Ｔｏ膜上にプラズマＣＶＤ法に
より４５０人の膜厚のａ−３ｉ（ｎ゛）を積層した後に
、これら２層を第４図に実線で示すように、絵素電極３
０．データ線４０．およびＴＦＴ２０のソース電極２２
とドレイン電極２１に相当する形状にホトリソグラフィ
法によりバターニングする。
ように製造される。透明な絶縁性ガラス基板１０上に、
１０００人の膜厚のＩＴＯ膜をスパッタリングにより
形成する。次いで、該■Ｔｏ膜上にプラズマＣＶＤ法に
より４５０人の膜厚のａ−３ｉ（ｎ゛）を積層した後に
、これら２層を第４図に実線で示すように、絵素電極３
０．データ線４０．およびＴＦＴ２０のソース電極２２
とドレイン電極２１に相当する形状にホトリソグラフィ
法によりバターニングする。
このような状態で、プラズマＣＶＤ法により３００人の
膜厚のａ−３ｉ （ｎ” ） 、 ４８００人の膜厚
のＳｉＮｘ膜を、ガラス基板１０全面上に連続的に形成
した後に、第４図に二点鎖線で示すように、ＴＦＴ２０
に相当する部分およびデータ線４ｏと走査線５゜との交
差部の積層構造Ａ、さらにはデータ線４ｏとバイパス線
５１との交差部の積層構造Ｂに相当する部分がそれぞれ
独立して残るように、ＳｉＮｘ膜。
膜厚のａ−３ｉ （ｎ” ） 、 ４８００人の膜厚
のＳｉＮｘ膜を、ガラス基板１０全面上に連続的に形成
した後に、第４図に二点鎖線で示すように、ＴＦＴ２０
に相当する部分およびデータ線４ｏと走査線５゜との交
差部の積層構造Ａ、さらにはデータ線４ｏとバイパス線
５１との交差部の積層構造Ｂに相当する部分がそれぞれ
独立して残るように、ＳｉＮｘ膜。
ａ−３ｉ （ｉ）膜およびａ−３ｉ （ｎ” ）膜
を工ツチングする。その後、ガラス基板１０の全面にゲ
ートメタルであるＴｉ膜を３０００人の膜厚で形成し。
を工ツチングする。その後、ガラス基板１０の全面にゲ
ートメタルであるＴｉ膜を３０００人の膜厚で形成し。
該ゲートメタルであるＴｉ膜を、第４図に破線で示すよ
うに、ＴＰＴ２０におけるゲート電極２６．走査線５０
．およびバイパス線５１に相当する形状にパターニング
する。これにより、前述した構成を有する本発明のアク
ティブマトリックス基板が製造される。
うに、ＴＰＴ２０におけるゲート電極２６．走査線５０
．およびバイパス線５１に相当する形状にパターニング
する。これにより、前述した構成を有する本発明のアク
ティブマトリックス基板が製造される。
このような本発明のアクティブマトリックス基板は１例
えば、液晶層が積層されて、液晶表示装置として使用さ
れる。該アクティブマトリックス基板の各ＴＦＴ２０は
、線順次駆動方式にて駆動され、各走査線５０から人力
される走査信号および各データ線４０から入力されるデ
ータ信号にて各ＴＦＴ２０が動作し、該ＴＦＴ２０に接
続された絵素電極３０に電力が印加される。これにより
、該絵素電極３０に対向する液晶層部分が電気光学的に
動作して。
えば、液晶層が積層されて、液晶表示装置として使用さ
れる。該アクティブマトリックス基板の各ＴＦＴ２０は
、線順次駆動方式にて駆動され、各走査線５０から人力
される走査信号および各データ線４０から入力されるデ
ータ信号にて各ＴＦＴ２０が動作し、該ＴＦＴ２０に接
続された絵素電極３０に電力が印加される。これにより
、該絵素電極３０に対向する液晶層部分が電気光学的に
動作して。
所定のマトリックス表示が得られる。
（発明の効果）
本発明のアクティブマトリックス基板は、二のように、
相互に直交するように配線されたデータ線と走査線が、
それぞれの交差部以外に、いずれか一方の配線とは電気
的に接線されたバイパス線が他方の配線と交差している
ため、データ線と走査線との交差部において、いずれか
の配線を構成する金属膜が剥がれて断線しても、その配
線はバイパス線により電気的に接続されている。しかも
。
相互に直交するように配線されたデータ線と走査線が、
それぞれの交差部以外に、いずれか一方の配線とは電気
的に接線されたバイパス線が他方の配線と交差している
ため、データ線と走査線との交差部において、いずれか
の配線を構成する金属膜が剥がれて断線しても、その配
線はバイパス線により電気的に接続されている。しかも
。
バイパス線と所定の配線との交差部の半導体膜と保護絶
縁膜との積層構造と、各配線同士の交差部の半導体膜と
保護絶縁膜との積層構造とが、それぞれ独立しているた
め、それぞれの交差部における半導体膜、保護絶縁膜の
いずれかの剥離によって生じる断線の確率が著しく抑制
される。従って。
縁膜との積層構造と、各配線同士の交差部の半導体膜と
保護絶縁膜との積層構造とが、それぞれ独立しているた
め、それぞれの交差部における半導体膜、保護絶縁膜の
いずれかの剥離によって生じる断線の確率が著しく抑制
される。従って。
本発明のアクティブマトリックス基板によりアクティブ
マトリックス表示する際に、線状欠陥の発生を極力抑制
することができ、該アクティブマトリックス基板の歩留
りは著しく向上する。
マトリックス表示する際に、線状欠陥の発生を極力抑制
することができ、該アクティブマトリックス基板の歩留
りは著しく向上する。
４ ′ の なｉ″Ｉ
第１図は本発明のアクティブマトリックス基板の要部平
面図、第２図は第１図の■−■線における断面図、第３
図は第１図の■−■における断面図、第４図は本発明の
アクティブマトリックス基板の製造工程を説明するため
の要部平面図、第５図は従来のアクティブマトリックス
基板を模式的に示す平面図である。
面図、第２図は第１図の■−■線における断面図、第３
図は第１図の■−■における断面図、第４図は本発明の
アクティブマトリックス基板の製造工程を説明するため
の要部平面図、第５図は従来のアクティブマトリックス
基板を模式的に示す平面図である。
１０・・・ガラス基板、２０・・・ＴＦＴ、２１・・・
ドレイン電極、 ２２・・・ソース電極、 ２３．６ｌ
−ａ−３ｉ （ｎ” ）膜、 ２４．６２−ａ−３ｉ
（ｉ ）膜、 ２５−・・ゲート絶縁膜、２６・・・
ゲート電極、３０・・・絵素電極、４０・・・データ線
、５０・・・走査線、５１・・・バイパス線、６３・・
・保護絶縁膜、Ａ、Ｂ・・・積層構造。
ドレイン電極、 ２２・・・ソース電極、 ２３．６ｌ
−ａ−３ｉ （ｎ” ）膜、 ２４．６２−ａ−３ｉ
（ｉ ）膜、 ２５−・・ゲート絶縁膜、２６・・・
ゲート電極、３０・・・絵素電極、４０・・・データ線
、５０・・・走査線、５１・・・バイパス線、６３・・
・保護絶縁膜、Ａ、Ｂ・・・積層構造。
以上
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板上にマトリクス状に配設された複数の絵
素電極と、 各絵素電極の配設方向の一方に平行するように配線され
た複数の走査線と、 各走査線とは直交するように配線され、各走査線とは絶
縁状態で交差する複数のデータ線と、前記絵素電極にそ
れぞれのドレイン電極が電気的に接続されるようにマト
リクス状に配設されており、それぞれのソース電極が走
査線に接続されると共に、それぞれのゲート電極がデー
タ線に接続された複数の薄膜トランジスタと、 前記各走査線、各データ線のいずれか一方の配線と両端
が電気的に接続され、他方の配線と交差するバイパス線
と、 該バイパス線と所定配線との交差部、および各配線同士
の交差部に、それぞれ独立して介在された半導体膜と保
護絶縁膜との積層構造と、 を具備するアクティブマトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115558A JPH01284831A (ja) | 1988-05-12 | 1988-05-12 | アクティブマトリックス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115558A JPH01284831A (ja) | 1988-05-12 | 1988-05-12 | アクティブマトリックス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01284831A true JPH01284831A (ja) | 1989-11-16 |
Family
ID=14665513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115558A Pending JPH01284831A (ja) | 1988-05-12 | 1988-05-12 | アクティブマトリックス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01284831A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462792B1 (en) | 1995-09-28 | 2002-10-08 | Sharp Kabushiki Kaisha | Active-matrix liquid crystal display device and method for compensating for defective display lines |
| WO2004086487A1 (ja) * | 2003-03-26 | 2004-10-07 | Semiconductor Energy Laboratory Co. Ltd. | 半導体装置およびその作製方法 |
| JP2009186986A (ja) * | 2008-02-04 | 2009-08-20 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタ液晶ディスプレイのアレイ基板の画素構造 |
| GB2558766A (en) * | 2016-11-30 | 2018-07-18 | Lg Display Co Ltd | Display device |
-
1988
- 1988-05-12 JP JP63115558A patent/JPH01284831A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462792B1 (en) | 1995-09-28 | 2002-10-08 | Sharp Kabushiki Kaisha | Active-matrix liquid crystal display device and method for compensating for defective display lines |
| WO2004086487A1 (ja) * | 2003-03-26 | 2004-10-07 | Semiconductor Energy Laboratory Co. Ltd. | 半導体装置およびその作製方法 |
| JPWO2004086487A1 (ja) * | 2003-03-26 | 2006-06-29 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US7554117B2 (en) | 2003-03-26 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7955910B2 (en) | 2003-03-26 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4869601B2 (ja) * | 2003-03-26 | 2012-02-08 | 株式会社半導体エネルギー研究所 | 半導体装置および半導体装置の作製方法 |
| JP2009186986A (ja) * | 2008-02-04 | 2009-08-20 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタ液晶ディスプレイのアレイ基板の画素構造 |
| GB2558766A (en) * | 2016-11-30 | 2018-07-18 | Lg Display Co Ltd | Display device |
| US10236335B2 (en) | 2016-11-30 | 2019-03-19 | Lg Display Co., Ltd. | Display device |
| GB2558766B (en) * | 2016-11-30 | 2020-01-08 | Lg Display Co Ltd | Display device with redundancy structure |
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