TW204414B - - Google Patents

Download PDF

Info

Publication number
TW204414B
TW204414B TW080103075A TW80103075A TW204414B TW 204414 B TW204414 B TW 204414B TW 080103075 A TW080103075 A TW 080103075A TW 80103075 A TW80103075 A TW 80103075A TW 204414 B TW204414 B TW 204414B
Authority
TW
Taiwan
Prior art keywords
film
field
thin film
silicon
source
Prior art date
Application number
TW080103075A
Other languages
English (en)
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Application granted granted Critical
Publication of TW204414B publication Critical patent/TW204414B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Description

204414
A B 經濟部中央標準局員工消費合作社印製 五、發明説明(1 ) (産業上利用範圍) 本發明特別是有關於一種應用在活性矩陣型之液晶顯 示器或影像感測器或3次元積體電路的薄膜電晶體。 (先前技術) 茲參照第2圖來説明習知薄膜電晶醴之構造的一實施 例。該圖傜通道(channel)方向的構造斷面圖,而在玻 璃,石英,藍寶石(sapphire)等之絶線基板201上形成 由添加有給予體(donor)或接受體(acceptor)等不純物 之多晶矽,非晶矽等之矽薄膜所構成之源極領域202以 及汲極領域203。在接於該源極領域端之上倒舟汲極領 域之上側,而如連接兩者般地設有由多晶矽或非晶矽等 之矽薄膜所構成之通道領域204。又由金靨,透明導電膜 等所構成之源電極205即接於源極領域202,而同樣地漏4 電極206亦接於汲極領域203。將此整體,以矽氣化膜等 之絶緣膜所構成之閘絶緣膜207被覆。於其上,由金屬, 透明導電膜等所構成之閘電極208被設置成在源極領域 202及汲極領域203之雙方,且至少一部分被遮覆著。又 閘絶緣膜207乃兼作為用以保持配線間之絶綠的層間絶 緣膜。 (本發明所欲解決的問題) 但是在上述習用技術中則具有以下的問題。 第3圖偽表具有第2圖所說明之構造之薄膜電晶體之 持性的圖形。横軸偽閘電壓Vgs,而縱軸則為汲棰電流 Id之對數值。在此當電晶賭為OFF狀態時,則稱流經源 極,汲極間之電流為OFF電流I off ,而當電晶體為0H狀 -3- 本紙張尺度適用中國國家標準(CNS) Ψ4規格(Z10X297公釐) (請先閱讀背面之注意事項再填寫本頁) .裝· •線· 經濟部中央標準局員工消费合作社印製 ^04414 A6 _—_B_6_ 五、發明説明(2 ) 態時,則稱流經源極,汲極闻之霣流為ON鬣流Ion 。而 期待0N電流變大畤OFF鬌流變小的特性,換言之乃期待 0 N / 0 F F比(Ion / I〇f f >大的特性。但是一般而言乃有 0N霣流提离畤0PF霣流亦增加的傾向。而此特玥是對於 實現«動器内藏型之掖晶顯示器更是成為两鼷所在。亦 卽對於使用在掖晶顧示器之攧索部的電A讎乃特別饔求 OFF«流小的特性,而相反地對於使用在羼邊電路之霣 晶鼸,為了要連到离速動作,乃要求OFF霣流大的特性 〇 而本發明邸是用於解決該些問題黏,其目的在於提供 具備ON/ OFF比(km / Ioff )大之特性的薄膜霣晶鱺。 (解決两題之手段) 本發明之薄膜電晶鱷,Μ鬌極並未覆轰源極領域以及 上述汲極領域,而成為所腰的鴒移(offset)構進。 (作用) 由第3 所示之習知薄膜霣晶讎之特性可知,Μ霣壓 乃依存於OFF霣流,更詳細地説闞極一汲極Μ具備有電 壓依存性。該值若對通遒部不添加用以控刺β界值之不 鈍物時•則在Μ霣壓0V附近會成為最小。亦即若缓和加 諸在闕極一汲極之鬣場時,則可滅少0ΡΡ霣流。而用以 «和加諸在鼷極一汲極两之霉場的方法•乃有令圾極纗 部之濃度變薄的方法,而參照第4圓加以设明》 在玻璃,石英,豔寶石等之绝縲基板401上投有由多 -4 - ...............................................•…裝...........................ΤΓ...........................攀 (請先閲讀背面之注意事項再填寫本頁) 甲 4 (210X297公楚) 80. 5. 20,000張(H) 20441^ A 6 B 6 經濟部中央標準局員Η消費合作社印敗 五、發明説明(3 ) 晶矽或是由非晶矽等之矽薄膜所構成之鼷樣402(pattern >。其次藉由矽親化膜等之绝縳膜所構成之繭绝鐮膜40 3 來被覆其整體,於其上則形成由添加有金軀,透明導鬣 禊及不鈍物之多晶矽膜所構成之闥霣極404。(參照第 4鼸(a))。 其次藉離子注入法添加例如lx 10 14 c·”2左右之給予 鑼或接受钃等不純物,而两闞電極404自行轚合地形成 濃度薄的源極領域4 05及汲極領域406 <參照第4_ (b))。 接下來在整讎形成矽氣化膜等之绝鐮腰407後,斛藉 異方性餘(etching)對該绝鐮膜407進行触細,而僅於 閘霣極404之餹壁留下。其次藉離子注入法添加例如 1X10 15 c·-2左右之給予«或接受鼸等的不tttt,則會 自行整合地形成顙極領域408以及汲極領域409 ·此畤殲 留在翮供壁之砂氣化膜407即成為在注入離子時之障礙 ,遂形成汲極纗部之藿度較薄之電晶讎(參照第4(c)_U 之後則藉一般的工程,特由金属,透明導霱膜等所構 成之源《極410,汲霣棰411分別1«接至源極领域408· 汲極領域40Θ,而完成本發明之薄膜霣晶鱺。(參照第4 (d))。 但是該方法卻具有以下的問圃。 第1在用以決定〇FF«流之大的參數中,乃除了加諸 在上述汲極部之鬌壜外,亦包括構成汲極部之矽薄膜的 位準,當該位準愈多則0FT霣流會變得愈大。 ...................................................裝...........................訂...........................線 (請先閲讀背面之注意事項再填寫本頁) 甲 4 (210X297公釐)80. 5. 20,000張(Η) ,0441
A6 B6 經濟部中央標準局員工消费合作社印繁 五、發明説明(4) 但是由第4匾可知,汲棰是藉注入離子而形成,藉此 構成汲極部之矽薄膜的結晶性即會崩麋而增大位準。 因此即使外加在汲棰部之電場緩和,則減低OFT®流 之效果亦會消失。 第2値間題點即是會大幅增加_子注入工程等的過程。 根據本發明之薄膜電晶體之構造,闞電極並未覆蓋在源 極領域及汲極領域上,而成為所諝的槭移(offset)構造 ,因此除了具有在OFF時實際降低闈極一汲極間霣臛的 效果外,由於汲棰端之結晶性未崩壊,因此該OFF霣流 會如第5匾所示,可將習知霉晶讎之閛電鼷0V附近之OFF 電流的值保持不變,而大幅改善其OFF特性。另一方面 0N電流如與習知型電晶體相較,不致那麽降低。此乃因 在薄膜電晶體中,由於通道部之矽層薄,空乏履之延伸 範圍受限制,容易産生反轉層,故只要將偏移(offset) 部設定於最適當之距離,即可抑制ON電流的減少。其結 果可提供0N/0FF比大之優良特性之薄膜罨晶體。 以下諳參照匾面來說明本發明。 第1圓傜表本發明之薄膜電晶體之斷面構造圖的一實 施例。偽在玻璃,石英,籃賫石等之絕緣基板101上形 成有由添加有成為給予髏或接受體之不純物的多晶矽, 非晶矽等之矽薄膜所檐成之源極領域102以及汲極領域 103 。而接箸該源槿領域與汲極領域,則如連接該兩者 般地設有由多晶矽或非晶矽等之矽薄膜所構成之通道領 6 本紙張尺度適用中國國家標準(CNS)甲4规格(210 X 297公釐) (請先閲讀背面之注意事項再項寫本頁) •裝, 訂. 20441^ A6 B6 經濟部中央標準局員工消費合作社印製 五、發明説明(5 ) 域104。又由金屬、透明導電膜所構成之源電極105則接 於源極領域102,同樣地汲電極106則接於汲極領域103。 將此整體,以矽氣化膜等之絶緣膜所構成之閘絶緣膜107 被覆,於其上,由添加有金屬、透明導電膜,不純物之 多晶矽膜所構成之閘電極108,被設置成在源極領域102 及汲極領域103之雙方.且至少一方不被覆蓋著。而閘 絶線膜107兼作為用以保持配線間之絶綠的層間絶綠膜。 而該薄膜電晶體則可由以下之過程而形成。第6圖偽 表用以形成本發明之薄膜電晶體之工程的過程斷面圖的一 實施例。在玻璃,石英,藍寶石等之絶緣基板601上乃 形成有由多晶矽,非晶矽等之矽薄膜所構成之画案602 及603。而接於該兩者上側則設有由似>能連結此兩者之 多晶矽或非晶矽等之矽薄膜所構成之圖案6 0 4。其次則 藉由矽氣化膜等之絶綠膜所構成之閘絶緣膜605來被覆 整體,且於其上則形成添加有金颶,透明導電膜,不純 物,而由多晶矽膜所溝成之閘電極606 (參照第6圖(a))。 其次當在整醴形成矽氧化膜等之絶緣膜607,而藉離 子注入成為給予體或接受體之不純物,而自行整合地形 成源極領域608及汲極領域609,此時形成在閛側壁之矽 氣化膜607,由垂直方向來看時,為一實質上較厚的膜 ,遂成為用以阻止被打入之離子的阻止部。因此即形成 offset構造的電晶體的電晶體。(參照第6圖(b))。 之後則根據一般的過程,將由金屬,透明導電膜所構 (請先閱讀背面之注意事項再填寫本頁) •裝· • *\叮:··-- •線· 本紙張尺度適用中國國家標準(CNS)甲4規格(210x297公贽) A 6 B 6 ^0441^ 五、發明説明(6 ) 成之源«極610以及汲鬣極611分別連接至灝極領域608 ,汲捶領域609,遂完成本發明之薄膜霣晶讎。(參照第 6_ (c) ) 〇 第7圓你表用以形成本發明之薄膜霣晶讎之其他實施 例的工程斷面園。主要在玻璃,石英,黼寶石等之绝雄 基板701上形成由多晶砂,祁晶矽等之矽薄膜所構成之_ 案702及703。而接於該兩者上麵,如達接該兩者毅地投 有由多晶矽或非晶矽等之矽薄膜所構成之麵案704,其 次藉由矽氧化膜等之绝濂膜所形成之蘭绝雄膜705來被 覆其整tt,而在其上則形成添加有金屬,透明導霄膜, 不鈍物,而由多晶矽膜所構成之蘭鬣極706。(參照第7 圏⑷)。 接下來在整讎形成例如矽氣化膜等之绝鐮膜707後, 藉異方性蝕刻將該绝鐮膜707加以鍊刻,而僅殘留於Μ 霣極7 06之餹壁。其次藉離子注入成為给予_或接受fll 之不鈍物,而自己整合地形成源極領域708及汲極領域 709,此時殘留在閫極侧壁之矽氣化膜707在離子注入之 際則成為粗止體(stopper),遂形成offset構造之霣晶 體(參照第7 (b))。 之後則藉一般之遢程,分別將由透明導霣膜所構成之 源霣極710,汲霣極711連接至源極領域708,圾極領域 709,遂完成本發明之薄膜霣晶麵。 第8画俗用以賈現本發明之薄膜霣晶儘之其他《施例 甲 4 (210X297公釐)80. 5. 20,000張(H) ...................................................^............................町...........................線. (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 A 6 B 6 2〇Uid 五、發明説明(7〉 的過程斷面_。 (請先閲讀背面之注意事項再填寫本頁) 、在玻璃,石英,豔寶石等之绝掾基板801上,乃形成 有由多矗矽,非晶矽等之矽薄膜所構成之_案802及803 。此外則投有接於兩者上而如建接該兩者般地由多 晶矽或非晶矽等之矽薄膜所_成之案804。其次則將 整讎依序形成由矽《化膜等之绝篇膜所構成之蘭绝鐮膜 805以及成為Μ霣極之導電膜$〇6。(參照第8顯(8)>。 其次則在導霣膜806上,藉光《光技術形成霣阻_案 807,而將此選捧性地掩蔽Uask),且如相對於霣粗圏 案變细般地對導霣膜806進行姓_而形成Μ霣極808。其 次藉離子注入添加成為給予醒或接受鱅之不鈍物,在自 行整合地形成源極領域809及汲極領域810後,即除去霣 阻案807。(參照第8圏(b))。 之後則藉一般的遍程,分別將由捶明導霣膜所構成之 源霣極811,汲霣極812分別連接至源極領域80d,汲極 領域810,遂完成本發明之薄膜霣晶讎。<參照第8 _ (c)>〇 第9 供用以實現本發明之薄腰霣晶讎之其他實施例 的遇程斷面麵。 經濟部中央標準局員工消費合作杜印製 在玻璃,石英,黼寶石等之绝篇基板901上,乃形成 有由多晶矽,非晶矽等之矽薄膜所構成之鼷粟902及903 。此外則設有接於兩者上翻I,而如連接該兩者般地由多 晶矽或非晶矽等之矽薄膜所構成之鼷案904。其次則將 甲 4 (210X297公楚) 80. 5_ 20,000張(H) 204414 A 6 B 6 經濟部中央標率局員工消費合作社印製 五、發明説明(8 ) 整黼依序形成由矽氧化膜等之绝鑤膜所構成之鼷絶鑪膜 905以及成為闞電槿之導《膜906。(參照第9鼷(a))。 其次則在導霣膜90Θ上,藉光《光技術形成電粗_案 907,而將此遘擇性地掩fi(Bask>,對導電膜906加以触 刻而形成霣極9 08。其次藉麯子注入添加成為給予鼸或 接受醱之不鈍物,在自行整合地形成源極領域909及汲 極領域910後,則如相對於電租圓案907變細般地對Μ霄 極908進行蝕刻。之後即除去霱阻案907» (參照第9 圈(b) ) 〇 之後則藉一般的通程,分別将由捶明導霣膜所構成之 源霣棰911,汲霣植912分別達接至源極領域909 ,汲極 領域910,遂完成本發明之薄膜霣晶讎。(參照第9 _ (c ) ) 〇 第10圖你用以資現本發明之薄膜霣矗讎之其他實施例 的遇程斷面·。 在玻璃,石英,豔寶石等之绝錁基板1001上,乃形成 凊由多晶矽•非II矽等之矽薄膜所構成之_案1002及1003 。此外則投有接於兩者上《I,而如速接該兩者般地由多 晶矽或非晶矽等之矽薄膜所構成之匾案1004。其次則將 整钃依序形成由矽ft化膜等之绝鐮膜所構成之Μ绝錄膜 1005以及成為阐轚極之導電禊1006。例如矽氣化膜等之 簾 1007 (參照第 1〇· (a))。 其次在氣膜1007上藉光曝光技術而形成霄粗案1008 -10- 甲 4 (21()χ297公釐)80. 5. 20,000張(H) ...............................................:··裝...........................訂...........................線 (請先閲讀背面之注意事項再填窝本頁) A 6 B 6 204414 五 '發明説明(9 ) (請先閲績背面之注意事項再填寫本頁) ,且將其遘擇性地掩籤(《ask),而對矽氧化膜1007進行 蝕刻。(參照第10_ (b))。 之後則除去《阻鼷菜1008。接下來則齷擇性地對矽氣 化禊1007進行掩《•且如相對於矽氣化膜變鏞轂地對導 *膜1006進行》刻遂形成蘭霣檯1〇〇9。其次藉麵子注入 添加有成為给予饑威接受黼之不鈍物,而自行轚合地形成 源極領域1010及汲極領域10U,。(參照第l〇^(c))。 之後則依一般之遇程,分別将由通明導霉膜所構成之 源霣極1012·汲霣極1013遽接至源極領域1010,汲檯領 域1011,遂完成本發明之薄膜霣晶讎。(參照第10黼(d)) 〇 第11_供用以實現本發明之薄膜霣晶鱺之其他實施例 •訂_ 的遇程斷面圏。 •線· 在玻瑱,石英· Μ寶石等之绝錄基板1101上,乃形成 茗由多晶矽,非晶矽等之矽薄膜所構成之_案1102及1103 。此外則接於兩者上侧,如連接該兩者般地设有由多晶 矽或非驀矽等之矽薄膜所構成之案11 04。其次則将轚 驩依序形成由矽氣化膜等之绝鐮膜所構成之鬭绝篇腰11 05 ,成為蘭電極之導電膜1106.例如矽《化膜等之膜1107。 經濟部中央標準局員工消費合作社印製 (參照第11_ (a))。 其次在矽氣膜1107上藉光曝光技術而形成鬌粗_案1108 ,且將其遘擇性地掩联(iask),而對矽氣化膜1107進行 触刻。(參照第11圈(b))。 -11-甲 4 (210X297公釐)80. 5. 20,000張(H) 20441 •Ί /1 Α6 Β 6 經濟部中央標準局員工消費合作社印製 五、發明説明(10) 之後則除去霄阻案1108。接下來則蠹擇性地對矽氣 化膜1107進行掩蔽,而蝕刻導霣膜1106而形成Μ «樋1109 。接著«離子注入添加成為给予讎或接受體之不«物,而 自行轚合地形成源極领域U10及汲極領域11U。其次則 如使闞«極1109相對於矽氣化膜1107變細般地對Μ電極1109 進行蝕刻,(參照第11匾(c))。 之後則依一般之«程,分別将由透明導電膜所構成之 源霄棰1112,汲霣極1113達接至源極領域1U0,汲樋領 域1111,遂完成本發明之薄膜霣晶饅。(參照第1181 (d)) 0 第12_像用以實現本發明之薄膜霣晶鱺之其他實施例 的過程斷面麵。 在玻璃,石英,藍寶石等之绝錁基板1201上·乃形成 有由多晶矽,非晶矽等之矽薄膜所構成之案1202及1203 。此外則接於兩者上供,如連接孩兩者般地設有由多 晶矽或非晶矽等之矽薄膜所構成之_案1204。其次則將 轚腰依序形成由矽氣化膜等之绝鐮膜所構成之Μ绝鴿膜 1205 ,成為Μ霣極之導霣膜1206。(請參闋第12_ (a))。 其次在矽氣膜12 06上藉光《光技術而形成霣粗_案120 7 ,且將其灌擇性地掩敲(aask),而對導電膜1206進行败 刻而形成Μ電櫥1208。(參照第1211(b)}。 之後則除去霣阻圔案1 207。接下來藉離子注入法添加 成為給予鼸或接受β之不鈍物,而自行整合地形成源極 -12- (請先閲讀背面之注意事項再填寫本頁) •裝· •訂· .線. 甲 4 (210X297公釐)80. 5. 20,000張(Η) A6 B 6 經濟部中央標準局員工消費合作杜印製 五、發明説明(u) 領域1209及汲極領域1210。其次則對蘭電ft 1 208進行》 刻使其變细。(參照第12圈(c))。 之後則依一般之遇程,分別将由透明導霣膜所構成之 源霍極1211,汲電極1212建接至灏極領域1209 ,汲極領 域1210,遂完成本發明之薄膜霣晶體。(參照第1281(d)) 〇 第13圈供用以實現本發明之,薄膜電晶讎之其他資施例 的遇程斷面圈。 在玻璃,石英,藍寳石等之绝»基板1301上,乃形成 有由多晶矽,非晶矽等之矽薄膜所構成之案1302及1303 。此外則接於兩者上«Ν*如連接該兩者般地設有由多晶 矽或非晶矽等之矽薄隳所構成之圖案1304。其次則將整 體依序形成由矽氣化膜等之绝雄膜所構成之鬮绝鐮膜1305 ,成為鼷電棰之導霣膜1306 ·例如矽镇化膜等之膜1307。 (參照第13_ (a))。 其次在矽氣_1 307上藉光«光技術而形成霣粗案1308 ,且将其選擇性地掩敲(Bask),而對矽氧化膜1 307進行 蝕刻。(#照第13_ (b))。 接下來則遘擇性地對矽镳化膜1307進行掩嫌,而蝕刻 導霣膜1306而形成蘭霣極1309 ,之後則除去霣粗_案1308 。其次當轚體形成例如矽氣化膜等之绝錄膜1310後,藉 異方性蝕刻可對核矽氣化膜1310»刻,而殘留在鬭《極 130 9的侧壁。此畤顒《極1309你藉矽氣化膜1 307及1310 "1 3 ~ (請先閲讀背面之注意事項再填寫本頁) •裝. .訂. •線. 甲 4 (2丨0X297公釐)80. 5· 20,000張(H) A 6 B 6 204414 五、發明説明(12) (請先閲讀背面之注意事項再填寫本頁) 所被覆。接下來藉鼸子注入添加成為給予讎或接受饑之 不鈍物,而自行轚合地形成有源極领域1311及圾極領域 1312。(參照第 13鼷(d))。 之後則依一般之遍程,分別將由金羼透明導霣膜所構 成之源霣極1313,汲鬣栖1314建接至源極領域1311,汲 棰領域1312,邀完成本發明之薄膜霣晶讎。(參照第13 _(d))〇 〇 第14_傈用以實現本發明之薄膜爾晶讎之其他實雄例 的遇程斷面_。 在玻璃,石英,寶石等之绝《基板1401上,乃设有 由多晶矽,非晶矽等之矽薄膜所形成之案1402。其次 則藉由矽氣化賴等之绝篇膜所構成之鼸绝鐮膜1403來被 覆其整讎,其上則形成由添加有金羼•透明導電膜•不 純物之多晶矽膜所構成之_霣極1404。(參照第14鼸(a) )〇 經濟部中央標準局員工消費合作社印裝 接下來,在整讎形成矽氣化膜等之绝雄膜1405後·邐 擇性地鋏刻該矽β化膜1405及鼷绝鐮膜1403,而至少将 由多晶矽,非晶矽等之矽薄膜所構成之案1402的一部 分露出。其次則輿由多晶矽,非晶矽等之矽薄膜所構成 之案1402連接,而分別形成由例如添加有不赭物之多 晶矽膜所形成之源極领域1406及汲極領域1407。(參照 第 14· (b) ) 〇 -14- 甲 4 (210X297公釐)80. 5. 20,000張(H) A6 B 6 204414 五、發明説明(13) 之後則根據一般的工程,分別將由金屬,透明導《膜 所構成之源霣極1408 ,漏霄極1409連接至源極領域1406 ,汲極領域,遂完成本發明之薄膜《晶讎。(參照第14 圈(c))。 第15·你用以實現本發明之薄禊電晶讎之其他實施例 的工程斷面·。 在玻璃•石英,藍寶石等之,绝鐮基板1501上乃形成由 多晶矽•非晶矽等之矽雨膜所構成之案1502及1503 , 。此外則接於酮者上_如連接該兩者般地投有由多晶矽 或非晶矽等之矽薄腰所構成之_案1 504。其次則藉由矽 氣化禊等之绝錁膜所構成之_绝鐮膜1505來被覆整讎, 而於其上則形成添加有金羼,透明導電膜,不鈍物而由 多晶矽膜等所構成之蘭霣極1 506。(參照第15_ (a))。 接下來則於整鳢形成例如矽氣化膜等之绝篇ί腰1507, 其次於其上則使用光囅光技術形成霣阻_案1508,而將其 加以掩蔽,至少在由多晶矽,非晶矽等之矽薄膜所構成 之案1502及1503之一部分,藉離子注人添加有成為給 1509 予體或接受儀之不鈍物,而形成源極領域+及汲極領域1510 。(參照第 15· (b) >。 之後則除去«阻案1508 ,而根鐮一般之工程,將由 金JK,透明導霣膜等所形成之覼霣極1511.汲電極1512 分別連接至源極領域1509 ,圾梅領域1510,遒完成本發 明之薄膜竃晶義。(參照第15圓(c)>。 -15- 甲 4 (2丨0X297公釐)80. 5. 20,000張(Ή) ...................................................^...........................t...........................¥ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A 6 B 6 20441^ 五、發明説明( 以上雖傺說明實現本發明之實施例,然藉其他之材料 亦可實現,而不脱離申鯖専利範*。又實施例主要供就 源極,汲極領域輿通道部之矽膜厚不闻之構造加以銳明 ,然亦可如第16_所示,可為源極1601,汲極1602領域 與通道1603之矽膜厚相同之薄膜霣晶黼•而不脱於本發 明之主旨。 如上所述,根鐮本發明之薄膜電晶讎,0K鬌流幾乎不 會減少,而可急劇地降低0PF霣流。而此供一可預期開 發出内藏驅動器之大型液晶顯示器的發明。又不僅如此 ,亦可藉輿習知薄膜霣晶讎之更換,可望大輻提升性能 以及降低成本。例如習知之掖晶顯示器,由於像素部所 使用之薄膜霣晶饑的OFF電流大,因此將電晶釅設成串 聯方式以期減低霉流,然根據本發明之薄膜霣晶讎,則 沒有此必要,藉此可提升效率與改菩畫質。 如此本發明可應用在液晶顧示器等所有使用薄膜霣晶 鳗之範園,而可提升性能輿降低成本。 _面之簡單説明 第1圃傜本發明之薄膜霣晶讎之斷面構造之一實施例 第2園你習知薄膜霣晶臞之醑面構造之一實施例_ 第3園傺習知薄膜霣晶讎之特性· 第4圈(a)-(d>你實現一具有可減飫0ΡΡ霣流之構造之 薄膜轚晶匾之實施例的工程斷面_ 第5匾换表本發明之薄膜霣晶體之特性· -16- 甲 4 (210X297公釐)80. 5. 20,000張(H> ...............................................•…裝...........................ΤΓ..........................._ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作杜印製 A 6 B 6 五、發明説明(15 第 6 B(<a)-(c>.第 7麵(a)-(c),第 8 _(a)-(C),第 9圃(a)-(c),第 lOHMa)-(d),第 11 匾(a)-(d)·第 12_ (a)-(d>,第 13_(a>-(d>,第 14_(a>-(c>,第 15_U) -(c),傈表實現本發明之薄膜«矗讎之實施例的工程K 面· 第16·你薄膜霣晶讎之撕面構迨之一實施例_。 101,201,401,601,701,801,,901,1001,1101,1201, 1301,1401,1501,1608 ....基板 402,602,603,604,702,703 , 704,802,803,804,902, 903,904.1002,1003,1004,1102,1103.1104,1202, 1203,1204,1302,1303,1304,1402.1502.1503, 1504 ....砂 81 樣(slicon pattern) 107,207,403,605,705,805,905,1005,1105,1205, 1 3 0 5 , 1 4 0 3 , 1 5 0 5 , 1 6 0 5 ....蘭绝錁 ΑΒ 807,907,1008,1108,1207.1308,1508 ,...霣阻[樣 806,906,1006,1106,1206,1306 ....導霣膜 407,607,707,1007,1107,1307,1310.1405, 1507 ....矽氣化膜 108.208.404.606.706.808.908.1009.1109.1208, 1309,1404 , 1 506 , 1604 ....顒霣極 102.202.408.608.708.809.909.1010.1110.1209, 1311.1406,1509,1601 ----源極霣極 103.203.409.609.709.810.910.1011.1111.1210, -17- 甲4(21()父297公釐)80. 5. 20,000»(11) ·:·...........................................·裝...........................,玎...........................緣 (請先閲讀背面之注意事項再填寫本頁) ^0441^ A 6 B 6 五、發明説明(16> 1 31 2 , 1 4 0 7 , 1 5 1 0 , 1 6 0 2 ....汲極領域 104,204,1 603 ....通道領域 105.205.410.610.710.811.911.1012.1112.1211, 13 1 3.1408,1 5 1 1,1 606 ....源霣極 106.206.411.611.711.812.912.1013.1113.1212, 131 4 , 1409 , 1512,1607 ....汲霣極 405 ...不純物濃度薄之源頓領域 406 ...不純杨濃度薄之汲極領域 .................................................裝...........................ΤΓ..........................._ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 甲 4 (210X297公釐)80. 5. 20,000張(H)

Claims (1)

  1. ^04414
    A7 B7 C7 D7 經濟部中央標準局R工消费合作社印製 六、申請專利範圍 第80103075號「薄膜S晶體及其製法j專利案 (81年12月修正) 1. 一種薄膜電晶體,其主要包括:由滲有成為給予體或 接受體之不純物之矽薄膜所構成之源棰領域及汲極領 域,由形成在源極領域及汲極領域之間,而與源極領 域及汲棰領域相接之矽薄膜所構成之通道領域,被覆 形成在源極領域及汲極領域與通道領域之閘絕緣膜以 及設在閛絕绨膜上的閛電極,其持徽在於:上述閛電 極不覆蓋於源極領域及汲極領域之上方。 2. 如申請專利範圍第1項所述之薄暌罨晶體,其中上述 閛霄極不覆蓋於源極領域及汲極領域中之一的上方。 3. 如申謫專利範圍第〗項所述之薄膜電晶體,其中上述 閘電極不覆蓋於汲極領域之上方。 4. 一種薄膜電晶體之製诰方法,其待徽包括:選擇性地 姓刻矽薄膜而形成元件領域之工程,在上述矽薄膜上 依序形成閛絕緣膜以及成為閘霉極之導霉膜的工程; S擇性地蝕刻上逑導電膜而形成閛電極之工程以及; 在上述閛電榷上形成絕绨膜後,添加成為給予體或接 受體之不純物,而以自行對齊方式形成源極領域及汲 極領域之工程。 5. —種薄膜電晶體之製造方法,其恃擞包括:選擇性地 蝕刻矽薄膜而形成元件領域之工程,在矽薄膜上依序 形成闞絕緣膜以及成為閘電極之導電膜的工程;選擇 -1 - (請先閲讀背面之注意事項再塡寫本頁) 丨裝· 訂‘ .線- 本紙張又度適用中國國家標準(CNS)甲4規格(210 X 297公釐) 〇44i a B7 C7 D7 六、申請專利範圍 (請先閲讀背面之注意事項再塡寫本頁) 性地蝕刻.上述導電膜而形成上述閘霣極之工程;在閛 電極上形成絕線膜之工程,藉各向異性蝕刻法至少對 形成在閘罨棰上之絕绨膜施行蝕刻,而使其僅殘留在 閘電棰之側壁的工程以及;利用該側壁所殘留之絕線 膜做為掩單,添加成為給予體或接受體之不純物,而 以自行對齊方式形成源槿領域及汲極領域之工程。 6. —種薄膜電晶體之製造方法,其特擻包括:選擇性地 蝕刻矽薄膜而形成元件領域之工程;在矽薄膜上依序 形成閛絕緣膜身成為閛電極之導16膜的工程;以由掩 蔽材料所構成之圖案為掩革 ',選擇性地蝕刻導電膜, 使其成為較由掩蔽材料所構成之圚樣為細小,以形成 閘電極之工程以及;添加成為給予體或接受體之不純 物,而以自行對齊方式形成源極領域及汲極領域之工 程。 熳濟部中央標準局貝工消费合作社印焚 7. —種薄膜電晶醱之製造方法,其待微包括:選擇性地 蝕刻矽薄膜而形成元件領域之工程,在矽薄膜上依序 形成閘絕緣膜以及成為閘霣棰之導霣膜的工程;利用 由掩蔽材料所構成之圖案為掩革,選擇性地蝕刻導霉 膜,以形成閛電極之工程;添加成為給予體或接受體 之不純物,而以自行對齊之方式形成源棰領域及汲播 領域之工程以及;將蘭霣極形成較之由上述掩蔽材料 所構成之圈案為細小的工程。 本紙張尺度適用中國國家標準(CNS)甲4規格(210 X 297公釐) ^044 A7 B7 C7 D7 經濟部t央標準局R工消费合作社印製 六、申請專利範圍 8. —種薄膜電晶體之製造方法,其特擻包括:蘧擇性地 蝕刻矽薄膜而形成元件領域之工程;在矽薄膜上依序 形成閛絕錁膜以及成為闞霄極之導電膜的工程,利用 由掩蔽材料所構成之圖案為掩簞,選擇性地蝕刻導電 膜,以形成閛電極之工程;除去由上述掩蔽材料所構 成之圖案的工程;添加成為給予體或接受醱之不純物 ,而以自行對齊方式形成源極領域及汲極領域之工程 以及;將閛電極細小化的工程。 9. 一種薄膜電晶體之製造方法,偽於閛電棰不覆蓋在源 極領域及汲極領域上之薄膜電晶‘體之製造工程中,其 特擻包括:選擇性地蝕刻矽薄膜而形成元件領域之工 程;在矽薄膜上依序形成閛絕緣膜及成為閛電極之導 電膜及第一絕緣膜的工程;選擇性地依序蝕刻第一絕 緣膜及導電膜,而形成具有絕緣膜覆於其上之構造之 閑電極的工程;、在閛電極上形成第2絕緣膜的工程, 藉各向異性蝕刻法而至少對第二絕緣施行膜蝕刻而使 其僅殘留在閛罨搔之側壁的工程以及;將添加有成為 給予體或接受體之不純物的矽膜形成在上述元件領域 的一部分,而形成源極領域以及汲極領域之工程。 10 —種薄膜電晶體之製造方法,偽於閘電極不覆蓋在源 極領域及汲極領域之薄膜霉晶體之製造工程中,其待 擻包括:蓮擇性地蝕刻矽薄膜而形成元件領域之工程 ;在矽薄膜上依序形成閘絕緣膜及成為閘霣槿之導電 -3 - 本纸張又度適用中國國家標準(CNS)甲4規格(210 X 297公釐) ----f--\----Γ------------^, *訂 線 (請先閲讀背面之注意事項再塡寫本頁)ί ^ [)441^ A7 B7 C7 D7 六、申請專利範園 膜的工程;選擇性地蝕刻上述導罨膜而形成閘罨極之 工程;形成至少覆蓋位在通道領域上之上述閛電極之 掩蔽圖案的工程以及;利用上述掩蔽案做為掩罩而 添加成為給予體或接受體之不純物,以形成源極領域 及汲極領域之工程。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 -4 - 本紙張適用中國國家標準(CNS)甲4規格(210 X 297公釐)
TW080103075A 1990-06-08 1991-04-20 TW204414B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2150151A JPH0442579A (ja) 1990-06-08 1990-06-08 薄膜トランジスタ及び製造方法

Publications (1)

Publication Number Publication Date
TW204414B true TW204414B (zh) 1993-04-21

Family

ID=15490616

Family Applications (1)

Application Number Title Priority Date Filing Date
TW080103075A TW204414B (zh) 1990-06-08 1991-04-20

Country Status (6)

Country Link
US (2) US5208476A (zh)
EP (1) EP0460605B1 (zh)
JP (1) JPH0442579A (zh)
KR (1) KR920001763A (zh)
DE (1) DE69124009T2 (zh)
TW (1) TW204414B (zh)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0459763B1 (en) * 1990-05-29 1997-05-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistors
US7154147B1 (en) * 1990-11-26 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
US8106867B2 (en) 1990-11-26 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
US5289030A (en) 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JPH04334054A (ja) * 1991-05-09 1992-11-20 Mitsubishi Electric Corp 半導体装置、電界効果トランジスタおよびその製造方法
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JP2845303B2 (ja) * 1991-08-23 1999-01-13 株式会社 半導体エネルギー研究所 半導体装置とその作製方法
US6849872B1 (en) * 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JP3173854B2 (ja) 1992-03-25 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置
US6624450B1 (en) 1992-03-27 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Mis型半導体装置の作製方法
US5953582A (en) * 1993-02-10 1999-09-14 Seiko Epson Corporation Active matrix panel manufacturing method including TFTS having variable impurity concentration levels
JPH06275640A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
US5858821A (en) * 1993-05-12 1999-01-12 Micron Technology, Inc. Method of making thin film transistors
US6190933B1 (en) * 1993-06-30 2001-02-20 The United States Of America As Represented By The Secretary Of The Navy Ultra-high resolution liquid crystal display on silicon-on-sapphire
WO1995003629A1 (fr) 1993-07-26 1995-02-02 Seiko Epson Corporation Dispositif semi-conducteur a film mince, sa fabrication et son systeme d'affichage
JP3173926B2 (ja) 1993-08-12 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置
US6331717B1 (en) 1993-08-12 2001-12-18 Semiconductor Energy Laboratory Co. Ltd. Insulated gate semiconductor device and process for fabricating the same
US5719065A (en) * 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
DE4435461C2 (de) 1993-10-06 2001-09-20 Micron Technology Inc N D Ges Dünnfilmtransistor und dessen Herstellverfahren
KR970004484B1 (ko) * 1993-12-16 1997-03-28 금성일렉트론 주식회사 반도체 소자의 ldd mosfet 제조방법
GB9406900D0 (en) * 1994-04-07 1994-06-01 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin -film transistors
DE19500380C2 (de) * 1994-05-20 2001-05-17 Mitsubishi Electric Corp Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür
JP2878137B2 (ja) * 1994-06-29 1999-04-05 シャープ株式会社 増幅型光電変換素子、それを用いた増幅型固体撮像装置、及び増幅型光電変換素子の製造方法
US5548132A (en) * 1994-10-24 1996-08-20 Micron Technology, Inc. Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions
KR0146899B1 (ko) * 1994-11-28 1998-09-15 김광호 액정 디스플레이 박막트랜지스터소자 및 제조 방법
US5567958A (en) * 1995-05-31 1996-10-22 Motorola, Inc. High-performance thin-film transistor and SRAM memory cell
US5920085A (en) * 1996-02-03 1999-07-06 Samsung Electronics Co., Ltd. Multiple floating gate field effect transistors and methods of operating same
KR0177785B1 (ko) * 1996-02-03 1999-03-20 김광호 오프셋 구조를 가지는 트랜지스터 및 그 제조방법
KR100219117B1 (ko) * 1996-08-24 1999-09-01 구자홍 박막트랜지스터 액정표시장치 및 그 제조방법
JP3525316B2 (ja) * 1996-11-12 2004-05-10 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
US6187639B1 (en) * 1997-04-21 2001-02-13 Taiwan Semiconductor Manufacturing Company Method to prevent gate oxide damage by post poly definition implantation
US6140160A (en) 1997-07-28 2000-10-31 Micron Technology, Inc. Method for fabricating a simplified CMOS polysilicon thin film transistor and resulting structure
US5940691A (en) 1997-08-20 1999-08-17 Micron Technology, Inc. Methods of forming SOI insulator layers and methods of forming transistor devices
US6043507A (en) * 1997-09-24 2000-03-28 Micron Technology, Inc. Thin film transistors and methods of making
US6344378B1 (en) 1999-03-01 2002-02-05 Micron Technology, Inc. Field effect transistors, field emission apparatuses, thin film transistors, and methods of forming field effect transistors
JP4141138B2 (ja) * 2001-12-21 2008-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6768180B2 (en) * 2002-04-04 2004-07-27 C. Andre T. Salama Superjunction LDMOST using an insulator substrate for power integrated circuits
JP4631437B2 (ja) * 2002-06-07 2011-02-16 ソニー株式会社 表示装置及びその製造方法、並びに投射型表示装置
US20040169176A1 (en) * 2003-02-28 2004-09-02 Peterson Paul E. Methods of forming thin film transistors and related systems
TWI326790B (en) * 2005-02-16 2010-07-01 Au Optronics Corp Method of fabricating a thin film transistor of a thin film transistor liquid crystal display and method of fabricating a transistor liquid crystal display
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8896065B2 (en) * 2008-04-14 2014-11-25 Sharp Laboratories Of America, Inc. Top gate thin film transistor with independent field control for off-current suppression
KR101675113B1 (ko) * 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
KR101084261B1 (ko) 2010-03-17 2011-11-16 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법들
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102490881B1 (ko) * 2014-12-26 2023-01-25 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN105810748B (zh) * 2014-12-31 2018-12-21 清华大学 N型薄膜晶体管
KR102518726B1 (ko) 2015-10-19 2023-04-10 삼성디스플레이 주식회사 유기 발광 표시 장치
EP3857604A4 (en) 2018-10-09 2022-10-05 Micron Technology, Inc. DEVICES WITH VERTICAL TRANSISTORS WITH HYDROGEN BARRIER MATERIALS AND RELATED METHODS
US12040333B2 (en) 2020-08-27 2024-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4198250A (en) * 1979-02-05 1980-04-15 Intel Corporation Shadow masking process for forming source and drain regions for field-effect transistors and like regions
JPS5856443B2 (ja) * 1979-06-30 1983-12-15 松下電工株式会社 接点駆動装置
JPS58115864A (ja) * 1981-12-28 1983-07-09 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH0828507B2 (ja) * 1982-03-16 1996-03-21 セイコーエプソン株式会社 半導体装置
US4603472A (en) * 1984-04-19 1986-08-05 Siemens Aktiengesellschaft Method of making MOS FETs using silicate glass layer as gate edge masking for ion implantation
JPS60224275A (ja) * 1984-04-20 1985-11-08 Nec Corp 絶縁基板mis型電界効果トランジスタの製造方法
KR890004962B1 (ko) * 1985-02-08 1989-12-02 가부시끼가이샤 도오시바 반도체장치 및 그 제조방법
JPS61216364A (ja) * 1985-03-20 1986-09-26 Fujitsu Ltd 半導体装置
US4751196A (en) * 1985-04-01 1988-06-14 Motorola Inc. High voltage thin film transistor on PLZT and method of manufacture thereof
JPS6347981A (ja) * 1986-08-18 1988-02-29 Alps Electric Co Ltd 薄膜トランジスタおよびその製造方法
JP2678596B2 (ja) * 1986-09-30 1997-11-17 セイコーエプソン株式会社 薄膜トランジスタ
JPS63124033A (ja) * 1986-11-13 1988-05-27 Nec Corp 薄膜トランジスタ基板
US4762398A (en) * 1987-01-26 1988-08-09 Hosiden Electronics Co., Ltd. Pixel transistor free of parasitic capacitance fluctuations from misalignment
JPS6461061A (en) * 1987-09-01 1989-03-08 Fujitsu Ltd A-si thin film transistor
JPS6467970A (en) * 1987-09-08 1989-03-14 Fujitsu Ltd Thin film transistor
GB8721193D0 (en) * 1987-09-09 1987-10-14 Wright S W Semiconductor devices
JPS6489464A (en) * 1987-09-30 1989-04-03 Toshiba Corp Semiconductor device and manufacture thereof
US4965213A (en) * 1988-02-01 1990-10-23 Texas Instruments Incorporated Silicon-on-insulator transistor with body node to source node connection
JPH025572A (ja) * 1988-06-24 1990-01-10 Matsushita Electron Corp 半導体装置
JP2755614B2 (ja) * 1988-09-29 1998-05-20 株式会社東芝 半導体装置の製造方法
US4951113A (en) * 1988-11-07 1990-08-21 Xerox Corporation Simultaneously deposited thin film CMOS TFTs and their method of fabrication
US5037766A (en) * 1988-12-06 1991-08-06 Industrial Technology Research Institute Method of fabricating a thin film polysilicon thin film transistor or resistor
US4998146A (en) * 1989-05-24 1991-03-05 Xerox Corporation High voltage thin film transistor
JPH03109739A (ja) * 1989-09-25 1991-05-09 Ricoh Co Ltd 薄膜半導体装置の製法

Also Published As

Publication number Publication date
DE69124009D1 (de) 1997-02-20
JPH0442579A (ja) 1992-02-13
EP0460605B1 (en) 1997-01-08
EP0460605A1 (en) 1991-12-11
US5208476A (en) 1993-05-04
KR920001763A (ko) 1992-01-30
DE69124009T2 (de) 1997-05-22
US5482870A (en) 1996-01-09

Similar Documents

Publication Publication Date Title
TW204414B (zh)
DE4344897B4 (de) Verfahren zur Herstellung von Dünnfilmtransistoren
DE3636220A1 (de) Verfahren zum abscheiden von gate-elektrodenmaterial fuer duennfilm-feldeffekttransistoren
US10083998B2 (en) Exposure mask and method of manufacturing a substrate using the exposure mask
EP0366116A3 (en) Thin film transistor panel and manufacturing method thereof
EP0984492A3 (en) Semiconductor device comprising organic resin and process for producing semiconductor device
DE102009044337A1 (de) Arraysubstrat für ein Display sowie Verfahren zum Herstellen desselben
CN101533191A (zh) Tft-lcd阵列基板结构及其制备方法
EP0785459A3 (en) Method for manufacturing domain structured optical device
JPS6412577A (en) Thin film transistor
CN109437091A (zh) 一种在弹性衬底上制备微纳结构的方法
DE69218501T2 (de) Dünnfilm-Transistoren und Verfahren zur Herstellung
ATE168500T1 (de) Verfahren zur herstellung eines kontaktlochs zu einem dotierten bereich
KR950019943A (ko) 리소그라픽 노출 마스크 및 그의 형성 방법
KR0133536B1 (en) Amorphous silicon thin film transistor with dual gates and
JPS57157248A (en) Preparation of optical exposure mask
DE4432066C1 (de) Verfahren zur Herstellung von Dünnschichttransistoren
EP0802571A3 (de) Halbleiter-Bauelement bestehend aus einem Feldeffekttransistor und Verfahren zu dessen Herstellung
KR950026037A (ko) 박막트랜지스터
DE102018107810A1 (de) Transparenter Objektträger
JPS63158875A (ja) 薄膜トランジスタの製造方法
KR950021249A (ko) 박막 트랜지스터 제조방법
DE4337871A1 (de) Verfahren zum Herstellen eines Dünnfilmtransistors
DE4409006C2 (de) Verfahren zur Herstellung mindestens eines vertikalen MOS-Feldeffekttransistors mit selbstjustiertem Gate
KR920008957A (ko) 박막트랜지스터의 제조방법

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent